JPS6015896A - メモリ装置の高速書き込み方式 - Google Patents
メモリ装置の高速書き込み方式Info
- Publication number
- JPS6015896A JPS6015896A JP58124461A JP12446183A JPS6015896A JP S6015896 A JPS6015896 A JP S6015896A JP 58124461 A JP58124461 A JP 58124461A JP 12446183 A JP12446183 A JP 12446183A JP S6015896 A JPS6015896 A JP S6015896A
- Authority
- JP
- Japan
- Prior art keywords
- address
- write
- data
- storage circuit
- sub
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はメモリ装置の高速書き込み方式に係り。
特に紫外線照射等の手段によりデータ消去を行なうこと
のできる消去可能プログラム可能読み出し専用メモリ（
以下ｌＲＯＭという）の書き込みに好適なメモリ装置の
高速書き込み方式に関する。
のできる消去可能プログラム可能読み出し専用メモリ（
以下ｌＲＯＭという）の書き込みに好適なメモリ装置の
高速書き込み方式に関する。
近年、 ＥＰＲＯＭの大容量化にともない、データの書
き込み時間の増大が問題となっＣきた。従来ＥＦＲＯＭ
の書き込み方法は１バイト当たり５０ｍ５幅のパルスを
加える方式が標準になっている。この方法で６４ ”ｌ
ＰＲＯＭの書き込みを行なった場合７分（５０ｍｓ Ｘ
８ Ｋバイト）程度の時間を狭し。
き込み時間の増大が問題となっＣきた。従来ＥＦＲＯＭ
の書き込み方法は１バイト当たり５０ｍ５幅のパルスを
加える方式が標準になっている。この方法で６４ ”ｌ
ＰＲＯＭの書き込みを行なった場合７分（５０ｍｓ Ｘ
８ Ｋバイト）程度の時間を狭し。
更に１２８ ＫＢＦＲＯＭに至っては実に１４ボ５０ｍ
５Ｘ１５Ｋ）あまりの時間を一要する。ここで紫外線照
射によりデータ消去を行なうＥＰＲＯＭにおいてはその
消去時間が１５〜２０分程度であるため、消去と書き込
みを会わせて行なうと３０分以上もの時間が必要という
ことになり、更に大容量化した場合には増々その時間が
増大し、時間的にも経済的にも大きな問題となってくる
、ところで、１バイト当り５０ ｍ Ｓという書き込み
パルス幅はプロセス等バラツキを考慮して更には信頼性
の面から決定されているものと思われるが、全ビットが
同一時間必要というものでは無く。
５Ｘ１５Ｋ）あまりの時間を一要する。ここで紫外線照
射によりデータ消去を行なうＥＰＲＯＭにおいてはその
消去時間が１５〜２０分程度であるため、消去と書き込
みを会わせて行なうと３０分以上もの時間が必要という
ことになり、更に大容量化した場合には増々その時間が
増大し、時間的にも経済的にも大きな問題となってくる
、ところで、１バイト当り５０ ｍ Ｓという書き込み
パルス幅はプロセス等バラツキを考慮して更には信頼性
の面から決定されているものと思われるが、全ビットが
同一時間必要というものでは無く。
必要最小時間にプラスした程度の時間で十分てある。そ
こで、ただ単に書き込みパルス幅を狭めるだけで書き込
み時間の短縮を計る方法もある。
こで、ただ単に書き込みパルス幅を狭めるだけで書き込
み時間の短縮を計る方法もある。
本発明は単に書き込みパルス幅を狭めるのみでなくより
効率的に尚かつ信頼性的に優れたＥｌ）１４０Ｍの書き
込み時間の短縮を計った高速書き込み方式を提供するも
のである。
効率的に尚かつ信頼性的に優れたＥｌ）１４０Ｍの書き
込み時間の短縮を計った高速書き込み方式を提供するも
のである。
本発明はまず最小１き込みパルス幅を設定し。
マスタＥＰＲＯＭあるいは簀き込むべきアドレス。
データを記憶しているデータメモリとマスクＢＰ）Ｌ（
ＪＭあるいはデータメモリを基に書き込みが行なわれる
被電キ込みｉｄＰＲＯＭとその両者の比較を行ないそれ
らデータ間で一致しないバイトがある場合にはフラグヶ
セットする比較回路とデータが一致したバイトのアドレ
スのみを記憶するメモリとデータが一致しないバイトの
アドレスのみを記憶するメモリにより構成され、−回の
１：き込み後の比較によって一致、不一致のそれぞれの
アドレスを検出し、一致したアドレスのみ追加書き込み
を行ない、不一致のアドレスのみ再書き込みし比較回路
により先の不一致のアドレスのみ比１１りし。
ＪＭあるいはデータメモリを基に書き込みが行なわれる
被電キ込みｉｄＰＲＯＭとその両者の比較を行ないそれ
らデータ間で一致しないバイトがある場合にはフラグヶ
セットする比較回路とデータが一致したバイトのアドレ
スのみを記憶するメモリとデータが一致しないバイトの
アドレスのみを記憶するメモリにより構成され、−回の
１：き込み後の比較によって一致、不一致のそれぞれの
アドレスを検出し、一致したアドレスのみ追加書き込み
を行ない、不一致のアドレスのみ再書き込みし比較回路
により先の不一致のアドレスのみ比１１りし。
一致するバイトのアドレス、不一致であるバイトのアド
レスを検出し、それぞれのアドレス企メモリに書き込み
上記方法を最犬回ｄ（ここではＮ回とする）繰り返し、
その間比較回路のフラグのセットがない場合に最後の一
致アドレスのみの追加書き込みを行ない書き込み完了と
なり、ｎ回後もフラグがセットされている場合には被書
き込みＥＰ几ＯＭを１′き込み不良品と判定する尚速書
き込み方式である。
レスを検出し、それぞれのアドレス企メモリに書き込み
上記方法を最犬回ｄ（ここではＮ回とする）繰り返し、
その間比較回路のフラグのセットがない場合に最後の一
致アドレスのみの追加書き込みを行ない書き込み完了と
なり、ｎ回後もフラグがセットされている場合には被書
き込みＥＰ几ＯＭを１′き込み不良品と判定する尚速書
き込み方式である。
本発明によれは、バイト単位で各バイト必要最小限の書
き込み時間でよく、信頼性面の考慮から追加書き込みを
行なっており、１２８ＫＥＰ比ＯＭで平均１０ｍ５のパ
ルス幅で済むものであれは。
き込み時間でよく、信頼性面の考慮から追加書き込みを
行なっており、１２８ＫＥＰ比ＯＭで平均１０ｍ５のパ
ルス幅で済むものであれは。
比較の為の時間を入れても３分Ｆｉ４ｔで完了し斐にバ
イト単位に各々必要なだけ書き込みを行なう為、高信頼
性であり、また、もし省き込み不良となった場合には最
後の不一致バイトのアドレスが不良解析にも使えるため
ｔｌｉＥれた尚速書き込み方式といえる。
イト単位に各々必要なだけ書き込みを行なう為、高信頼
性であり、また、もし省き込み不良となった場合には最
後の不一致バイトのアドレスが不良解析にも使えるため
ｔｌｉＥれた尚速書き込み方式といえる。
以下本発明を芙施例により詳細に説明する。第１図は本
発明の一実施例を示すブロック図である。
発明の一実施例を示すブロック図である。
第２図は第１図を説明するための流れ図の一例である。
まず、スタート後に電圧条件、マスクアドレス マスタ
データの記憶マスクアドレス記憶回路部−の最終番地を
Ｇなるレジスタにセ・ノドする。
データの記憶マスクアドレス記憶回路部−の最終番地を
Ｇなるレジスタにセ・ノドする。
これは第１図の制御回路に含まれるものであり。
第２図の初期設定に当る。第２図のＸはアドレスカウン
タであり、最終番地の検出の為に用いる。
タであり、最終番地の検出の為に用いる。
ｎ Ｉｔ： ａ リ返し回数のカウンタでこれにより最
大書き込み時間が決定される。ここでは、最大繰り返し
回数をＮとする。第２図の初期設定に続Ｇ１てアドレス
カウンタＸを′０″にセットし、書込み繰り返し回数ｎ
をｔｔ １ ｕにセットする。次に一般的に書き込みに
入る前にその製品が消去されているか否か確認する。消
去されている場合のデータは普通°゛ｌ′″であり、１
バイトが８ビツトの場合へキサタイプで”ＦＦ”になっ
ている。これを全アドレスについて確認し、” ＤＡＴ
Ａ ＝ Ｆ Ｆ ” になってＧ）な（１場合に消去す
るように指示される。ここで全アドレスについて、すな
わち、Ｘ＝Ｏからｘ＝Ｇに至るまで消去が確認されたな
ら、再びＸを“０″にセットし書き込みに入る。有き込
みは初期設定に最小時間にセットされた１゛き込み時間
に基づｔ／）てまｆｘ＝Ｏからｘ＝Ｇになるまで全アド
レスにつｔ／）で１回の書き込みを行なう。次に再びア
ドレスカウンタＸを“°０”にセットし、ここでは更に
書き込みが出来たアドレスをセットする第１図のサブア
ドレス記憶回路四のアドレスカウンタｙと誓き込みが不
完全であったアドレスをセットするサブアドレス記憶回
路（ｆ３１のアドレスカウンタ２を°゛０″にセットし
、データのｔｔみ出しに入る。データの読み出しはＸ二
〇からｘ ＝ Ｇまで連続して読み出され、その過程に
おいて書き込みデータと読み出しデータが一致したアド
レスはサブアドレス記憶回路内にセットされ、Ｘおよび
ｙはインクリメントされ次の読み出しに入る。一方、暑
き込みデータと読み出しデータが一致しなかったアドレ
スはサブアドレス記憶回路（１３）にセットされ、Ｘお
よび２がインクリメントされ、更にフラグをセットし次
の読み出しに入る。データの読み出しにお（１）ては。
大書き込み時間が決定される。ここでは、最大繰り返し
回数をＮとする。第２図の初期設定に続Ｇ１てアドレス
カウンタＸを′０″にセットし、書込み繰り返し回数ｎ
をｔｔ １ ｕにセットする。次に一般的に書き込みに
入る前にその製品が消去されているか否か確認する。消
去されている場合のデータは普通°゛ｌ′″であり、１
バイトが８ビツトの場合へキサタイプで”ＦＦ”になっ
ている。これを全アドレスについて確認し、” ＤＡＴ
Ａ ＝ Ｆ Ｆ ” になってＧ）な（１場合に消去す
るように指示される。ここで全アドレスについて、すな
わち、Ｘ＝Ｏからｘ＝Ｇに至るまで消去が確認されたな
ら、再びＸを“０″にセットし書き込みに入る。有き込
みは初期設定に最小時間にセットされた１゛き込み時間
に基づｔ／）てまｆｘ＝Ｏからｘ＝Ｇになるまで全アド
レスにつｔ／）で１回の書き込みを行なう。次に再びア
ドレスカウンタＸを“°０”にセットし、ここでは更に
書き込みが出来たアドレスをセットする第１図のサブア
ドレス記憶回路四のアドレスカウンタｙと誓き込みが不
完全であったアドレスをセットするサブアドレス記憶回
路（ｆ３１のアドレスカウンタ２を°゛０″にセットし
、データのｔｔみ出しに入る。データの読み出しはＸ二
〇からｘ ＝ Ｇまで連続して読み出され、その過程に
おいて書き込みデータと読み出しデータが一致したアド
レスはサブアドレス記憶回路内にセットされ、Ｘおよび
ｙはインクリメントされ次の読み出しに入る。一方、暑
き込みデータと読み出しデータが一致しなかったアドレ
スはサブアドレス記憶回路（１３）にセットされ、Ｘお
よび２がインクリメントされ、更にフラグをセットし次
の読み出しに入る。データの読み出しにお（１）ては。
第１図において４のマスタデータ記憶回路のデータと９
の被書き込みＥＰＲＯＭのデータとを５の比較回路にお
いて比較し、比較の結果一致した場合には７のサブアド
レス記憶回路（５）にセット信号を送り、一致しなかっ
た場合には８のサブアドレス記憶回路（Ｂ）とフラグ回
路にセット信号を送る。ここで全アドレスについて読み
出しが完了した場合には、アドレス切換回路によりサブ
アドレス記憶回路内のみに注目し、Ｘは′０”にセット
し、Ｇはこの時点でのｙの値をセットする。そして、サ
ブアドレス記憶回路（５）にセットされている簀き込み
完了アドレスのみ追加書き込みを行なう。次にフラグが
セットされているか否か確認し、セットされていなりれ
は書き込みが全て完了したことを意味し、終了する。し
かし、フラグがセットされている場合には曹き込み回数
の確認をし、これが最大曹き込み回数Ｎに一致したなら
書き込み不良の製品であることを意味し、不良表示で終
了する。
の被書き込みＥＰＲＯＭのデータとを５の比較回路にお
いて比較し、比較の結果一致した場合には７のサブアド
レス記憶回路（５）にセット信号を送り、一致しなかっ
た場合には８のサブアドレス記憶回路（Ｂ）とフラグ回
路にセット信号を送る。ここで全アドレスについて読み
出しが完了した場合には、アドレス切換回路によりサブ
アドレス記憶回路内のみに注目し、Ｘは′０”にセット
し、Ｇはこの時点でのｙの値をセットする。そして、サ
ブアドレス記憶回路（５）にセットされている簀き込み
完了アドレスのみ追加書き込みを行なう。次にフラグが
セットされているか否か確認し、セットされていなりれ
は書き込みが全て完了したことを意味し、終了する。し
かし、フラグがセットされている場合には曹き込み回数
の確認をし、これが最大曹き込み回数Ｎに一致したなら
書き込み不良の製品であることを意味し、不良表示で終
了する。
ここでｎキＮであったなら、アドレス切換回路によりサ
ブアドレス記憶回路（Ｂ）に注目し、Ｘは０１Ｊにセッ
トし、Ｇにその時点での２の値をセットする。こうして
再びサブアドレス記憶回路ｔＢ） Ｋセットされている
書き込み不完全なアドレスのみ再書き込みを行ない読み
出しにより書き込み完了か否か確認し、追加書き込み、
また、再−昔き込みを繰り返す。
ブアドレス記憶回路（Ｂ）に注目し、Ｘは０１Ｊにセッ
トし、Ｇにその時点での２の値をセットする。こうして
再びサブアドレス記憶回路ｔＢ） Ｋセットされている
書き込み不完全なアドレスのみ再書き込みを行ない読み
出しにより書き込み完了か否か確認し、追加書き込み、
また、再−昔き込みを繰り返す。
以上のごとく１木刀式では最小書き込み時間で書き込め
たアドレスのみ追加書き込みし、書き込めなかったアド
レスのみ追加書き込みを行なう為。
たアドレスのみ追加書き込みし、書き込めなかったアド
レスのみ追加書き込みを行なう為。
心安最小限の時間で書き込みを完了し、更に追加書き込
みを行なうことにより、十分な書き込み状態にする為信
頼性的にも凝れ、また１回ごとの再書き込みにおいて書
き込めなかったアドレスを記憶している為、不良解析、
プロセス解析等に利用出来るという利点もある。また、
不良解析においては１ビット単位にも使えることはいう
までもない。更に、ここでは、４１図のごとく、アドレ
スのみ分離して記憶する方法で説明したが、アドレス・
データを一体にして記憶する方法でもよい。
みを行なうことにより、十分な書き込み状態にする為信
頼性的にも凝れ、また１回ごとの再書き込みにおいて書
き込めなかったアドレスを記憶している為、不良解析、
プロセス解析等に利用出来るという利点もある。また、
不良解析においては１ビット単位にも使えることはいう
までもない。更に、ここでは、４１図のごとく、アドレ
スのみ分離して記憶する方法で説明したが、アドレス・
データを一体にして記憶する方法でもよい。
また、第１図、第２図は紫外線消去型Ｅ Ｐ ｆ（、Ｏ
Ｍについて説明したが、電気的に浸き込み・消去可能な
ＥＰＩ（ＯＭ等他のＥＦＲＯＭについても適用できる。
Ｍについて説明したが、電気的に浸き込み・消去可能な
ＥＰＩ（ＯＭ等他のＥＦＲＯＭについても適用できる。
第１図は本発明の一実施例を示すブロック図。
２１１２図は第１図を説明するため流れ図である。
なお図において、１・・・・・・制御回路、２・・・・
・・マスクアドレス記憶回路（財）、３・・・・・・ア
ドレス切換回路。 ４・・・・・・マスクデータ記憶回路、５・・・・・・
比較回路。 ６・・・・・・フラグ設定回路、７・・・・・・サブア
ドレス記憶回路内、８・・・・・・サブアドレス記憶回
路（Ｂ）、Ｘ＋ ｙ＋２・・・・・・アトＶスカウンク
、Ｇ・・・・・・最終アドレス番地、ｎ・・・・・・繰
り返し回数、Ｎ・・・・・・最犬繰り返し回数、１ｑ・
・・・・・マスタアドレス、Ａ、Ｂ・・・・・・サブア
ドレス、である。
・・マスクアドレス記憶回路（財）、３・・・・・・ア
ドレス切換回路。 ４・・・・・・マスクデータ記憶回路、５・・・・・・
比較回路。 ６・・・・・・フラグ設定回路、７・・・・・・サブア
ドレス記憶回路内、８・・・・・・サブアドレス記憶回
路（Ｂ）、Ｘ＋ ｙ＋２・・・・・・アトＶスカウンク
、Ｇ・・・・・・最終アドレス番地、ｎ・・・・・・繰
り返し回数、Ｎ・・・・・・最犬繰り返し回数、１ｑ・
・・・・・マスタアドレス、Ａ、Ｂ・・・・・・サブア
ドレス、である。
Claims (1)
- 複数のメモリセルを含むメモリ装置の書き込み方式にお
いて、書き込み時間を許容される最小値もしくは該最小
随に近い値に設定して全メモリセルについて書き込み後
証き込み完了メモリセルと書き込み未了メモリセルとを
検出し、前記書き込み未了メモリセルのみに対して前記
一連の動作を再び行なうことを特徴とするメモリ装置の
高速書き込み方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58124461A JPS6015896A (ja) | 1983-07-08 | 1983-07-08 | メモリ装置の高速書き込み方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58124461A JPS6015896A (ja) | 1983-07-08 | 1983-07-08 | メモリ装置の高速書き込み方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6015896A true JPS6015896A (ja) | 1985-01-26 |
Family
ID=14886092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58124461A Pending JPS6015896A (ja) | 1983-07-08 | 1983-07-08 | メモリ装置の高速書き込み方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6015896A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01273294A (ja) * | 1988-04-25 | 1989-11-01 | Nec Ic Microcomput Syst Ltd | 電気的書込み・消去可能型メモリ装置 |
| JPH0482091A (ja) * | 1990-07-23 | 1992-03-16 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JPH04291094A (ja) * | 1991-03-20 | 1992-10-15 | Fujitsu Ltd | 半導体メモリ |
| US6462988B1 (en) | 1988-06-08 | 2002-10-08 | Sandisk Corporation | Highly compact EPROM and flash EEPROM devices |
| US7266017B2 (en) | 1989-04-13 | 2007-09-04 | Sandisk Corporation | Method for selective erasing and parallel programming/verifying of cell blocks in a flash EEprom system |
-
1983
- 1983-07-08 JP JP58124461A patent/JPS6015896A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01273294A (ja) * | 1988-04-25 | 1989-11-01 | Nec Ic Microcomput Syst Ltd | 電気的書込み・消去可能型メモリ装置 |
| US6462988B1 (en) | 1988-06-08 | 2002-10-08 | Sandisk Corporation | Highly compact EPROM and flash EEPROM devices |
| US7266017B2 (en) | 1989-04-13 | 2007-09-04 | Sandisk Corporation | Method for selective erasing and parallel programming/verifying of cell blocks in a flash EEprom system |
| US7283397B2 (en) | 1989-04-13 | 2007-10-16 | Sandisk Corporation | Flash EEprom system capable of selective erasing and parallel programming/verifying memory cell blocks |
| JPH0482091A (ja) * | 1990-07-23 | 1992-03-16 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JPH04291094A (ja) * | 1991-03-20 | 1992-10-15 | Fujitsu Ltd | 半導体メモリ |
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