JP3148143B2 - 不揮発性半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ブ−トブロック方
式のＮＯＲ型フラッシュＥＥＰＲＯＭなどのような消去
ブロック（一括消去の単位）が不均一である不揮発性半
導体記憶装置に関する。

【０００２】

【従来の技術】電気的なデ−タの書き換えが可能なフラ
ッシュＥＥＰＲＯＭでは、基本的なモ−ドとして、書き
込み、消去、読み出しの３つのモ−ドを持っている。書
き込みモ−ドとは、メモリセルの閾値を５．５Ｖ以上ま
で上げる動作のことであり、消去モ−ドとは、メモリセ
ルの閾値を０．５〜３．０Ｖの範囲まで下げる動作のこ
とである。

【０００３】また、自動書き込み機能及び自動消去機能
を有するフラッシュＥＥＰＲＯＭでは、書き込みモ−ド
においては、メモリセルの閾値が５．５Ｖ以上に達した
か否かを判定（ベリファイ）し、メモリセルの閾値が
５．５Ｖ以上に達するまで自動的に再書き込みを行い、
消去モ−ドにおいては、メモリセルの閾値が０．５〜
３．０Ｖの範囲に存在するか否かを判定（ベリファイ）
し、メモリセルの閾値が０．５〜３．０Ｖの範囲に存在
するようになるまで自動的に所定の動作を行う。

【０００４】このようなフラッシュＥＥＰＲＯＭでは、
一般に、メモリセルアレイは、一括消去の単位としての
消去ブロックに分けられている。例えば、４メガビット
×１６構成のフラッシュＥＥＰＲＯＭは、１つのメモリ
セルアレイ（４メガビット）が８つのブロックに均等に
分けられ、各ブロックは、５１２キロビットのメモリセ
ルを含んでいる。

【０００５】メモリセルアレイを複数の消去ブロックに
分ける理由の一つには、近年における単一電源の要求が
ある。即ち、この要求を達成するためには、書き込み又
は消去に用いる高電圧をチップ内の昇圧回路によって生
成する必要がある。しかし、高電圧をチップ内の昇圧回
路によって生成する単一電源タイプの製品は、２電源タ
イプの製品に比べ、消費電力が大きくなる欠点がある。

【０００６】そこで、消去動作に関しては、メモリセル
アレイを複数の消去ブロックに分け、ブロックごとに消
去を実行することにより（選択ブロックのみ消去すれば
よい）、消費電力を抑えるようにしている。

【０００７】図４は、従来の自動書き込み機能及び自動
消去機能を有するフラッシュＥＥＰＲＯＭの主要部を示
すものである。図５は、図４のブロック選択用レジスタ
の構成の一例を示すものである。

【０００８】メモリセルアレイ１１は、複数のブロック
から構成され、各ブロックは、例えば、ＮＯＲ型のメモ
リセルから構成されている。外部アドレスＡ０，Ａ１，
〜Ａ１７は、直接、又は、アドレスレジスタ１２を経由
して、マルチプレクサ１３に入力される。アドレスカウ
ンタ１６は、内部アドレスを生成する。マルチプレクサ
１３は、外部アドレス及び内部アドレスのいずれか一方
をロウデコ−ダ１４及びカラムデコ−ダ１５に与える。

【０００９】入力デ−タは、入出力バッファ１７を経由
して、デ−タ入力レジスタ１８及びコマンドレジスタ１
９に与えられる。デ−タ入力レジスタ１８のデ−タは、
カラム選択回路２０を経由してメモリセルに供給され
る。

【００１０】コマンドレジスタ１９は、アドレス及びデ
−タからなるコマンドを認識し、そのコマンドに応じ
て、アドレスレジスタ１２、マルチプレクサ１３及びデ
−タ入力レジスタ１８に制御信号を出力する。

【００１１】コマンドレジスタ１８は、消去コマンドを
確認すると、ラッチ信号ＬＡＴＣＨをブロック選択用レ
ジスタ２６に出力する。ブロック選択用レジスタ２６
は、ラッチ信号ＬＡＴＣＨを受けると、メモリセルアレ
イ１１の全ブロックについて、ブロックごとに選択（消
去）の有無を示す信号をラッチする。

【００１２】また、コマンドレジスタ２６は、アドレス
カウンタ１６の内部アドレス（ブロックを指定するブロ
ックアドレス）によって指定されるブロックが、選択ブ
ロック（消去を実行するブロック）か否かを確認し、か
つ、選択ブロックの場合には、制御信号ＧＯを“１”に
設定し、制御回路２１に消去を実行する旨を伝え、非選
択ブロックの場合には、制御信号ＧＯを“０”に設定
し、制御回路２１に消去を実行しない旨を伝える。

【００１３】電圧発生回路２２は、動作モ−ドに対応し
た各種の電圧を生成する。電圧発生回路２２により生成
された電圧は、各動作モ−ドにおいて、メモリセルの制
御ゲ−ト及びビット線に与えられる。

【００１４】ベリファイ回路２３は、選択されたメモリ
セルに対するデ−タの書き込み又は消去が確実に行われ
た否かを判定し、その結果を示す制御信号ＶＥＲＩＯＫ
を制御回路２１に出力する。

【００１５】例えば、制御信号ＶＥＲＩＯＫが“１”に
なればベリファイＯＫと判断し、デ−タの書き込み又は
消去を終了し、制御信号ＶＥＲＩＯＫが“０”のときは
ベリファイＮＧと判断し、デ−タの書き込み又は消去を
継続して行う。

【００１６】最終アドレス検知回路２４は、メモリセル
アレイ１１の各ブロックの最終アドレスの検知の有無を
示す検知信号ＡＥＮＤを出力すると共に、メモリセルア
レイ１１の最終ブロックの検知の有無を示す検知信号Ｂ
ＥＮＤを出力する。

【００１７】タイマ２５は、選択されたメモリセルに対
するデ−タの書き込み又は消去が何回実行されたかをカ
ウントする。タイマ２５は、選択されたメモリセルに対
するデ−タの書き込み又は消去が所定回数に達したとき
に、タイムアウト信号ＴＩＭＥ ＯＵＴを制御回路２１
に出力する。

【００１８】次に、図６の自動消去シ−ケンスを参照し
つつ、上記フラッシュＥＥＰＲＯＭにおける自動消去動
作について説明する。コマンドレジスタ１９が、消去コ
マンドを認識し、かつ、消去ブロックの各々について消
去を実行するか否かを確認すると、制御回路２１は、図
６に示すような自動消去シ−ケンスが実行されるよう
に、各回路の動作を制御する。

【００１９】また、コマンドレジスタ１９は、アドレス
カウンタ１６の内部アドレスがロウデコ−ダ１４及びカ
ラムデコ−ダ１５に供給されるようにマルチプレクサ１
３に制御信号を出力する。

【００２０】まず、アドレスレジスタ１２、デ−タ入力
レジスタ１８及びコマンドレジスタ１９がリセットさ
れ、ブロックアドレスＢＬＯＣＫ及びロウ・カラムアド
レスＡＤＤがそれぞれ初期値“０”に設定され、書き込
み、消去回数ＣＹＣＬＥも初期値“０”に設定される
（ステップＳＴ１）。

【００２１】次に、ブロックアドレスＢＬＯＣＫにより
選択されるブロックが、自動消去動作を実行する選択ブ
ロックであるか否かを判定する。選択ブロックの場合に
は、制御信号ＧＯが“１”となり、制御回路２１は、ま
ず、消去前書き込み（Pre Program ）動作を開始する。
非選択ブロックの場合には、制御信号ＧＯが“０”とな
り、制御回路２１は、次のブロックについて、そのブロ
ックが選択ブロックか否かを判定する（ステップＳＴ
２）。

【００２２】消去前書き込み（Pre Program ）動作は、
以下の手順で行われる。まず、電圧発生回路２２におい
て、プログラムベリファイＰ．Ｖ．の内部電源がセット
アップされる（ステップＳＴ３）。この後、アドレスＡ
ＤＤによって選択されたメモリセル（フラッシュＥＥＰ
ＲＯＭが×ｎ（ｎは１以上の自然数）構成の場合は、ｎ
個のメモリセル）のデ−タが読み出される（ステップＳ
Ｔ４）。

【００２３】アドレスＡＤＤによって選択されたメモリ
セル（以下、選択メモリセル）のデ−タは、プログラム
デ−タ“０”と比較される（ステップＳＴ５）。即ち、
書き込み状態と判別できる閾値の下限となる電圧（例え
ば、５．５Ｖ）を境界値とし、選択メモリセルの閾値が
境界値よりも高ければ、選択メモリセルのデ−タは
“０”と判定し、選択メモリセルの閾値が境界値よりも
低ければ、選択メモリセルのデ−タは“１”と判定す
る。

【００２４】そして、選択メモリセルのデ−タとプログ
ラムデ−タ“０”が不一致の場合、書き込みＮＧと判断
し、ベリファイ回路２３は、制御信号ＶＥＲＩＯＫ＝
“０”を出力する。

【００２５】よって、制御回路２１は、選択メモリセル
に対してデ−タの書き込み（フロ−ティングゲ−トに対
する電子の注入）を実行する。このデ−タの書き込み
は、予め設定された回数Ｌｉｍｉｔに達するまでは、選
択メモリセルのデ−タがプログラムデ−タ“０”と一致
するまで、繰り返して行われる（ステップＳＴ６〜ＳＴ
８）。

【００２６】また、選択メモリセルに対する書き込み回
数Ｃｙｃｌｅが予め設定された回数Ｌｉｍｉｔに達した
ときは、選択メモリセルのデ−タとプログラムデ−タが
不一致であっても、消去前書き込み動作を終了する（ス
テップＳＴ６）。

【００２７】この場合、書き込み不良が発生したことを
示す信号ＥＲＲＯＲが“１”に設定される（ステップＳ
Ｔ９）。一方、選択メモリセルのデ−タとプログラムデ
−タ“０”が一致すれば、選択メモリセルの書き込みＯ
Ｋと判断し、ベリファイ回路２３は、制御信号ＶＥＲＩ
ＯＫを“１”に設定する。

【００２８】制御回路２１は、制御信号ＶＥＲＩＯＫが
“１”になると、アドレスＡＤＤを１つ進めるため、次
のアドレスの選択メモリセルについて同様の動作が行わ
れる。この時、タイマ２５の数値ＣＹＣＬＥは、初期値
“０”にリセットされる（ステップＳＴ１０〜ＳＴ１
２）。

【００２９】また、選択メモリセルのデ−タとプログラ
ムデ−タ“０”が一致する場合において、アドレスＡＤ
Ｄが、そのブロック内の最終アドレスであるときは、消
去前書き込み動作を終了する（ステップＳＴ１０）。

【００３０】消去前書き込み（Pre Program ）が確実に
実行された場合、即ち、信号ＥＲＲＯＲが“０”の場合
には、この後、消去（Erase ）動作が実行される。消去
（Erase ）動作は、以下のような手順で行われる。

【００３１】まず、アドレスカウンタ１６のアドレスＡ
ＤＤが初期値“０”に設定され、かつ、タイマ２５の数
値（消去回数に対応）Ｃｙｃｌｅが初期値“０”に設定
される（ステップＳＴ１３）。また、電圧発生回路２２
において、イレ−ズベリファイＥ．Ｖ．の内部電源がセ
ットアップされる（ステップＳＴ１４）。

【００３２】この後、アドレスＡＤＤによって選択され
たメモリセル（フラッシュＥＥＰＲＯＭが×ｎ（ｎは１
以上の自然数）構成の場合は、ｎ個のメモリセル）のデ
−タが読み出される（ステップＳＴ１５）。

【００３３】アドレスＡＤＤによって選択されたメモリ
セル（以下、選択メモリセル）のデ−タは、期待値
“１”と比較される（ステップＳＴ１６）。即ち、消去
状態と判別できる閾値の上限となる電圧（例えば、３．
０Ｖ）を境界値とし、選択メモリセルの閾値が境界値よ
りも高ければ、選択メモリセルのデ−タは“０”と判定
し、選択メモリセルの閾値が境界値よりも低ければ、選
択メモリセルのデ−タは“１”と判定する。

【００３４】そして、選択メモリセルのデ−タと期待値
“１”が不一致の場合、消去ＮＧと判断し、ベリファイ
回路２３は、制御信号ＶＥＲＩＯＫ＝０を出力する。よ
って、制御回路２１は、選択ブロック内の全てのメモリ
セルに対してデ−タの消去（フロ−ティングゲ−ト中の
電子を抜く動作）を実行する（ステップＳＴ１８）。

【００３５】ここで、選択ブロック内の全てのメモリセ
ルに対してデ−タの消去（一括消去）を実行している
が、これは、フラッシュＥＥＰＲＯＭに特有の動作であ
る。よって、選択メモリセル以外の既に消去が完了して
いるメモリセルに対しても、消去動作が実行される。

【００３６】この消去動作は、予め設定された回数Ｌｉ
ｍｉｔに達するまでは、選択メモリセルのデ−タが期待
値“１”と一致するまで、繰り返して行われる（ステッ
プＳＴ１７〜ＳＴ１９）。

【００３７】また、選択メモリセルに対する書き込み回
数Ｃｙｃｌｅが予め設定された回数Ｌｉｍｉｔに達した
ときは、選択メモリセルのデ−タと期待値“１”が不一
致であっても、消去動作を終了する。（ステップＳＴ１
７）。

【００３８】この場合、消去不良が発生したことを示す
信号ＥＲＲＯＲが“１”に設定される（ステップＳＴ
９）。一方、選択メモリセルのデ−タと期待値“１”が
一致すれば、選択メモリセルの消去ＯＫと判断し、ベリ
ファイ回路２３は、制御信号ＶＥＲＩＯＫを“１”に設
定する。

【００３９】制御回路２１は、制御信号ＶＥＲＩＯＫが
“１”になると、アドレスＡＤＤを１つ進めるため、次
のアドレスの選択メモリセルについて同様の動作が行わ
れる。この時、タイマ２５の数値ＣＹＣＬＥは、初期値
“０”にリセットされない。消去動作は、全メモリセル
に対して行われるためである（ステップＳＴ２０〜ＳＴ
２１）。

【００４０】また、選択メモリセルのデ−タと期待値
“１”が一致する場合において、アドレスＡＤＤが、そ
のブロック内の最終アドレスであるときは、消去動作を
終了する（ステップＳＴ２０）。

【００４１】この後、信号ＥＲＲＯＲが“０”の場合に
は、選択ブロックが最終ブロックであるか否かを確認
し、最終ブロックであるときは、リ−ドセットアップを
経た後、自動消去動作を終了し、最終ブロックでないと
きは、次のブロックに対して上述の動作を繰り返し行う
（ステップＳＴ２２〜ＳＴ２４）。

【００４２】なお、以上の説明は、ブロック消去の場合
であるが、チップ消去の場合には、上述の自動消去シ−
ケンスにおいて全てのブロックを選択状態にすればよ
い。また、消去動作には、過消去のメモリセルを通常の
消去状態に戻す自己収束（Convergence ）動作を含める
ようにしていもよい。

【００４３】

【発明が解決しようとする課題】従来の製品（フラッシ
ュＥＥＰＲＯＭ）は、各々の消去ブロック内のビット数
が等しい（例えば、５１２キロビット）均等ブロック方
式のものがほとんどであったが、最近の製品は、所定の
消去ブロックのビット数が他の消去ブロックのビット数
と異なるようなブ−トブロック方式のものが多くなって
いる。

【００４４】

【表１】

【００４５】

【表２】

【００４６】表１は、全ての消去ブロックのビット数が
均等である均等ブロック方式を採用した場合のブロック
アドレスを示している。表２は、所定の消去ブロックの
ビット数が他の消去ブロックのビット数に等しくないブ
−トブロック方式を採用した場合のブロックアドレスを
示している。

【００４７】ブ−トブロック方式のフラッシュＥＥＰＲ
ＯＭを上述のような自動消去シ−ケンスにより動作させ
ようとする場合、ブロックアドレスを変則的にカウント
アップすることが必要となる。

【００４８】そこで、図７に示すように、通常、ブロッ
クアドレスＡ１７〜Ａ１５として使用されるアドレスカ
ウンタ２７の出力部にロジック回路２９を設け、ブロッ
クアドレスを変則的にカウントアップするように構成し
ている。

【００４９】具体的には、アドレスカウンタ２８のアド
レスＡ１４〜Ａ１２は、ブロックアドレスとして用いら
れると共に、カラムアドレスとしても用いられるように
している。つまり、アドレスＡ１４〜Ａ１２をブロック
アドレスとして用いるか又はカラムアドレスとして用い
るかは、ブロックのサイズに応じて、スイッチ３０によ
り決定される。

【００５０】なお、図８は、図７のアドレスカウンタ２
７，２８及びブ−トブロックアドレスカウンタ３１の構
成の一例を示している。図９は、図７のスイッチ３０の
構成の一例を示している。

【００５１】また、ブ−トブロック方式のフラッシュＥ
ＥＰＲＯＭでは、複数のブロックには互いにビット数の
異なるものが存在するため、最終アドレス検知回路２４
は、ブロックサイズの種類の数に相当するアドレスデコ
−ダを備えていなければならない。

【００５２】従って、ブ−トブロック方式のフラッシュ
ＥＥＰＲＯＭでは、均等ブロック方式のフラッシュＥＥ
ＰＲＯＭに比べ、ブ−トブロックアドレスカウンタ、ブ
ロック選択用アドレスカウンタ２７の出力部のロジック
回路２９、及び最終アドレス検知回路２４内のアドレス
デコ−ダが余分に必要となるため、全体の回路規模が大
きくなる欠点がある。

【００５３】特に、ブ−トブロック方式と均等ブロック
方式を混在させたタイプのフラッシュＥＥＰＲＯＭで
は、両方式に採用される回路構成が大幅に異なっていた
ため、全体の回路規模が非常に大きくなる欠点がある。

【００５４】本発明は、上記欠点を解決すべくなされた
もので、その目的は、ブ−トブロック方式を採用してい
る不揮発性半導体記憶装置において、自動消去シ−ケン
スを実行するための回路を簡略化、又は均等ブロック方
式と同じものを使用できるようにすることである。

【００５５】

【課題を解決するための手段】上記目的を達成するた
め、本発明の不揮発性半導体記憶装置は、メモリセルア
レイが、ビット数の等しい複数の均等ブロックと、合計
のビット数が１つの均等ブロックのビット数に等しい複
数の変則ブロックとに分けられるブ−トブロック方式を
有し、消去動作時に、前記複数の均等ブロックのうち消
去を実行する選択ブロック内のメモリセルを選択ブロッ
クごとに順次指定すると共に、前記複数の変則ブロック
のうち少なくとも１つが消去を実行する選択ブロックで
ある場合に、前記複数の変則ブロック内のメモリセルを
順次指定するような内部アドレスを生成するアドレスカ
ウンタと、前記内部アドレスにより指定されるメモリセ
ルのデ−タを読み出し、ベリファイを行うベリファイ回
路と、前記ベリファイがＮＧのときのみ、前記内部アド
レスにより指定されるメモリセルに対して消去前書き込
みを行い、又は前記内部アドレスにより指定されるメモ
リセルを含む選択ブロック内の全メモリセルに対して消
去を行うための制御回路と、消去動作時に、前記内部ア
ドレスが前記複数の変則ブロック内のメモリセルを順次
指定している場合に、前記内部アドレスにより指定され
るメモリセルが消去を実行しない非選択ブロックに存在
しているときは、前記ベリファイ回路のベリファイの結
果にかかわらず、常に、前記ベリファイがＯＫとなるよ
うに設定し、前記内部アドレスにより指定されるメモリ
セルが消去を実行する選択ブロックに存在しているとき
は、前記ベリファイ回路のベリファイの結果に応じて、
前記ベリファイをＯＫ又はＮＧに設定する手段とを備え
る。

【００５６】また、消去動作時において、前記内部アド
レスが前記複数の均等ブロックうちの選択ブロック内の
メモリセルを順次指定している場合に、前記手段は、前
記ベリファイ回路のベリファイの結果に応じて、前記ベ
リファイをＯＫ又はＮＧに設定する。

【００５７】また、前記複数の変則ブロックの全てが消
去を実行しない非選択ブロックである場合に、前記アド
レスカウンタは、前記複数の変則ブロック内のメモリセ
ルを順次指定する内部アドレスを生成しない。

【００５８】前記制御回路は、前記消去前書き込み又は
前記消去の回数が所定数に達するまでは、前記ベリファ
イがＯＫになるまで、前記消去前書き込み又は前記消去
を繰り返し実行する。

【００５９】また、消去動作時に、前記内部アドレスの
うちのブロックアドレスが前記複数の均等ブロックうち
の非選択ブロックを指定しているときは、前記非選択ブ
ロックについては、消去動作を行わない。

【００６０】

【発明の実施の形態】以下、図面を参照しながら、本発
明の不揮発性半導体記憶装置について詳細に説明する。
図１は、本発明のブ−トブロック方式のフラッシュＥＥ
ＰＲＯＭの主要部を示すものである。図２は、図１のブ
ロック選択用レジスタの構成の一例を示すものである。

【００６１】メモリセルアレイ１１は、複数の消去ブロ
ックから構成され、各消去ブロックは、例えば、ＮＯＲ
型のメモリセルから構成されている。例えば、メモリセ
ルアレイ１１は、１１個の消去ブロックから構成され、
最初の７つの消去ブロックＢＬＫ０〜６は、全て等しい
ビット数（例えば５１２キロビット）を有している。ま
た、最後の４つの消去ブロックＢＬＫ７〜１０は、それ
ぞれ２５６キロビット、６４キロビット、６４キロビッ
ト、１２８キロビットを有し、最後の４つの消去ブロッ
クの合計のビット数が、最初の７つの消去ブロックＢＬ
Ｋ０〜６の各々のビット数と等しくなっている。

【００６２】外部アドレスＡ０，Ａ１，〜Ａ１７は、直
接、又は、アドレスレジスタ１２を経由して、マルチプ
レクサ１３に入力される。アドレスカウンタ１６は、内
部アドレスを生成する。マルチプレクサ１３は、外部ア
ドレス及び内部アドレスのいずれか一方をロウデコ−ダ
１４及びカラムデコ−ダ１５に与える。

【００６３】入力デ−タは、入出力バッファ１７を経由
して、デ−タ入力レジスタ１８及びコマンドレジスタ１
９に与えられる。デ−タ入力レジスタ１８のデ−タは、
カラム選択回路２０を経由してメモリセルに供給され
る。

【００６４】コマンドレジスタ１９は、アドレス及びデ
−タからなるコマンドを認識し、そのコマンドに応じ
て、アドレスレジスタ１２、マルチプレクサ１３及びデ
−タ入力レジスタ１８に制御信号を出力する。

【００６５】コマンドレジスタ１８は、消去コマンドを
確認すると、ラッチ信号ＬＡＴＣＨをブロック選択用レ
ジスタ３２に出力する。ブロック選択用レジスタ３２
は、ラッチ信号ＬＡＴＣＨを受けると、レジスタ０〜１
０に、ブロックの選択（消去）の有無を示すブロック選
択信号ＳＥＬ０〜ＳＥＬ１０をそれぞれラッチする。

【００６６】即ち、レジスタｎ（ｎは、０〜１０のうち
のいずれか１つ）には、消去ブロックＢＬＫｎの選択の
有無を示すブロック選択信号（選択ブロックの場合
“１”、非選択ブロックの場合“０”）ＳＥＬｎがラッ
チされる。

【００６７】ブロック選択用レジスタ３２は、レジスタ
０〜１０にラッチされたブロック選択信号ＳＥＬｎ及び
ブロックアドレスをデコ−ドしたデ−タＢ０〜Ｂ１０に
基づいて、ブロックが選択されているか否かを示す制御
信号ＧＯ及びメモリセルに対して消去（消去前書き込
み、消去）が完了しているか否かを示す制御信号ＶＦＹ
ＧＯを出力する。

【００６８】電圧発生回路２２は、動作モ−ドに対応し
た各種の電圧を生成する。電圧発生回路２２により生成
された電圧は、各動作モ−ドにおいて、メモリセルの制
御ゲ−ト及びビット線に与えられる。

【００６９】ベリファイ回路２３は、選択されたメモリ
セルに対するデ−タの書き込み又は消去が確実に行われ
た否かを判定し、その結果を示す制御信号ＶＥＲＩＯＫ
を出力する。

【００７０】例えば、制御信号ＶＥＲＩＯＫが“１”に
なればベリファイＯＫと判断し、デ−タの書き込み又は
消去を終了し、制御信号ＶＥＲＩＯＫが“０”のときは
ベリファイＮＧと判断し、デ−タの書き込み又は消去を
継続して行う。

【００７１】制御信号ＶＥＲＩＯＫは、インバ−タ３３
を経由してＮＡＮＤ回路３４に入力される。また、制御
信号ＶＦＹＧＯも、ＮＡＮＤ回路３４に入力される。Ｎ
ＡＮＤ回路３４は、制御信号ＶＥＲＩＯＫを出力する。
制御回路２１は、制御信号ＶＥＲＩＯＫに基づいて、各
回路の動作を制御する。

【００７２】最終アドレス検知回路２４は、メモリセル
アレイ１１の各ブロックの最終アドレスの検知の有無を
示す検知信号ＡＥＮＤを出力すると共に、メモリセルア
レイ１１の最終ブロックの検知の有無を示す検知信号Ｂ
ＥＮＤを出力する。

【００７３】タイマ２５は、選択されたメモリセルに対
するデ−タの書き込み又は消去が何回実行されたかをカ
ウントする。タイマ２５は、選択されたメモリセルに対
するデ−タの書き込み又は消去が所定回数に達したとき
に、タイムアウト信号ＴＩＭＥ ＯＵＴを制御回路２１
に出力する。

【００７４】上記ブ−トブロック方式のフラッシュＥＥ
ＰＲＯＭの特徴は、メモリセルアレイが均等ブロックと
変則ブロックに分けられ、かつ、全ての変則ブロックの
合計のビット数は、各々の均等ブロックのビット数に等
しくなっている点にある。また、変則ブロックの各々を
１つにまとめ、１つの均等ブロックとして取り扱うよう
にしたため、均等ブロックと変則ブロックは、同一のア
ドレスカウンタを使用できる点にも特徴がある。

【００７５】また、アドレスカウンタを均等ブロックと
変則ブロックで共用しているため、複数の変則ブロック
のうちの少なくとも１つが選択ブロックである場合、複
数の変則ブロック内に非選択ブロックが存在しても、全
ての変則ブロックのメモリセルが選択される状態にあ
る。

【００７６】そこで、変則ブロック内における選択ブロ
ックと非選択ブロックの見分けは、ベリファイがＯＫか
ＮＧかを示す制御信号ＶＥＲＩＯＫに基づいて行う。本
発明では、変則ブロックにおける消去動作に関し、この
制御信号ＶＥＲＩＯＫをブロックアドレスに基づいて強
制的に“１”（ベリファイＯＫ）に固定できる機能を設
けている。

【００７７】次に、表３に示す制御信号ＶＦＹＧＯ，Ｇ
Ｏのロジックを参照しつつ、上記フラッシュＥＥＰＲＯ
Ｍにおける自動消去動作について説明する。なお、自動
消去シ−ケンスは、図６に示すものをそのまま適用でき
る。

【００７８】

【表３】

【００７９】まず、アドレス及びデ−タからなるコマン
ドが入力され、コマンドレジスタ１９においてコマンド
の解釈が行われる。コマンドレジスタ１９が消去コマン
ドを検知し、かつ、消去ブロックの各々について消去を
実行するか否かを確認すると、オシレ−タがイネ−ブル
状態となって、制御回路２１が動作し始める。

【００８０】また、コマンドレジスタ１９は、アドレス
カウンタ１６の内部アドレスがロウデコ−ダ１４及びカ
ラムデコ−ダ１５に供給されるようにマルチプレクサ１
３に制御信号を出力する。

【００８１】まず、アドレスレジスタ１２、デ−タ入力
レジスタ１８及びコマンドレジスタ１９がリセットさ
れ、ブロックアドレスＢＬＯＣＫ及びロウ・カラムアド
レスＡＤＤがそれぞれ初期値“０”に設定され、書き込
み、消去回数ＣＹＣＬＥも初期値“０”に設定される
（ステップＳＴ１）。

【００８２】次に、ブロックアドレスにより選択される
ブロックが、自動消去動作を実行する選択ブロックであ
るか否かを判定する。選択ブロックの場合には、制御信
号ＧＯが“１”となり、制御回路２１は、まず、消去前
書き込み（Pre Program ）動作を開始する。非選択ブロ
ックの場合には、制御信号ＧＯが“０”となり、制御回
路２１は、次のブロックについて、そのブロックが選択
ブロックか否かを判定する（ステップＳＴ２）。

【００８３】例えば、表３に示すように、ブロックＢＬ
Ｋ１とブロックＢＬＫ９が選択されている場合について
検討すると、ブロックアドレスがブロックＢＬＫ０を指
定するときは、図２のアドレスデコ−ダの出力Ｂ０〜Ｂ
１０のうち、出力Ｂ０のみが“１”となる。しかし、ブ
ロックＢＬＫ０は、非選択であり、レジスタ０には
“０”がラッチされているため、制御信号ＧＯは、
“０”のままである。

【００８４】また、ブロックアドレスがブロックＢＬＫ
１を指定するときは、図２のアドレスデコ−ダの出力Ｂ
０〜Ｂ１０のうち、出力Ｂ１のみが“１”となる。ま
た、ブロックＢＬＫ１は、選択であり、レジスタ１には
“１”がラッチされているため、制御信号ＧＯは、
“１”となる。

【００８５】なお、ブロックアドレスが均等ブロックを
指定しているときは、制御信号ＶＦＹＧＯと制御信号Ｇ
Ｏは、常に、同じ値を有することになる。ブロックアド
レスが均等ブロックのいずれかを指定している場合、ま
ず、消去前書き込み（Pre Program ）動作が、以下の手
順で行われる。

【００８６】まず、電圧発生回路２２において、プログ
ラムベリファイＰ．Ｖ．の内部電源がセットアップされ
る（ステップＳＴ３）。この後、アドレスＡＤＤによっ
て選択されたメモリセル（フラッシュＥＥＰＲＯＭが×
ｎ（ｎは１以上の自然数）構成の場合は、ｎ個のメモリ
セル）のデ−タが読み出される（ステップＳＴ４）。

【００８７】アドレスＡＤＤによって選択されたメモリ
セル（以下、選択メモリセル）のデ−タは、プログラム
デ−タ“０”と比較される（ステップＳＴ５）。即ち、
書き込み状態と判別できる閾値の下限となる電圧（例え
ば、５．５Ｖ）を境界値とし、選択メモリセルの閾値が
境界値よりも高ければ、選択メモリセルのデ−タは
“０”と判定し、選択メモリセルの閾値が境界値よりも
低ければ、選択メモリセルのデ−タは“１”と判定す
る。

【００８８】そして、選択メモリセルのデ−タとプログ
ラムデ−タ“０”が不一致の場合、書き込みＮＧと判断
し、ベリファイ回路２３は、制御信号ＶＥＲＩＯＫ＝
“０”を出力する。

【００８９】よって、制御回路２１は、選択メモリセル
に対してデ−タの書き込み（フロ−ティングゲ−トに対
する電子の注入）を実行する。このデ−タの書き込み
は、予め設定された回数Ｌｉｍｉｔに達するまでは、選
択メモリセルのデ−タがプログラムデ−タ“０”と一致
するまで、繰り返して行われる（ステップＳＴ６〜ＳＴ
８）。

【００９０】また、選択メモリセルに対する書き込み回
数Ｃｙｃｌｅが予め設定された回数Ｌｉｍｉｔに達した
ときは、選択メモリセルのデ−タとプログラムデ−タが
不一致であっても、消去前書き込み動作を終了する（ス
テップＳＴ６）。

【００９１】この場合、書き込み不良が発生したことを
示す信号ＥＲＲＯＲが“１”に設定される（ステップＳ
Ｔ９）。一方、選択メモリセルのデ−タとプログラムデ
−タ“０”が一致すれば、選択メモリセルの書き込みＯ
Ｋと判断し、ベリファイ回路２３は、制御信号ＶＥＲＩ
ＯＫを“１”に設定する。

【００９２】制御回路２１は、制御信号ＶＥＲＩＯＫが
“１”になると、アドレスＡＤＤを１つ進めるため、次
のアドレスの選択メモリセルについて同様の動作が行わ
れる。この時、タイマ２５の数値ＣＹＣＬＥは、初期値
“０”にリセットされる（ステップＳＴ１０〜ＳＴ１
２）。

【００９３】また、選択メモリセルのデ−タとプログラ
ムデ−タ“０”が一致する場合において、アドレスＡＤ
Ｄが、そのブロック内の最終アドレスであるときは、消
去前書き込み動作を終了する（ステップＳＴ１０）。

【００９４】消去前書き込み（Pre Program ）が確実に
実行された場合、即ち、信号ＥＲＲＯＲが“０”の場合
には、この後、消去（Erase ）動作が実行される。消去
（Erase ）動作は、以下のような手順で行われる。

【００９５】まず、アドレスカウンタ１６のアドレスＡ
ＤＤが初期値“０”に設定され、かつ、タイマ２５の数
値（消去回数に対応）Ｃｙｃｌｅが初期値“０”に設定
される（ステップＳＴ１３）。また、電圧発生回路２２
において、イレ−ズベリファイＥ．Ｖ．の内部電源がセ
ットアップされる（ステップＳＴ１４）。

【００９６】この後、アドレスＡＤＤによって選択され
たメモリセル（フラッシュＥＥＰＲＯＭが×ｎ（ｎは１
以上の自然数）構成の場合は、ｎ個のメモリセル）のデ
−タが読み出される（ステップＳＴ１５）。

【００９７】アドレスＡＤＤによって選択されたメモリ
セル（以下、選択メモリセル）のデ−タは、期待値
“１”と比較される（ステップＳＴ１６）。即ち、消去
状態と判別できる閾値の上限となる電圧（例えば、３．
０Ｖ）を境界値とし、選択メモリセルの閾値が境界値よ
りも高ければ、選択メモリセルのデ−タは“０”と判定
し、選択メモリセルの閾値が境界値よりも低ければ、選
択メモリセルのデ−タは“１”と判定する。

【００９８】そして、選択メモリセルのデ−タと期待値
“１”が不一致の場合、消去ＮＧと判断し、ベリファイ
回路２３は、制御信号ＶＥＲＩＯＫ＝０を出力する。よ
って、制御回路２１は、選択ブロック内の全てのメモリ
セルに対してデ−タの消去（フロ−ティングゲ−ト中の
電子を抜く動作）を実行する（ステップＳＴ１８）。

【００９９】ここで、選択ブロック内の全てのメモリセ
ルに対してデ−タの消去（一括消去）を実行している
が、これは、フラッシュＥＥＰＲＯＭに特有の動作であ
る。よって、選択メモリセル以外の既に消去が完了して
いるメモリセルに対しても、消去動作が実行される。

【０１００】この消去動作は、予め設定された回数Ｌｉ
ｍｉｔに達するまでは、選択メモリセルのデ−タが期待
値“１”と一致するまで、繰り返して行われる（ステッ
プＳＴ１７〜ＳＴ１９）。

【０１０１】また、選択メモリセルに対する書き込み回
数Ｃｙｃｌｅが予め設定された回数Ｌｉｍｉｔに達した
ときは、選択メモリセルのデ−タと期待値“１”が不一
致であっても、消去動作を終了する。（ステップＳＴ１
７）。

【０１０２】この場合、消去不良が発生したことを示す
信号ＥＲＲＯＲが“１”に設定される（ステップＳＴ
９）。一方、選択メモリセルのデ−タと期待値“１”が
一致すれば、選択メモリセルの消去ＯＫと判断し、ベリ
ファイ回路２３は、制御信号ＶＥＲＩＯＫを“１”に設
定する。

【０１０３】制御回路２１は、制御信号ＶＥＲＩＯＫが
“１”になると、アドレスＡＤＤを１つ進めるため、次
のアドレスの選択メモリセルについて同様の動作が行わ
れる。この時、タイマ２５の数値ＣＹＣＬＥは、初期値
“０”にリセットされない。消去動作は、全メモリセル
に対して行われるためである（ステップＳＴ２０〜ＳＴ
２１）。

【０１０４】また、選択メモリセルのデ−タと期待値
“１”が一致する場合において、アドレスＡＤＤが、そ
のブロック内の最終アドレスであるときは、消去動作を
終了する（ステップＳＴ２０）。

【０１０５】次に、ブロックアドレスにより選択される
ブロックが、変則ブロックＢＬＫ７〜ＢＬＫ１０のいず
れかである場合について検討する。変則ブロックＢＬＫ
７〜ＢＬＫ１０の少なくとも１つが選択ブロックの場
合、変則ブロックＢＬＫ７〜ＢＬＫ１０の制御信号ＧＯ
は、全て“１”となる。例えば、表３に示すように、ブ
ロックＢＬＫ９が選択されている場合、図２のブロック
選択信号ＳＥＬ９が“１”となるため、信号ＧＯ７が
“１”となり、制御信号ＧＯも“１”となる。

【０１０６】変則ブロックＢＬＫ７〜ＢＬＫ１０の全て
が非選択ブロックの場合、変則ブロックＢＬＫ７〜ＢＬ
Ｋ１０の制御信号ＧＯは、全て“０”となる。また、制
御信号ＶＦＹＧＯは、変則ブロック内の選択ブロックＢ
ＬＫ９のみについて“１”となる。制御信号ＶＦＹＧＯ
が“１”の場合は、制御信号ＶＥＲＩＯＫは、ベリファ
イ回路２３の出力に応じて変化する。

【０１０７】制御信号ＶＦＹＧＯは、変則ブロック内の
非選択ブロックＢＬＫ７，ＢＬＫ８，ＢＬＫ１０につい
て“０”となる。制御信号ＶＦＹＧＯが“０”の場合
は、制御信号ＶＥＲＩＯＫは、ベリファイ回路２３の出
力に拘らず、常に、“１”に固定される。

【０１０８】変則ブロックＢＬＫ７〜ＢＬＫ１０の少な
くとも１つが選択ブロックの場合には、制御信号ＧＯが
“１”となるため、制御回路２１は、まず、消去前書き
込み（Pre Program ）動作を開始する。

【０１０９】変則ブロック（最終ブロック）ＢＬＫ７〜
ＢＬＫ１０の全てが非選択ブロックの場合には、制御信
号ＧＯが“０”となるため、制御回路２１は、消去動作
を終了させる（ステップＳＴ２，ＳＴ２２）。

【０１１０】消去前書き込み（Pre Program ）動作は、
以下の手順で行われる。まず、電圧発生回路２２におい
て、プログラムベリファイＰ．Ｖ．の内部電源がセット
アップされる（ステップＳＴ３）。この後、アドレスＡ
ＤＤによって選択されたメモリセル（フラッシュＥＥＰ
ＲＯＭが×ｎ（ｎは１以上の自然数）構成の場合は、ｎ
個のメモリセル）のデ−タが読み出される（ステップＳ
Ｔ４）。

【０１１１】アドレスＡＤＤによって選択されたメモリ
セル（以下、選択メモリセル）のデ−タは、プログラム
デ−タ“０”と比較される（ステップＳＴ５）。即ち、
書き込み状態と判別できる閾値の下限となる電圧（例え
ば、５．５Ｖ）を境界値とし、選択メモリセルの閾値が
境界値よりも高ければ、選択メモリセルのデ−タは
“０”と判定し、選択メモリセルの閾値が境界値よりも
低ければ、選択メモリセルのデ−タは“１”と判定す
る。

【０１１２】選択メモリセルが非選択ブロックＢＬＫ
７，ＢＬＫ８，ＢＬＫ１０のいずれかに属している場
合、制御信号ＶＦＹＧＯは“０”であり、制御信号ＶＥ
ＲＩＯＫは、“１”に固定されている。

【０１１３】よって、選択メモリセルのデ−タとプログ
ラムデ−タ“０”が不一致の場合であっても、制御回路
２１は、書き込みＯＫと判断する。つまり、その選択メ
モリセルに対しては、ベリファイのみを実行し、書き込
みを行わない。

【０１１４】このように、変則ブロック内の非選択ブロ
ックＢＬＫ７，ＢＬＫ８，ＢＬＫ１０のメモリセルにつ
いては、アドレスＡＤＤによって選択されても、制御信
号ＶＥＲＩＯＫが“１”に固定されているため、書き込
みが実行されない。

【０１１５】選択メモリセルが選択ブロックＢＬＫ９に
属している場合、制御信号ＶＦＹＧＯは“１”であり、
制御信号ＶＥＲＩＯＫは、ベリファイ回路２３の出力に
応じて変化する。

【０１１６】よって、選択メモリセルのデ−タとプログ
ラムデ−タ“０”が不一致の場合、書き込みＮＧと判断
し、ベリファイ回路２３は、デ−タ“０”を出力するた
め、制御信号ＶＥＲＩＯＫは、“０”となる。

【０１１７】よって、制御回路２１は、選択メモリセル
に対してデ−タの書き込み（フロ−ティングゲ−トに対
する電子の注入）を実行する。このデ−タの書き込み
は、予め設定された回数Ｌｉｍｉｔに達するまでは、選
択メモリセルのデ−タがプログラムデ−タ“０”と一致
するまで、繰り返して行われる（ステップＳＴ６〜ＳＴ
８）。

【０１１８】また、選択メモリセルに対する書き込み回
数Ｃｙｃｌｅが予め設定された回数Ｌｉｍｉｔに達した
ときは、選択メモリセルのデ−タとプログラムデ−タが
不一致であっても、消去前書き込み動作を終了する（ス
テップＳＴ６）。

【０１１９】この場合、書き込み不良が発生したことを
示す信号ＥＲＲＯＲが“１”に設定される（ステップＳ
Ｔ９）。一方、選択メモリセルのデ−タとプログラムデ
−タ“０”が一致すれば、選択メモリセルの書き込みＯ
Ｋと判断し、ベリファイ回路２３は、デ−タ“１”を出
力し、制御信号ＶＥＲＩＯＫは、“１”に変化する。

【０１２０】制御回路２１は、制御信号ＶＥＲＩＯＫが
“１”になると、アドレスＡＤＤを１つ進めるため、次
のアドレスの選択メモリセルについて同様の動作が行わ
れる。この時、タイマ２５の数値ＣＹＣＬＥは、初期値
“０”にリセットされる（ステップＳＴ１０〜ＳＴ１
２）。

【０１２１】また、選択メモリセルのデ−タとプログラ
ムデ−タ“０”が一致する場合において、アドレスＡＤ
Ｄが、そのブロック内の最終アドレスであるときは、消
去前書き込み動作を終了する（ステップＳＴ１０）。

【０１２２】消去前書き込み（Pre Program ）が実行さ
れた後、信号ＥＲＲＯＲが“０”の場合には、消去（Er
ase ）動作が実行される。消去（Erase ）動作は、以下
のような手順で行われる。

【０１２３】まず、アドレスカウンタ１６のアドレスＡ
ＤＤが初期値“０”に設定され、かつ、タイマ２５の数
値（消去回数に対応）Ｃｙｃｌｅが初期値“０”に設定
される（ステップＳＴ１３）。また、電圧発生回路２２
において、イレ−ズベリファイＥ．Ｖ．の内部電源がセ
ットアップされる（ステップＳＴ１４）。

【０１２４】この後、アドレスＡＤＤによって選択され
たメモリセル（フラッシュＥＥＰＲＯＭが×ｎ（ｎは１
以上の自然数）構成の場合は、ｎ個のメモリセル）のデ
−タが読み出される（ステップＳＴ１５）。

【０１２５】アドレスＡＤＤによって選択されたメモリ
セル（以下、選択メモリセル）のデ−タは、期待値
“１”と比較される（ステップＳＴ１６）。即ち、消去
状態と判別できる閾値の上限となる電圧（例えば、３．
０Ｖ）を境界値とし、選択メモリセルの閾値が境界値よ
りも高ければ、選択メモリセルのデ−タは“０”と判定
し、選択メモリセルの閾値が境界値よりも低ければ、選
択メモリセルのデ−タは“１”と判定する。

【０１２６】選択メモリセルが非選択ブロックＢＬＫ
７，ＢＬＫ８，ＢＬＫ１０のいずれかに属している場
合、制御信号ＶＦＹＧＯは“０”であり、制御信号ＶＥ
ＲＩＯＫは、“１”に固定されている。

【０１２７】よって、選択メモリセルのデ−タと期待値
“１”が不一致の場合であっても、制御回路２１は、消
去ＯＫと判断する。つまり、その選択メモリセルが属す
るブロック（非選択ブロック）に対しては、ベリファイ
のみを行い、消去を行うことはない。

【０１２８】このように、変則ブロック内の非選択ブロ
ックＢＬＫ７，ＢＬＫ８，ＢＬＫ１０のメモリセルにつ
いては、アドレスＡＤＤによって選択されても、制御信
号ＶＥＲＩＯＫが“１”に固定されているため、消去が
実行されない。

【０１２９】選択メモリセルが選択ブロックＢＬＫ９に
属している場合、制御信号ＶＦＹＧＯは“１”であり、
制御信号ＶＥＲＩＯＫは、ベリファイ回路２３の出力に
応じて変化する。

【０１３０】よって、選択メモリセルのデ−タと期待値
“１”が不一致の場合、消去ＮＧと判断し、ベリファイ
回路２３は、デ−タ“０”を出力するため、制御信号Ｖ
ＥＲＩＯＫは“０”となる。よって、制御回路２１は、
選択ブロック内の全てのメモリセルに対してデ−タの消
去（フロ−ティングゲ−ト中の電子を抜く動作）を実行
する（ステップＳＴ１８）。

【０１３１】ここで注意する点は、変則ブロック内の選
択ブロックＢＬＫ９のメモリセルに対してのみデ−タの
消去（一括消去）を実行し、変則ブロック内の非選択ブ
ロックＢＬＫ７，ＢＬＫ８，ＢＬＫ１０のメモリセルに
対しては、デ−タの消去（一括消去）を実行しないこと
である。

【０１３２】この消去動作は、予め設定された回数Ｌｉ
ｍｉｔに達するまでは、選択メモリセルのデ−タが期待
値“１”と一致するまで、繰り返して行われる（ステッ
プＳＴ１７〜ＳＴ１９）。

【０１３３】また、選択メモリセルに対する書き込み回
数Ｃｙｃｌｅが予め設定された回数Ｌｉｍｉｔに達した
ときは、選択メモリセルのデ−タと期待値“１”が不一
致であっても、消去動作を終了する。（ステップＳＴ１
７）。

【０１３４】この場合、消去不良が発生したことを示す
信号ＥＲＲＯＲが“１”に設定される（ステップＳＴ
９）。一方、選択メモリセルのデ−タと期待値“１”が
一致すれば、選択メモリセルの消去ＯＫと判断し、ベリ
ファイ回路２３は、デ−タ“１”を出力するため、制御
信号ＶＥＲＩＯＫは、“１”に変化する。

【０１３５】制御回路２１は、制御信号ＶＥＲＩＯＫが
“１”になると、アドレスＡＤＤを１つ進めるため、次
のアドレスの選択メモリセルについて同様の動作が行わ
れる。この時、タイマ２５の数値ＣＹＣＬＥは、初期値
“０”にリセットされない。消去動作は、全メモリセル
に対して行われるためである（ステップＳＴ２０〜ＳＴ
２１）。

【０１３６】また、選択メモリセルのデ−タと期待値
“１”が一致する場合において、アドレスＡＤＤが、そ
のブロック内の最終アドレスであるときは、消去動作を
終了する（ステップＳＴ２０）。

【０１３７】この後、信号ＥＲＲＯＲが“０”の場合に
は、選択ブロックが最終ブロックであるか否かを確認
し、最終ブロックであるときは、リ−ドセットアップを
経た後、自動消去動作を終了し、最終ブロックでないと
きは、次のブロックに対して上述の動作を繰り返し行う
（ステップＳＴ２２〜ＳＴ２４）。

【０１３８】なお、以上の説明は、ブロック消去の場合
であるが、チップ消去の場合には、上述の自動消去シ−
ケンスにおいて全てのブロックを選択状態にすればよ
い。また、消去動作には、過消去のメモリセルを通常の
消去状態に戻す自己収束（Convergence ）動作を含める
ようにしていもよい。

【０１３９】上述のような動作によれば、変則ブロック
については、消去前書き込み及び消去のいずれの動作に
ついても、まず、ベリファイを実行している。そして、
変則ブロック内の非選択ブロックＢＬＫ７，ＢＬＫ８，
ＢＬＫ１０については、常に、ベリファイＯＫ、即ち、
制御信号ＶＥＲＩＯＫが“１”になるように設定するこ
とで、変則ブロック内の非選択ブロックについて消去前
書き込み及び消去を実行しないようにしている。

【０１４０】また、変則ブロック内の選択ブロックＢＬ
Ｋ９については、ベリファイ回路の出力に基づいて制御
信号ＶＥＲＩＯＫの値を設定することで、変則ブロック
内の選択ブロックについて、消去前書き込み及び消去を
実行することができる。

【０１４１】つまり、均等ブロックのアドレスカウンタ
を用いて、変則ブロックのメモリセルを指定することが
でき、変則ブロックに専用のアドレスカウンタは不要と
なる。よって、回路規模を小さくすることができる。ま
た、本発明は、均等ブロックのみのフラッシュＥＥＰＲ
ＯＭと、均等ブロックと変則ブロックが混在したフラッ
シュＥＥＰＲＯＭの双方に対応可能である。

【０１４２】

【発明の効果】以上、説明したように、本発明の不揮発
性半導体記憶装置によれば、次のような効果を奏する。
メモリセルアレイが、ビット数が等しい複数の均等ブロ
ックと合計のビット数が１つの均等ブロックのビット数
に等しいような複数の変則ブロックとから構成される不
揮発性半導体記憶装置において、均等ブロックのメモリ
セルの指定に使用するアドレスカウンタを用いて、全て
の変則ブロックのメモリセルを順次指定するように構成
している。

【０１４３】また、この場合に、変則ブロック内に選択
ブロックが存在するときは、変則ブロックの全体につい
て消去動作を実行するか否かを示す制御信号ＧＯを
“１”（実行）に設定し、変則ブロック内に選択ブロッ
クが存在しないときは、変則ブロックの全体について消
去動作を実行するか否かを示す制御信号ＧＯを“０”に
設定している。

【０１４４】さらに、自動消去シ−ケンスにおいては、
消去前書き込み及び消去のいずれの動作についても、ま
ず、ベリファイを行い、その後、ベリファイの結果ＶＥ
ＲＩＯＫに応じて消去前書き込み又は消去を実行するよ
うに構成している。

【０１４５】つまり、選択メモリセルについて、ベリフ
ァイの結果ＶＥＲＩＯＫが“１”（ベリファイＯＫ）な
らば、その選択メモリセルについては、消去前書き込み
及び消去が行われず、一方、ベリファイの結果ＶＥＲＩ
ＯＫが“０”（ベリファイＮＧ）のときのみ、その選択
メモリセルについて、消去前書き込み及び消去が行われ
る。

【０１４６】よって、本発明では、変則ブロック内の非
選択ブロックについては、常に、ベリファイＯＫ、即
ち、制御信号ＶＥＲＩＯＫが“１”になるように設定す
ることで、変則ブロック内の非選択ブロックについて消
去前書き込み及び消去を実行しないようにしている。

【０１４７】また、変則ブロック内の選択ブロックにつ
いては、ベリファイ回路の出力に応じて制御信号ＶＥＲ
ＩＯＫの値を設定することで、変則ブロック内の選択ブ
ロックについて、消去前書き込み及び消去を実行するこ
とができる。

【０１４８】以上より、本発明によれば、均等ブロック
のアドレスカウンタを用いて、変則ブロックのメモリセ
ルを指定することができ、変則ブロックに専用のアドレ
スカウンタは不要となるため、回路規模を小さくするこ
とができる。

【図面の簡単な説明】

【図１】本発明の実施の形態に関わる不揮発性半導体記
憶装置を示す図。

【図２】図１のブロック選択用レジスタの構成の一例を
示す図。

【図３】変則ブロック内における消去動作を簡略的に示
す図。

【図４】従来の不揮発性半導体記憶装置を示す図。

【図５】図４のブロック選択用レジスタの構成の一例を
示す図。

【図６】自動消去シ−ケンスの一例を示す図。

【図７】ブロックアドレスを生成する回路の一例を示す
図。

【図８】図７のアドレスカウンタの構成の一例を示す
図。

【図９】図７のスイッチの構成の一例を示す図。

【符号の説明】

１１ ：メモリセルアレイ、 １２ ：アドレスレジスタ、 １３ ：マルチプレクサ、 １４ ：ロウデコ−ダ、 １５ ：カラムデコ−ダ、 １６ ：アドレスカウンタ、 １７ ：入出力バッファ、 １８ ：デ−タ入力レジスタ、 １９ ：コマンドレジスタ、 ２０ ：カラム選択回路、 ２１ ：制御回路、 ２２ ：電圧発生回路、 ２３ ：ベリファイ回路、 ２４ ：最終アドレス検知回路、 ２５ ：タイマ、 ２６，３２ ：ブロック選択用レジスタ、 ２７，２８ ：アドレスカウンタ、 ２９ ：ロジック回路、 ３０ ：スイッチ、 ３１ ：ブ−トブロックアドレスカウ
ンタ。

フロントページの続き (72)発明者 栗山 正男 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (56)参考文献 特開 平８−22404（ＪＰ，Ａ) 特開 平５−314780（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 16/00 - 16/34

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 メモリセルアレイが、ビット数の等しい
   複数の均等ブロックと、合計のビット数が１つの均等ブ
   ロックのビット数に等しい複数の変則ブロックとに分け
   られるブ−トブロック方式の不揮発性半導体記憶装置に
   おいて、 消去動作時に、前記複数の均等ブロックのうち消去を実
   行する選択ブロック内のメモリセルを選択ブロックごと
   に順次指定すると共に、前記複数の変則ブロックのうち
   少なくとも１つが消去を実行する選択ブロックである場
   合に、前記複数の変則ブロック内のメモリセルを順次指
   定するような内部アドレスを生成するアドレスカウンタ
   と、 前記内部アドレスにより指定されるメモリセルのデ−タ
   を読み出し、ベリファイを行うベリファイ回路と、 前記ベリファイがＮＧのときのみ、前記内部アドレスに
   より指定されるメモリセルに対して消去前書き込みを行
   い、又は前記内部アドレスにより指定されるメモリセル
   を含む選択ブロック内の全メモリセルに対して消去を行
   うための制御回路と、 消去動作時に、前記内部アドレスが前記複数の変則ブロ
   ック内のメモリセルを順次指定している場合に、前記内
   部アドレスにより指定されるメモリセルが消去を実行し
   ない非選択ブロックに存在しているときは、前記ベリフ
   ァイ回路のベリファイの結果にかかわらず、常に、前記
   ベリファイがＯＫとなるように設定し、前記内部アドレ
   スにより指定されるメモリセルが消去を実行する選択ブ
   ロックに存在しているときは、前記ベリファイ回路のベ
   リファイの結果に応じて、前記ベリファイをＯＫ又はＮ
   Ｇに設定する手段とを具備することを特徴とする不揮発
   性半導体記憶装置。
2. 【請求項２】 請求項１記載の不揮発性半導体記憶装置
   において、 消去動作時に、前記内部アドレスが前記複数の均等ブロ
   ックうちの選択ブロック内のメモリセルを順次指定して
   いる場合に、前記手段は、前記ベリファイ回路のベリフ
   ァイの結果に応じて、前記ベリファイをＯＫ又はＮＧに
   設定することを特徴とする不揮発性半導体記憶装置。
3. 【請求項３】 請求項１記載の不揮発性半導体記憶装置
   において、 前記複数の変則ブロックの全てが消去を実行しない非選
   択ブロックである場合に、前記アドレスカウンタは、前
   記複数の変則ブロック内のメモリセルを順次指定する内
   部アドレスを生成しないことを特徴とする不揮発性半導
   体記憶装置。
4. 【請求項４】 請求項１記載の不揮発性半導体記憶装置
   において、 前記制御回路は、前記消去前書き込み又は前記消去の回
   数が所定数に達するまでは、前記ベリファイがＯＫにな
   るまで、前記消去前書き込み又は前記消去を繰り返し実
   行することを特徴とする不揮発性半導体記憶装置。
5. 【請求項５】 請求項１記載の不揮発性半導体記憶装置
   において、 消去動作時に、前記内部アドレスのうちのブロックアド
   レスが前記複数の均等ブロックうちの非選択ブロックを
   指定しているときは、前記非選択ブロックについては、
   消去動作を行わないことを特徴とする不揮発性半導体記
   憶装置。