JP4129428B2 - 不揮発性メモリの効率的なデータ検証動作を行うための新規の方法および構造 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体不揮発性メモリのアーキテクチャの分野およびアーキテクチャの処理方法に関し、フラッシュ型の電気的に消去可能でプログラム可能なリードオンリーメモリ（ＥＥＰＲＯＭ）に適用される。
【０００２】
【従来の技術】
フラッシュＥＥＰＲＯＭデバイスの一般的応用として、電子デバイス用大容量データ記憶サブシステムがある。このようなサブシステムは、複数のホストシステムの中へ挿入できる取り外し可能なメモリカード、あるいは、ホストシステム内の取り外し不可能な組み込み型記憶装置のいずれかの形で一般に実装される。上記双方の実装形態において、上記サブシステムが１以上のフラッシュデバイスを含み、さらに、サブシステムコントローラを含むことも多い。
【０００３】
フラッシュＥＥＰＲＯＭデバイスは１以上のアレイのトランジスタセルから構成され、各セルは１以上のビットデータの不揮発性記憶装置を実行する能力を有する。したがって、フラッシュメモリは該メモリ内にプログラムされたデータを保持するための電力を必要としない。しかし、セルは一旦プログラムされると、新しいデータ値で再プログラムが可能となる前にセルの消去を行う必要がある。これらのセルアレイはグループに分割され、読出し、プログラム、消去の各機能が効率的に実現される。大容量記憶装置用の代表的なフラッシュメモリアーキテクチャは、大きなグループのセルが消去可能なブロックとなるように構成される。各ブロックは１以上のアドレス可能なセクタにさらに分割され、これらのセクタが読出し機能とプログラム機能の基本単位となる。
【０００４】
上記サブシステムコントローラにより複数の機能が実行されるが、これらの機能の中には、サブシステムの論理ブロックアドレス（ＬＢＡ）の物理的チップ、ブロックおよびセクタアドレスへの変換機能が含まれる。また上記コントローラは、インタフェースバスを介してフラッシュメモリデバイスへ出される一連のコマンドを通じて低レベルのフラッシュ回路の動作の管理も行う。上記コントローラが実行する別の機能として、様々な手段によって（例えば、誤り訂正符号すなわちＥＣＣなどを利用して）上記サブシステムに対して記憶されたデータの完全性を保持する機能がある。
【０００５】
図１は、従来技術による代表的なフラッシュＥＥＰＲＯＭデバイスの内部アーキテクチャ４０００を示す。上記主な特長として含まれるものに、外部コントローラとのインタフェースを行うＩ／Ｏバス４１１および制御信号４１２と、コマンド、アドレスおよび状態用の各レジスタを用いて内部メモリ動作を制御するメモリ制御回路４５０と、フラッシュＥＥＰＲＯＭセルからなる１以上のアレイ４００とがあり、各アレイは、それ自身の行デコーダ（ＸＤＥＣ）４０１と列デコーダ（ＹＤＥＣ）４０２と、１グループのセンス増幅器とプログラム制御回路構成（ＳＡ／ＰＲＯＧ）４５４およびデータレジスタ４０４とを備えている。
【０００６】
所望の場合、例えば、本願の譲受人であるサンディスク コーポレイションへ譲渡された１９９９年３月３０日登録の米国特許第５，８９０，１９２号が教示するような、関連するＸ復号器、Ｙ復号器、プログラム／検証回路構成、データレジスタ等と共に複数のアレイ４００が提供される。上記特許は本願明細書において参照により援用されている。
【０００７】
外部インタフェースＩ／Ｏバス４１１と制御信号４１２とは以下の信号を用いて構成することも可能である。
【０００８】
上記インタフェースは一例として示すものにすぎず、同じ機能を提供する別の信号構成の利用も可能である。上記結線図には、その関連する構成要素を備えた一つのフラッシュメモリアレイ４００しか示されていないが、単一のフラッシュメモリチップ上に多数のアレイの存在が可能であり、これらのアレイは共通のインタフェースとメモリ制御回路構成とを共有しながら、個々に独立したＸＤＥＣ、ＹＤＥＣ、ＳＡ／ＰＲＯＧおよびＤＡＴＡ ＲＥＧ回路構成を備え、読出し動作とプログラム動作の同時実行を可能とすることを目的とするものである。
【０００９】
データが、ＥＥＰＲＯＭシステム４０００のデータレジスタ４０４から外部コントローラへＩ／ＯバスＡＤ［７：０］４１１と結合する上記データレジスタを介して転送される。データレジスタ４０４はセンス増幅器／プログラミング回路４５４とも結合される。各センス増幅器／プログラミング回路要素と結合されるデータレジスタの要素の数は各フラッシュＥＥＰＲＯＭセルに記憶されているビット数により決めてもよい。多状態メモリセルが採用される場合、各フラッシュＥＥＰＲＯＭセルは、２や４のような複数のビットを含むものであってもよい。
【００１０】
アクセスする物理セクタを選択するために、行デコーダ４０１によりアレイ４００用行アドレスの復号化が行われる。行デコーダ４０１は、メモリ制御論理回路４５０から内部行アドレスライン４１９を介して行アドレスの受信を行う。列デコーダ４０２はメモリ制御論理回路４５０から内部列アドレスライン４２９を介して列アドレスの受信を行う。
【００１１】
図２は代表的なフラッシュカードアーキテクチャを示し、このアーキテクチャには、ホスト機能とメモリ制御機能とを実行する単一のコントローラ３０１と、１以上のフラッシュメモリデバイスから構成されるフラッシュメモリアレイとが設けられている。システムコントローラとフラッシュメモリとはバス３０２により接続され、このバスにより、コントローラ３０１はフラッシュメモリアレイ間を往来するコマンド、アドレスおよび転送データのロードを行うことが可能となる。
【００１２】
リードバックに対して記憶データの有効性の判定に利用される誤り検出および訂正符号（ＥＣＣ）と共に、セクタ内へプログラムされたホストデータの各セクタ値の添付を行うことは一般に行われていることである。このようなシステムのなかには、データが損なわれていないことを保証する１つの方法としてメモリデバイスからコントローラへ転送が行われる機会を読出しデータの有効性チェックを行う機会として利用するものもある。
【００１３】
プログラムされたデータの有効性を保証するために、プログラムが行われた直後にセクタからデータの読出しを行うシステムもある。このデータは、次の動作が進行する前にＥＣＣ、データ比較または別のメカニズムによって検証される。当業者に周知のように、従来技術によるシステムでは、上記データの検証は読出し後に生じるデータ転送の最中に行われる。したがって、読出し動作の追加と、フラッシュメモリデバイスから実際に検証を実行するコントローラ回路へのデータ転送とに起因してプログラム動作の実行時間が増加することになる。このプログラム検証動作により、すべてのセルが所望のレベルにセットされてプログラムされているか、あるいは、所望のレベル以上にプログラムされているかどうかが示されるが、一般に、セルがターゲット状態を行き過ぎた（多状態メモリの場合、おそらく次の状態へ）かどうかのチェックは行われず、ある特定の検証条件を上回ったかどうかのチェックが行われるにすぎない。これらの記憶デバイスの忠実度全体に起因して、このような検証の最中に失敗が生じることは稀である。
【００１４】
図３は、２セクタプログラム／検証動作のタイミング図を示す。この動作時に、２つの宛先アドレス（ＤＳＴ［Ｎ］とＤＳＴ［Ｎ＋１］）の中へデータをプログラムし、続いて、次の宛先アドレス（ＤＳＴ［Ｎ＋２］）に対してプログラミングを行う前に検証のためのデータの読出しが行われる。ＲＥＡＤ信号は読出しがソースセクタから行われることを示す。ＸＦＥＲ信号はフラッシュデータレジスタとコントローラ間でのデータ転送を示す。Ｒ／ＷＢ信号は転送方向（ハイはフラッシュからコントローラへの読出し、ローはコントローラからフラッシュへの書込み）を示す。ＰＲＯＧ信号はプログラム動作が宛先ページに対して行われることを示す。
【００１５】
図４は、プログラム／検証動作の最中に生じるイベントのシーケンスを例示する。
１． 外部コントローラ回路（図示せず）からマスタデータレジスタ４０３へ
データを転送する。
２． スレーブデータレジスタ４０４へマスタデータレジスタ４０３の内容を
転送する。
３． スレーブデータレジスタ４０４からフラッシュメモリアレイ４００の中
へデータをプログラムする。
４． フラッシュメモリアレイ４００からスレーブデータレジスタ４０４の中
へデータのリードバックを行う。
５． スレーブレジスタ４０４からマスタデータレジスタ４０３へデータを転
送する。
６． 検証を行うためにマスタデータレジスタ４０３から外部コントローラ回
路（図示せず）へデータを転送する。
【００１６】
これらの検証動作の正確なコストは、種々のフラッシュメモリ動作の回数、データの設定サイズ、Ｉ／ＯバスのサイズおよびＩ／Ｏバスのサイクルタイムに応じて変動する。しかし、いくつかの代表値を用いた一例を以下に示す。
ＴRD＝２５μｓ ＴX ＝２６．４μｓ ＴPRG ＝３００μｓ
（図４に示すような）単一セクタのプログラムと検証とにかかる総時間
ＴPgm/Vfy ＝ＴX ＋ＴPRG ＋ＴRD＋ＴX ＝３７７μｓ
データの検証時間をプログラム／検証動作全体の１４％にすること。
【００１７】
これらデバイスの書込みおよび読出しパフォーマンスの向上を図るために、一度にプログラムし、読出しを行うことが可能なセル数の増加を図ることが不揮発性メモリの設計における一般的趨勢である。これは、単一ダイ上のメモリセルアレイ数の増大、単一平面内のページサイズの増加、複数チップの同時プログラミング、あるいはこれら３つの技法のうちのいずれかの組み合わせにより達成可能である。これら技法のうちのいずれかの結果、プログラム回数と読出し回数とをほとんどあるいは全く変えることなく、プログラミングや読出しを行うさらに多くの対象セルのデータ転送の長さが長くなる。したがって、このような増加並列要因を持つシステムにおけるデータ検証コストはそれだけずっと高いものになる。一例として、上記例で利用するのと同じタイミング値により、４の４倍の増加並列要因を伴うシステムに対するインパクトを以下の式で示す。
ＴPgm/Vfy ＝４* ＴX ＋ＴPRG ＋ＴRD＋４* ＴX ＝５２６．４μｓ
データの検証時間を４ページのコピー処理全体の２４％にすること。
【００１８】
（発明の開示）
外部コントローラ回路へのデータ転送を行うことなく、プログラミング後の検証動作を実行する能力を持ち、さらに、当該プログラム動作または検証動作が行われている間外部コントローラからのデータ転送を可能にするフラッシュメモリデバイスが教示される。本発明の主要な局面によれば、プログラム対象データのコピーがメモリデバイスに保持される。プログラミングの完了後、メモリデバイス自体に対して実行される書込み後の読出し検証処理時に、上記データのリードバックが行われ、次いで、上記保持されているコピーとの比較が行われる。
【００１９】
１セットの実施形態では、不揮発性メモリシステムが３つのデータレジスタを備えた回路構成を用いて設計される。第１のデータレジスタは、プログラミング回路を制御し、読出し動作から得られるデータを記憶する。第２のデータレジスタは、後で行う検証のためのプログラミング用データのコピーを保持する。プログラム動作と、検証動作と、読出し動作とが行われている間、第３のデータレジスタはデータ転送に使用される。現在使用中の１セットのデータのプログラミング中、プログラム対象の次のセットのデータで行われる転送処理は、ストリームプログラミングと呼ばれる。プログラム動作に先行してデータの転送が行われ、第１および第２のレジスタの中へ入れられる。上記プログラミング動作に続いて、プログラムされたばかりのセルからデータのリードバックが行われ、第１のレジスタに記憶される。次いで、当該レジスタの内容が第２のレジスタの内容と比較される。これら２つのセットのデータ間の一致により、データが正しくプログラムされたことが示され、検証の成功を示す状態が生成される。このプログラム動作と検証動作の最中に、第３のデータレジスタを用いて、プログラム対象の次のセットのデータを受け取ることができる。
【００２０】
別のセットの実施形態では、２つのレジスタが実装され、マスタレジスタは、着信データを受け取り、このデータのプログラミングに続いてデータのコピーを保持する。データの書込み後、このデータは第２のレジスタの中へ読み込まれ、次いで、この第２のレジスタの内容はマスタレジスタ内の原データと比較される。別の代替実施形態では、単一のマスタレジスタのみが用いられ、プログラミングに後続してデータはマスタレジスタ内に再び保持され、アレイから読出されると、この読出しデータはマスタレジスタの内容と直接比較される。使用するプログラミング方法として、破壊的プログラミング法（プログラミング用として使用するレジスタ内のデータがプログラム／検証プロセス時に紛失する）と、非破壊的プログラミング法（プログラミングの間ずっとデータが保持される）の双方のプログラミング方法が上記変形例により可能である。
【００２１】
上記実施形態のすべてにおいて、プログラミング後の検証動作の反復が可能であり、その場合、適切な読出しマージン量の存在を保証する様々な読出し条件を用いて追加検証の実行が可能である。本発明の別の局面では、種々の実施形態により複数のデータセクタの同時書込みが可能であり、異なるセクタに対して逐次的方法もしくは同時的方法のいずれかの方法でプログラミング後の検証動作が実行される。プログラミング後の検証は、メモリデバイスに対する自動処理であってもよいし、あるいは、コントローラからのコマンドに基づいて上記検証を実行することもできる。上記コマンドにより、検証時に使用する読出しタイプの指定を行ったり、１セットのマージン用レベルなどの読出しに用いるパラメータの指定を行ったりすることができる。メモリとして、２進メモリセルまたは多状態メモリセルのいずれかのメモリセルの利用が可能である。多状態の実施形態では、アドレス指定はメモリレベルで行ってもよい。
【００２２】
本発明の追加の局面、特徴および利点は具体的な代表的実施形態についての以下の説明の中に含まれ、添付図面と関連して考慮されることが望ましい。
【００２３】
【発明の実施の形態】
本発明には、プログラム／検証動作のためのシステムと、フラッシュメモリデバイスに対してプログラム／検証動作を実行する方法との双方が含まれる。このプログラム／検証動作によれば、外部コントローラによりデバイスへの同時データ転送が可能となり、次に続くプログラミング動作のために行うメモリデバイスからのデータ転送が不要となる。本発明のプログラム後の読出し検証処理（文脈に応じて以下単にベリファイまたは検証と漠然と呼ぶ場合が多い）は、実際のプログラミング処理の一部として行われ、従来技術で通常行われるプログラム検証処理とは区別する必要がある。本発明の１つの主要な局面では、プログラミング中データのコピーがメモリデバイスに保持される。本発明の比較処理はプログラミング処理から独立した、プログラミング処理に後続する処理であり、実際の読出し処理を利用して、上記保持されたコピーとの比較を行う対象データが提供されるものである。図５は、本発明の１つの実施形態に基づいて構成される半導体不揮発性メモリを表す結線図を示す。この結線図の各構成要素は、図１と関連して前述した構成要素と類似しているが、以下の例外がある。データの検証動作の実行を目的とする追加のデータ比較レジスタ４０５および関連する比較論理回路４３０が存在する。本発明の１つの実施形態では、感知データが記憶され、プログラム対象データを供給するレジスタは、双方の動作を実行するための記憶エレメントが物理的に同じものとなるように設計される。
【００２４】
本発明での利用に適したこのようなデータレジスタ回路については前述の米国特許第５，８９０，１５２号に詳細な記載がある。別の好適なセットのレジスタ／データラッチ回路については、Raul Adrian Cerneaによる“動的列ブロックの選択”という２００１年９月１７日出願の米国特許出願に記載がある。この特許出願は本願明細書で参照により援用されている。記載されている実施形態によれば、マスタデータレジスタ４０３、スレーブデータレジスタ４０４およびデータ比較レジスタ４０５のような種々のレジスタが、同時にプログラムされるすべてのデータを保持できるだけの十分な大きさを有する。あるいは、同時にプログラムされる１セクタ当たり必要なだけのセットの適切な関連レジスタが存在する。図６は、２つの宛先アドレス（ＤＳＴ［ｎ］とＤＳＴ［ｎ＋１］）の中へデータをプログラムして、検証のために後で読出しが行われる２セクタプログラム／検証動作のタイミング図を示す。この読出しと同時に、アドレスＤＳＴ［Ｎ＝２］とＤＳＴ［Ｎ＋３］へ書込む次の対のセクタ用データ転送が行われる。ＲＥＡＤ信号は、プログラムしたばかりのアドレスから２つのセクタの同時読出しが行われていることを示す。ＸＦＥＲ信号は、フラッシュデータレジスタとコントローラ間でのデータ転送を示す。Ｒ／ＷＢ信号は、転送方向（ハイはコントローラへの転送、ローはフラッシュへの転送を意味する）を示す。Ｒ／Ｗ信号はいつもローであることに留意されたい。なぜなら、フラッシュメモリからコントローラへのデータ転送は行われないからである。ＰＲＯＧ信号は宛先ページに対してプログラム動作が行われていることを示す。
【００２５】
図７は、本発明のこれら３レジスタの実施形態に基づくプログラム／検証動作の最中に生じるイベントのシーケンスを示す。図７では、図５のＹ−復号器ＹＤＥＣ４０２、センス／プログラム回路ＳＡ／ＰＲＯＧ４５４およびその他のエレメントが解説を単純にするために省かれている。図７の処理には以下が含まれる。
１． 外部コントローラ回路（図示せず）からマスタデータレジスタ４０３へ
データを転送する。
２． スレーブデータレジスタ４０４とデータ比較レジスタ４０５とへマスタ
データレジスタ４０３の内容を例えば同時に転送する。
３． スレーブデータレジスタ４０４からフラッシュメモリアレイ４００の中
へデータをプログラムする。
４． フラッシュメモリアレイ４００からスレーブデータレジスタ４０４の中
へデータのリードバックを行う。同時に、次のプログラム動作（ステッ
プ１）を行うために外部バスからマスタデータレジスタ４０３の中へデ
ータ転送を開始する。
５． スレーブレジスタ４０４内のデータをデータ比較レジスタ４０５内のデ
ータと比較する（４３０）。この比較結果は、例えば外部コントローラ
などにより読出すことができるステータスレジスタ４３１内に保存され
る。
６． 比較が失敗した場合、外部コントローラは適切なエラー回復手段を適用
することができる。
【００２６】
別の実施形態では、外部バスからマスタデータレジスタ４０３へのデータ転送が、“ストリームプログラミング”処理時のプログラミング、データのリードバックおよび比較ステップのうちの１以上のステップと共に同時に行われる。エラー条件を処理する多くの代替方法が存在する。これらの方法は、中間消去を伴わずにさらに多くのパルスを印加しながら行われる、異なる領域メモリに対するデータの書込みステップと、消去ステップ、または不良メモリとしてのメモリ欠陥部分のマーキング処理ステップ、あるいは、同じ領域に対するデータの消去および再書込みステップを含むものであってもよい。上記とは別に、ある一定数未満の数のエラーが生じた場合、アクションを行わないようにしてもよい。
【００２７】
これらの検証動作に要する時間とパフォーマンスという点から見た正確なコストは、種々のフラッシュメモリ動作の回数、データの設定サイズ、Ｉ／Ｏバスの幅およびＩ／Ｏバスのサイクルタイムに応じて変動する。しかし、いくつかの代表値を用いた本発明の動作の一例を以下に示す。
ＴRD＝２５μｓ ＴX ＝２６．４μｓ ＴPRG ＝３００μｓ
（図４に示すような）単一セクタのプログラムと検証とを行うための総時間
ＴPgm/Vfy ＝［ＴX ＋ＴPRG ＋ＴRD］＝３５１．４μｓ
これは、従来技術による単一セクタの例と比べてプログラム時間の７％の向上が表されている。
【００２８】
これらデバイスの書込みおよび読出しパフォーマンスの向上を図るために、一度にプログラムし、読出しを行うことが可能なセル数の増加を図ることが不揮発性メモリの設計における一般的趨勢である。このセル数の増加は、単一ダイ上のメモリセルアレイ数の増大、単一平面内のページサイズの増加、複数チップの同時プログラミング、あるいはこれら３つの技法のうちのいずれかの組み合わせにより達成可能である。これらのいずれも結果として、プログラム時間と読出し時間とをほとんどあるいは全く変えることなく、プログラミングや読出しの対象となるさらに多くのセルのデータ転送の長さの増加をもたらすことになる。したがって、このような増加並列要因を持つシステムにおけるデータ検証コストはそれだけずっと高いものになる。上記からの４セクタ例を用いると、
ＴPgm/Vfy ＝４* ＴX ＋ＴPRG ＋ＴRD＝４２６μｓ
である。これは、従来技術による４セクタの例と比べてプログラム時間の２０％の向上が表される。
【００２９】
図７は、ステップ４と５の単一プログラミング後の読出し検証動作を示す。プログラミング後のこの読出し検証動作は実際のプログラミング処理の一部として行われる処理であり、従来技術で行われる一般的な検証処理とは区別する必要がある。図７の比較処理および上記別の実施形態の比較処理は、プログラミング処理から独立した、プログラミング処理に後続するものであり、実際の読出し処理を利用して、セルレベルに基づいて比較を行う対象データが提供される比較処理であるが、これに対して、プログラム検証処理は一定のターゲット値に対してセルレベルの比較を行う処理である。
【００３０】
プログラム検証処理では、破壊および非破壊プログラム／検証方式間の区別を行う必要がある。適切なレベルに基づいて記憶エレメントの検証を行うとき、破壊プログラム検証方式ではプログラム検証動作中スレーブレジスタの内容が損なわれる。これらのレジスタの内容はプログラミング回路構成へのフィードバック情報として利用され、所定の記憶エレメントがさらなるプログラミングを必要とするか否かが示される。一旦適切なレベルに基づいて検証されると、さらなるプログラムが行われることを防ぐために、検証済み記憶エレメントに対応するレジスタの内容はクリアされる。一旦スレーブレジスタのすべての内容がクリアされると、あるいは、すべての記憶エレメントの検証状態によりプログラミングの成功が示されるとプログラミング動作は完了する。非破壊プログラム／検証方式ではスレーブレジスタの内容は損なわれない。この方式では、記憶エレメントは、適切なレベルに基づいて検証された後、さらなるプログラミングステップを受け取ることができる。すべての記憶エレメントがプログラムされた状態に達した場合、上記プログラミング動作は終了し、すべての記憶エレメントの完了を検出できるようにするために、前記条件の検出を行うためのプログラム／検証結果のモニタが必要となる。従来技術では、一般に、フラッシュメモリデバイスにより、特に、マルチレベルデバイスで破壊プログラム／検証方式が採用される。追加のパルス出力がセル状態の分布に過度の逆影響を与えなければ、フラッシュメモリシステムで非破壊技術を用いてもよい。追加の応力を許容できる別の形の記憶エレメントを設けたメモリシステムで非破壊プログラム／検証方式を用いることも可能である。
【００３１】
図７に関して上述した実施形態では破壊プログラム／検証方式とストリームプログラミングの双方が利用される。データのコピーが比較レジスタに保存されるため、スレーブレジスタはプログラミングの最中にデータの保持を行う必要はない。さらに、マスタレジスタは、一旦その内容を比較レジスタとスレーブレジスタとへ転送すると、自由に次のセットのデータを受け取ることができる。ストリームプログラミング、非破壊プログラム／検証方式の利用、または上記双方を行わずに済ますことにより、さらに少数のレジスタを用いてプログラミング後の読出し検証動作の実現が可能となる。デバイスが非破壊プログラム／検証方式を採用している場合、比較レジスタは不要となり、スレーブレジスタ内のデータはセンス増幅器の出力との直接比較を行うことが可能となる。
【００３２】
別の実施形態では、プログラミング後の２回以上の読出し検証動作の実行が可能であるが、この読出し検証動作は、例えば毎回書込み動作後に行うか、あるいは、前回の複数回の検証動作以後の書込み動作回数などにより指定されるような或る一定の書込み動作後に実行するかのいずれかで行われたり、前回の複数回の検証動作以後の経過時間に基づいてランダムに行われたり、消去サイクル回数に基づいて消去検証の失敗時に行われたり、あるいは、プログラム／検証の失敗時に行われたりする。図１３と関連して以下に記載するように、ある電圧感知方式の、所定の電圧しきい値、低いマージン電圧しきい値、および、高いマージン電圧しきい値などの種々の条件下で上記の検証を実行することができる。このように異なる電圧レベルを利用することにより、本発明の書込み後の読出し検証動作はプログラム処理の一部を形成する従来の検証からさらに区別される。
【００３３】
メモリが検証により失敗状態が消去動作後に返されたとき、消去検証の失敗が生じる。その場合、通常の条件下で使用できるほどブロックが十分に消去されている可能性があっても、消去動作の失敗が予想される。これは、上記消去検証により、実際に必要とする以上のさらなる消去状態まで消去する対象セルのチェックが行われ、それによって、通常の使用に求められるよりもさらに多くの保護周波数帯が与えられる場合があるという事実に起因して生じる。これについては、例えば米国特許第５，１７２，３３８号と第５，６０２，９８７号に記載されている。上記特許は本願明細書で参照により援用されている。消去後ブロックが使用可能かどうかかをチェックする別の方法として、十分に消去されていないセルのチェックを行うために一般的設定マージンをとって、消去失敗のチェックのためにバイアスをかけた条件下で消去後に読出しを実行するという方法がある。このような読出しを消去後毎回行うことは、システムにパフォーマンスのペナルティを課すことになるため、一般にこのような読出しは回避される。従来技術による多くのフラッシュメモリシステムでは、消去動作の検証状態は無視され、書込み後の読出し検証動作の結果だけが専らチェックされてきた。本発明の１つの実施形態では、不十分な消去セルのチェックに対してバイアスをかけた、書込み後の追加読出し検証動作が消去検証失敗状態の場合にのみ実行される。もしブロックがこれらの読出し／検証条件をパスすれば、消去検証の失敗にもかかわらず、そのブロックは通常の条件下で使用可能であると考えられる。
【００３４】
消去サイクル回数に基づいて複数回の読出し／検証動作のコールを行うことは、前回の複数回検証動作以後実行された書込み動作の回数に基づくコールの決定に類似している。なぜなら、消去動作とプログラム動作とは一般に１対１に対応しているからである。一変形例では、消去サイクルの総数の代わりに、前回の複数回検証動作以後実行された消去動作の回数により複数回検証動作の利用をトリガーすることも可能である。本願明細書で参照により援用されている米国特許第５，０９５，３４４号に、フラッシュメモリ記憶システムにおける消去サイクル回数のメンテナンスについての解説がある。
【００３５】
追加書込み後の読出し／比較のトリガリングに関連するプログラム検証の失敗基準に関して述べると、プログラム検証がプログラム動作後メモリにより返された状態であり、すべてのセルが所望のレベルに基づいてプログラムされたか、所望のレベル以上にプログラムされたかのいずれかを示す状態であることに留意されたい。このプログラム検証は、本発明の明細書記載の書込み後の読出し検証とは異なるものであり、本発明の書込み後の読出しとは検証セルの具体的な状態を決定するためのセルの実際の読出しである。このプログラム検証では、一般に、セルがターゲット状態を行き過ぎた（多状態メモリの場合、おそらく次の状態へ）かどうかのチェックは行われない。
【００３６】
図８は、２回の書込み後の比較検証が行われる一実施形態の３レジスタ実施構成を示す。図７と比較すると、追加比較を行うためにステップ６と７とが追加されている。この処理には、図７には明白には示されていない段階３（“ストリームプログラミング”動作）中のオプションのデータ転送も含まれる。但し、図７で段階３を用いることも可能である。図８の変形例は、次のプログラム動作に関連するデータ転送の開始が、読出し検証を伴わずに、現在のプログラミング動作の開始と一致するという点でも上記シーケンスとは異なっている。このプログラミング動作が長くなるにつれて、より多くのデータ転送時間が同時に生じることになる。対応するタイミング図が以下の図１２に描かれている。
【００３７】
図８に示すように、本発明に基づくプログラム／検証動作中に生じるイベントのシーケンスには以下が含まれる。
１． 外部コントローラ回路（図示せず）からマスタデータレジスタ４０３へ
データを転送する。
２． スレーブデータレジスタ４０４とデータ比較レジスタ４０５とへマスタ
データレジスタ４０３の内容を例えば同時に転送する。上記とは別に、
スレーブデータレジスタ４０４のロード後であるが、ステップ５に先行
してデータ比較レジスタ４０５のロードを行うこともできる。
３． スレーブデータレジスタ４０４からメモリアレイ４００の中へデータを
プログラムする。
ｉ．一旦マスタデータレジスタ４０３の内容がスレーブデータレジスタ
４０４とデータ比較レジスタ４０５とへ転送されると、次のプログ
ラム動作（ステップ１）のための外部バスからマスタデータレジス
タ４０３の中へのデータ転送が開始される。この転送は、プログラ
ミングと同時に開始することができる。
４． 読出し検証の所定の反復を行うために所望の条件下でメモリアレイ４０
０からスレーブデータレジスタ４０４の中へデータのリードバックを行
う。
５． スレーブレジスタ４０４内のデータをデータ比較レジスタ４０５内のデ
ータと比較する（４３０）。この比較結果は、ステータスレジスタ４３
１内に保存され、例えば、外部コントローラなどにより上記結果の読出
しが可能である。
６． 例えば、上述の基準のうちの１つに基づいて１以上の追加読出し検証を
行うべきか否かの決定を行う。各反復に関連する所望の条件そしておそ
らく様々な読出し条件下ですべての所望の反復を行うためにステップ４
〜５を反復する。
７． 上述したように、比較が失敗した場合、外部コントローラは適切なエラ
ー回復手段を適用することができる。
【００３８】
上述したように、これらの検証動作の正確な時間／パフォーマンスコストは変動するが、個々の動作回数を表す上記と同じ例示的値を用いて、２回書込み後の比較検証を伴う図４の従来技術による単一セクタの例により以下の式が与えられる。
ＴPgm/Vfy ＝ＴX ＋ＴPRG ＋ＴRD＋ＴX ＋ＴRD＋ＴX ＝４２９μｓ
２回書込み後の比較検証を伴う従来技術による４セクタの同時処理例の場合、
ＴPGM/VFY ＝４* ＴX ＋ＴPRG ＋ＴRD＋４* ＴX ＋ＴRD＋４* ＴX
＝６６６μｓ
である。
図８に示すような本発明の実施形態の場合、単一セクタの例は以下の式になる。
ＴPGM/VFY ＝ＴX ＋ＴPRG ＋ＴRD＋ＴRD＝３７６μｓ
４セクタの同時処理例の場合、
ＴPGM/VFY ＝４* ＴX ＋ＴPRG ＋ＴRD＋ＴRD＝４５５μｓ
である。
これらはそれぞれ１２％の向上と３２％の向上を表す。これらの節減はストリームプログラミングに起因するパフォーマンスの向上を考慮に入れたものではないことに留意されたい。節減による上記パフォーマンスの向上は、現在のセクタのプログラミング中に、次に続くセクタの中へプログラムする対象データを転送することにより達成される。
【００３９】
これまで説明した実施形態はすべて、データのコピーを記憶するための別個のレジスタ（データ比較レジスタ４０５）と、読出し／書込み回路４５４間を往来して転送されるデータを保持するためのレジスタ（スレーブデータレジスタ４０４）とを利用する実施形態である。別のセットの実施形態では、２レジスタ実施構成でマスタレジスタとスレーブレジスタのみが使用され、この実施構成ではマスタレジスタが比較レジスタとしても利用される。このような実施形態では、データ比較を実行することは可能であるが、十分なプログラム／検証動作の完了後まで、ホストからフラッシュメモリコントローラの中への次のデータ転送の開始は不可能である。
【００４０】
図７と図８の３レジスタの実施形態として示されている単一の書込み後の比較検証と複数回の書込み後の比較検証の双方の検証を２レジスタと１レジスタの実施形態で利用することができる。２レジスタの実施形態では、ストリームプログラミングを省くか、非破壊プログラム／検証方式を使用しなければならないかのいずれかで行われるが、単一レジスタの実施形態では、以下のマトリックスに記載のように双方の手段が採用される。
【００４１】
３レジスタマトリックスの破壊ブロック内での第１のエントリは図７と図８と関連して説明した処理である。一変形例では、１レジスタの非破壊実施形態に関連して以下で説明する処理と類似する検知処理の出力と比較レジスタ（ＣｍｐＲｅｇ）との直接比較が可能である。２レジスタ破壊のケースでは、比較レジスタ（ＣｍｐＲｅｇ）が存在しないため、スレーブレジスタ（ＳｌｖＲｅｇ）またはセンス出力のいずれかとの比較を行うのためにマスタレジスタがデータのコピーを保持しているので、ストリームプログラミングは不可能である。比較用に使用する無損傷のデータのコピーがメモリ上に存在することはないので、１レジスタの破壊処理を利用することはできない。
【００４２】
非破壊列では、一旦現在のデータセットを転送すると、マスタレジスタが未使用状態となるため、３レジスタの実施形態によりストリームプログラミングが可能となる。このケースでは、破壊のケースの場合と同じように、プログラミング結果の読出し、スレーブレジスタへの記憶および比較レジスタの内容との比較が可能となる。上記とは別に、スレーブレジスタはデータのコピーを保持しているので、スレーブレジスタに保存されたこのコピーをセンス出力と直接比較することができる。その場合、比較レジスタは冗長なものとなる。今や冗長なものになったこの比較レジスタが取り除かれた結果として２レジスタの非破壊のケースが得られる。スレーブレジスタを使用する代わりに、マスタレジスタからデータの非破壊プログラミングを直接実行すれば、１レジスタによる実施形態において、マスタレジスタ内の保持データとセンス出力との直接比較が可能となる。この単一レジスタの実施形態では、ストリームプログラミングを利用することはできない。上記では、いずれの方式でもセンス出力に対する直接比較が可能であるという点に留意されたい。
【００４３】
図９は、非破壊プログラム／検証と２回書込み比較検証動作とを用いる２レジスタによる実施構成の一例を示す。マスタ動作と比較動作とが単一レジスタにより共有される結果、図５の４０５と４０３とは同じものとなる。４３０が一方の入力部で４０４と接続され、マスタデータレジスタ４０３／４０５がもう一方の入力部で接続される。マスタはプログラミングに続いてデータの保持を行い、比較が実行される。
【００４４】
図９の実施形態の処理は、図８と関連して記載した処理の場合と同様である。
１． 外部コントローラ回路（図示せず）からマスタデータレジスタ４０３へ
データを転送する。
２． マスタデータレジスタ４０３の内容をスレーブレジスタ４０４へ転送す
る。このデータはマスタデータレジスタ４０３に保持される。
３． スレーブレジスタ４０４からメモリアレイ４００の中へデータをプログ
ラムする。マスタデータレジスタ４０３がこのデータのコピーを保持し
ているため、追加レジスタが利用可能できない限りストリームプログラ
ミングを行うことはできない。
４． 読出し検証の所定の反復を行うための所望の条件下でメモリアレイ４０
０からスレーブレジスタ４０４の中へのデータのリードバックを行う。
５． スレーブレジスタ４０４内のデータをマスタデータレジスタ４０３内の
データと比較する（４３０）。この比較結果は、ステータスレジスタ４
３１内に保存され、例えば、外部コントローラにより読出すことができ
る。
６，７． 例えば、上述の基準のうちの１つの基準に基づいて１以上の追加読
出し検証を行う場合、ステップ６と７によりステップ４と５とが反
復され、各反復に関連する所望の読出し条件下ですべての所望の反
復が実行される。上述したように、比較が失敗した場合、外部コン
トローラは、適切なエラー回復手段を適用することができる。
【００４５】
単一レジスタの実施形態では、非破壊プログラム／検証方式を用いる場合、単一書込み後の比較検証処理と複数回書込み後の比較検証処理の双方の実行が可能である。図１０は、２部分の書込み比較検証動作のための上記のような配置構成を示す。このセットの別の実施形態では、読出し済みデータをレジスタに記憶して、このレジスタの記憶内容の比較を行うのではなく、読出し処理の終了と同時に比較が行われる。図５のスレーブレジスタと比較レジスタ（それぞれ４０５と４０４）とはこの時存在せず、４３０はこの場合ＳＡ／ＰＲＯＧ４５４のセンス回路構成と一方の入力部で接続され、マスタデータレジスタ４０３は他方の入力部で接続されている。図９の場合と同様、データはマスタデータレジスタ４０３に保持されているが、図９とは異なり、データセットを破壊することなくマスタデータレジスタからアレイのプログラムが行われる。図１０に示す実施形態の２回書込み後の比較検証処理のための処理は以下のようになる。
１． 外部コントローラ回路（図示せず）からマスタデータレジスタ４０３へ
データを転送する。
２． マスタデータレジスタ４０３からメモリアレイ４００の中へデータをプ
ログラムする。このデータはマスタデータレジスタ４０３に保持される
。マスタデータレジスタ４０３がこのデータのコピーを保持しているた
め、追加のレジスタが利用できない限りストリームプログラミングを行
うことはできない。
３． 読出し検証の所定の反復を行うため所望の条件下でメモリアレイ４００
からデータのリードバックを行い、マスタデータレジスタ４０３内のデ
ータと上記メモリアレイ４００からのデータとの直接比較を行う。この
比較結果はステータスレジスタ４３１内に保存され、外部コントローラ
などにより読出すことができる。
４． 例えば、上述の基準のうちの１つの基準に基づいて１以上の追加の読出
し検証を行う場合、ステップ４によりステップ３とが反復され、各反復
に関連する所望の読出し条件下ですべての所望の反復が反復される。上
述したように、比較が失敗した場合、外部コントローラは、適切なエラ
ー回復手段を適用することができる。
図１０の単一レジスタの実施形態の変形例では、第２のレジスタ４０３を設けることができ、それによって、第１のマスタデータレジスタ４０３を用いてステップ１〜４を実行しながら、ストリーム処理で次のデータをロードできるようにする。第１のレジスタ４０３に関連する処理の完了後、２つのマスタデータレジスタ４０３の役割は切り替えられる。
【００４６】
図１１と図１２は、ストリームプログラミングの利用を示す一対のタイミング図である。ストリームプログラミングとは、この処理を可能にする実施形態において、データのプログラミングをレジスタの中で現時点で行いながら、後続セクタのプログラムを意図するデータの出力を行うアクションである。
【００４７】
図１１の結線図は、各々の単一の読出しに先行する２セクタ同時プログラミング動作の従来技術による例を示し、図３と図６で用いられているプロトコルとは異なるプロトコルをベースとするものである。図１１および以下図１２の例示プロトコルは適応性があり、かつ、より記述的であるため、本発明の概念についてさらに易しい説明が可能となる。描かれているこのインタフェースを簡単に説明すると、ＡＬＥラインはアドレスがメモリへ出されるとアクティブハイになり、ＣＬＥラインはコマンドがメモリへ出されるとアクティブハイになり、バーＷＥラインはメモリに書込まれたデータ、アドレスおよびコマンドの計時を行い、バーＲＥはメモリから読出されるデータ、アドレスおよびコマンドの計時を行い、Ｒ／バーＢラインは、メモリデバイスがメモリアレイに対して読出し、書込みまたは消去動作を実行するとアクティブローになる。シーケンスＣ．１．ＡとＣ．１．Ｂは読出し処理であり、この場合、バーＲＥがローになると、データは、それぞれ入出力ラインでＤＡＴＡ ＮとＤＡＴＡ Ｎ＋２を用いてメモリデバイスから転送される。図１１の実施形態は、例えば、シーケンスＣ１．ＡとＣ１．Ｂを反復して、異なるコマンドを用いて各セットのシーケンスを開始することにより、各セクタに対する２回の読出しのケースへも拡張することができる。例えば、各シーケンスがコマンドＲＥＡＤ１ ＣＭＤから始まるシーケンスを一度出し、次いで、ＲＥＡＤ２ ＣＭＤから始まるシーケンスを再び出して様々な読出し条件を示すようにする。別の実施形態では、各読出しコマンドの前にデータの形で或るセットのパラメータを出す必要がある場合もある。
【００４８】
図１１に描かれている同様のインタフェースの従来技術による実施構成では、この部分（インタフェース）がビジーである間、インタフェースを介するいずれの活動も無視されるが、本発明のストリームプログラミングの実施構成の局面では、メモリデバイスがインタフェースを介する活動を許すことが求められる。図１１と図１２の結線図には、インタフェースのフレームワークの範囲内で１つの可能な実施構成が描かれている。また、別のタイミング図も可能である。ＸＦＥＲ ＣＭＤはメモリデバイスへのデータ転送を開始し、ＣＡＣＨＥ ＣＭＤがメモリへのデータ転送を完了する。ＰＧＭ ＣＭＤを用いて、マスタレジスタからスレーブレジスタへのデータの転送をトリガーし、レジスタの比較を行うことができる。ＡＤＤＲとＤＡＴＡ双方の段階は実際にはいくつかのサイクルから構成されることになる。初めて行われるデータ書込みに後続してＲ／バーＢラインがローになり、プログラム／検証段階がターゲットレベルに達したかどうかの判定を行うステップを含むプログラム動作の状態がＳＴＡＴ ＣＭＤとＳＴＡＴとにより与えられる。再度、プログラム動作の一部として行われる検証が本発明の処理から独立したものである。本発明のこの処理は読出しに基づいて行われ、書込み処理の完了に後続して行われる。
【００４９】
図１２は、２セクタ同時プログラミング動作の例の部分的タイミング図を示し、各セクタの単一比較検証に後続して“ストリームプログラミング”が行われる。種々のエレメントが再構成され、変更され、繰り返されあるいは省かれる場合、この基本結線図には複数の異なる実施形態のエレメントが含まれる。
【００５０】
第１のセットの実施形態では２セクタ同時プログラミング、ストリームプログラミングおよび書込み後の単一の比較検証が実行される。これは図１２に示す例である。第１の２つのデータセクタ（ＮとＮ＋１）の転送に続いて、Ｒ／バーＢがローになったとき、これらの２つのセクタはプログラムされ、メモリアレイの中へ入れられる。これらのセクタが書込まれている間、次の２つのセクタ（Ｎ＋２とＮ＋３）がマスタデータレジスタの中へシーケンスＣ２．Ａの形で転送される。（この特別の変形例では、３レジスタ実施構成または２レジスタ非破壊実施構成が用いられ、アレイの出力信号がレジスタと直接比較される。）この後に、シーケンスＣ２．Ｂが続き、アドレスＮに記憶されたデータが読出され、比較される。次いでシーケンスＣ２．Ｃが続き、アドレスＮ＋１に記憶されたデータが読出され、比較される。結線図の図示部分の後に続くシーケンスＣ２．Ｃの残り部分はシーケンスＣ２．Ｂの場合と同じように完了される。
【００５１】
シーケンスＣ２．Ａの新しいデータ転送がシーケンス内のどこから始まるかに関しては選択することができる。プログラミング動作自体の後、かつ、後続する読出し検証の最中に始まるデータ転送が図３と図６に示す例に示されている。上記読出し動作は、同時プログラミング動作に要求される数回のデータ転送の累積時間に比べて相対的に短いため、若干のデータ転送時間がフラッシュメモリの動作と同時に実行されなくなる。すべてが同時に実行される場合と比較して、メモリの動作時間に追加されるいずれのデータ転送時間の場合もパフォーマンスが低下することになる。図１１と図１２に、プログラム動作中に始まるデータ転送が示されている。プログラム動作が長く、さらに、読出し検証動作が後続するため、ずっと多くの時間がかかるデータ転送処理がメモリの動作と同時に実行されることになる。このため、たとえ低下が生じるとしても、結果としてパフォーマンスの低下はずっと少なくなる。図１２では、シーケンスＣ２．ＡとシーケンスＣ２．Ｂとの間で生じる信号ＳＴＡＴ ＣＭＤとＳＴＡＴは、シーケンスＣ２．ＢとシーケンスＣ２．Ｃ内で発生する信号ＳＴＡＴ ＣＭＤおよびＳＴＡＴと区別する必要がある。シーケンスＣ２．ＡとＣ２．Ｂとの間のＳＴＡＴ ＣＭＤとＳＴＡＴとにより、ターゲットレベルに達したどうかを判定するプログラム／検証段階が含まれる、ローのＲ／バーＢ信号中に実行されるプログラム動作の状態が示されている。シーケンスＣ２．ＢとＣ２．Ｃ部分を形成するＳＴＡＴ ＣＭＤとＳＴＡＴとにより本発明の書込み後の読出し検証動作の状態が示される。さらに一般的に言えば、別の実施形態では異なるコマンドを使用することができ、プログラム検証状態に対して１つのコマンドを使用し、読出し検証処理については別のコマンドを使用するようにすることも可能である。図１２のシーケンスＣ２．ＢをシーケンスＣ１．Ａと比較する際、シーケンスＣ２．Ｂが、転送状態だけで終るのに対して、シーケンスＣ１．Ａの方はメモリから転送されるデータで終るということを付記しておく。別の実施形態では、データを同時に比較することも可能であり、また、シーケンスＣ２．Ｂを変更して、双方のアドレスを出すようにすることも可能である。例えば、複合型Ｃ２．Ｂ／Ｃ２．ＣシーケンスはＣＭＰ１ ＣＭＤ、ＡＤＤＲ Ｎ、ＡＤＤＲ Ｎ＋１、ＣＭＰ ＥＸＥＣ ＣＭＤ、ＳＴＡＴ ＣＭＤ、ＳＴＡＴであってもよい。この場合、比較の対象であるすべてのアドレスが出されたことを示すために追加ＣＭＰ ＥＸＥＣ ＣＭＤが使用される。
【００５２】
別の代替実施形態では、メモリはプログラミング動作後自動的に比較シーケンスを実行することも可能であり、それによって、シーケンスＣ２．ＢとＣ２．Ｃとは不要となる。その場合、プログラミング動作後の状態相に上記比較状態が含まれることになる。
【００５３】
別のセットの実施形態では、２セクタ同時プログラミング、ストリームプログラミングおよび複数回の書込み後の比較検証が実行される。このシーケンスは、例えばシーケンスＣ２．ＢとＣ２．Ｃとを反復し、異なるコマンドを用いて各セットのシーケンスを開始することにより、各セクタに対する２回の比較を行うケースへも拡張することができる。例えば、コマンドＣＭＰ１ ＣＭＤから開始して、一度シーケンスを出し、次いで、再びＣＭＰ２ ＣＭＤから始めて、様々な読出し条件を示すようにする。別の実施形態では、各読出しコマンドの前にデータの形で、読出しに用いる電圧レベル値などのような或るセットのパラメータを出す必要がある場合もある。別の実施形態では、上述したように、メモリは書込み後の比較を自動化することも可能である。その場合、プログラミングの状態段階にはこの比較状態が含まれることになる。
【００５４】
さらに別のセットの実施形態では、２セクタプログラミング、ストリームなしプログラミングおよび任意の回数の書込み後の比較検証が実行される。図９と図１０の２レジスタまたは１レジスタの実施形態において、これらの実施形態の実現が可能である。結線図内のシーケンスＣ２．Ａの在る場所からシーケンスＣ２.Ａを取り除くことにより、このシーケンスを変更してストリームプログラミングなしのプログラミングを実行することも可能である。修正された図１２の場合のように、次に続くセクタ用として意図されたデータが連続して出されるが、この例ではアドレスＮ＋２とＮ＋３が用いられる。上記代替実施形態のすべてが可能である。
【００５５】
上述したように、書込み後比較検証の読出し処理の様々な読出し条件を用いることができる。複数の比較検証を用いる実施形態の場合、上記複数の比較に用いる複数の個々の読出しの各々は、異なるマージン読出し条件を用いて実行することが可能である。多状態不揮発性記憶ユニットという観点から以下の解説を行い、すぐ後に２進のケースの解説が続く。さらに、これらの例は２セクタ同時動作を示すものであるが、本発明は１セクタまたは任意の数のセクタで同時に適用される。
【００５６】
図１３は、４状態メモリ内でのセルの母集団とマージン読出し条件の例示的分布を描く図である。この図には、２つの可能なセットのマージン読出し条件（高いプログラムされた状態に対して１つのバイアスをかけた条件と、低いプログラムされた状態に対して１つのバイアスをかけた条件）とが示されている。種々のマージン用レベルとそれらの利用に関するさらなる詳細については、米国特許第５，５３２，９６２号と２０００年９月２７日出願の米国特許出願第０９／６７１，７９３号とに記載がある。上記双方の特許および特許出願は、本願明細書で参照により援用されている。
【００５７】
図１３に示す例は電流感知メモリシステムの例であり、或る読出し条件の下での記憶ユニットの電流が１セットの参照電流と比較される。別のメモリシステムでは、複数の様々なパラメータを用いて記憶ユニットの状態を決定することができる。以下の例では、電流の検知により、セルの記憶されたチャージレベルの決定を行うことができる。その場合一定のバイアス条件を用いてチャージの導通の振幅が感知される。上記とは別に、このような決定は、しきい値電圧の感知を通じて行うことができる。このような導通の立上りは変更されたステアリングゲートのバイアス条件を用いて感知される。これらの方法によっていくつかのさらに標準的なアプローチが表される。
【００５８】
上記とは別に、上記決定は、動的に保持された（例えばプリチャージされたコンデンサ）感知ノードの決定されたドライバ／力の放電率をセルのチャージレベルに制御させることにより動的に行うことも可能である。所定の放電レベルに到達する時間を感知することにより、記憶されたチャージレベルが決定される。このケースでは、セルの条件を示すパラメータは時間である。このアプローチについては、米国特許第６，２２２，７６２号、および、Shahzad Khalidによる“マルチレベル不揮発性集積メモリデバイス用センス増幅器”という２００１年１１月２０日出願の米国特許出願に記載がある。これら双方の特許および特許出願は本願明細書で参照により援用されている。もう一つの代替技法として、米国特許第６，０４４，０１９号に記載のアプローチである、パラメータとして周波数を用いて記憶ユニットの状態を決定する技法がある。上記特許もまた本願明細書で参照により援用されている。
【００５９】
電流検知アプローチは、上記参考文献に含まれている米国特許第５，１７２，３３８号と、本願明細書で参照により援用されている米国特許出願第０８／９１０，９４７号とに十分に展開されている。さらに上記電流検知アプローチは、本発明について説明した種々の実施形態と共に用いることも可能である。しきい値電圧Ｖth、感知アプローチ（或いは電圧マージンニングとも呼ばれる）がインスタンスによっては望ましい場合もある。なぜなら、このアプローチによって、感知精度の改善が図られ、電流したがって大規模同時読出し動作と関連する電力が低く保持され、高いビットライン抵抗まで脆弱性が最小化されるからである。Ｖth感知すなわち電圧マージニングアプローチは米国特許第６，２２２，７６２号にさらに完全に展開されている。所定のゲート電圧に応じて固定ドレイン電圧のソース電圧に基づく電圧感知の別の技法として、例えば参照により援用されている米国特許出願第０９／６７１，７９３号に記載のソースフォロワ技法がある。
【００６０】
図１４には読出し条件を変更する例示的方法が描かれている。この例は、マージン電流が参照電流に加算される電流の検知技法を示し、これらの電流の和はセル出力電流と比較される。この例は３つのブレイクポイントの同時読出しを示し、すべての参照レベルの同時提示を要求するものである。これに対して、別の実施形態では、読出しは、単一の基準電圧または基準電流を用いて、基準空間全体の探索時に複数の段階を用いるものであってもよい。複数の比較処理では、マージン電流値が様々な比較を行うために変化する可能性もある。上記読出しタイプは特定の方式に依存することになる。図１４の実施形態例では、４つの状態を区別するために３つの参照電流が用いられ、一方、別の実施形態では、米国特許第５，１７２，３３８号と第５，０９５，３４４号とにさらに完全に展開されているように、４つの参照電流が用いられる。これらの特許は上記参照により援用されている。
【００６１】
多状態メモリシステムではレベルによりアドレス指定を行う場合本発明の様々な局面を利用することができる。この方式は、２つの別個にアドレス可能なホストデータセクタ（“上位ページ”と“下位ページ”と呼ばれる）を４状態メモリ内の同じセットのセルに対応づけることを必要とする。この方式では、下位ページのデータの各ビットは、所定のセル内の２つのセル状態のうちの一方に対してプログラムされ、上位ページのデータの各ビットは、所定のビット値に基づいて各所定のセルの状態を修正するためにプログラムされる。この方式は１セルにつき高位の番号の状態に対して拡張可能である。この方式は、２００１年６月２７日出願の米国特許出願第０９／８９３，２７７号にさらに完全に記載されているが、本明細書に簡単に示されている。上記特許出願は、本願明細書で参照により援用されている。図１５は、４状態セルの場合の状態割当てのこのような１つの実施形態と、例示の電圧値を持つこのような方式での使用状況とを示す。
【００６２】
図１６は、状態方式によるアドレス指定時の本発明の実施構成の場合のレジスタの使用状況を示す。この結線図では、下位ページを読出すために、上位ページの細分性（図１５の０．８Ｖの識別ポイント）で最初に読出しを行い、次いで、レジスタ（レジスタ１）（４０４ａ）にその結果を記憶する必要があることが示されている。ステップ１は上位ページの通常の読出しであり、ステップ２は上位ページの前回の読出しデータを用いて、下位ページの後続の読出し条件の設定を行うものである。この下位ページは、第２のレジスタ、レジスタ２（４０４ｂ）の中への第２段階の読出しが行われている間に読出され、上位ページのデータはセンス回路構成へフィードバックされ、１ビットずつのベースで適切な読出し条件の設定が行われる。したがって、実際には、単一の読出しを行うために２個のレジスタが必要となる。しかし、比較レジスタを用いて比較を行うには２個のレジスタのうちの一方が当該データを含むことになるので、１個のレジスタしか必要ではないという点に留意されたい。上位ページの読出しは１つの読出し段階と１つのレジスタとを必要とするにすぎない。ストリームプログラミング能力を付け加えるために、第４のレジスタ、レジスタ４（４０３）がマスタレジスタとして追加される。メモリのなかには２状態と４状態の双方の状態で動作できるものもある。２状態モードでは、メモリは、ストリームプログラミングなどの別の目的のために多状態での第１段階の読出し用として必要となる追加レジスタ、レジスタ１（４０４ａ）を使用することができる。
【００６３】
４状態動作では、レジスタ１（４０４ａ）とレジスタ２（４０４ｂ）とは双方ともスレーブレジスタとして使用され、レジスタ３（４０５）は比較レジスタとして、レジスタ４（４０３）はマスタレジスタとして使用される。２状態動作モードでは、前の結線図と関連する形のレジスタは以下のように説明することもできる。レジスタ１（４０４ａ）がスレーブレジスタになり、レジスタ４（４０３）がマスタレジスタになり、レジスタ３（４０５）が比較レジスタになり、レジスタ２（４０４ｂ）については現在計画されている用途は存在しない。上記上位ページ／下位ページ読出し方式を用いる従来技術による実施構成では、レジスタ３（４０５）とレジスタ４（４０３）とが欠けていて、一対のレジスタ１（４０４ａ）とレジスタ２（４０４ｂ）だけしか存在しない。レジスタ３（４０５）とレジスタ４（４０３）とは本発明の上記目的のために追加されている。
【００６４】
本発明の多くの局面は、メモリアレイで使用される記憶ユニットのタイプの細部については特別なものではない。これまでの解説は、フローティングゲート、ＥＥＰＲＯＭあるいはフラッシュセルのような、メモリデバイス用としてチャージ蓄積装置を用いる実施形態に焦点を合わせたものであるが、本発明は記憶ユニットの別の形態を用いるメモリシステムにも適用可能である。本発明は、０．１μｍ以下のトランジスタ、単一電子トランジスタ、有機／カーボンベースのナノトランジスタおよび分子トランジスタを含んでいるが、それらには限定されないメモリシステムにおいて利用可能である。例えば、Eitan の米国特許第５，７６８，１９２号とSatoらの米国特許第４，６３０，０８６号とにそれぞれ記載されているようなＮＲＯＭおよびＭＮＯＳセル、あるいは、Gallagher らの米国特許第５，９９１，１９３号とShimizu らの米国特許第５，８９２，７０６号とにそれぞれ記載されているような磁気ＲＡＭおよびＦＲＡＭセルを用いることも可能である。上記特許のすべては本願明細書で参照により援用されている。これらの別のセルタイプの場合、読出し処理と書込み処理についての固有の詳細は異なるかもしれないが、本発明の様々な局面の拡張は上記実施例の結果として容易に得られるものである。
【００６５】
本発明の或る実施形態の多数の特徴と利点が、本発明の種々の実施形態の構造と機能についての詳細と共に、このような上記の説明に記載されていたとしても、上記開示は専ら例示的開示にすぎず、特に、添付の請求項を表現する用語の一般的意味が示す最大の範囲まで、本発明の原理の範囲内で、部分の構造と配置構成の問題について詳細に変更を行うことも可能であることを理解されたい。例えば、本明細書に記載の好ましい実施形態は、半導体をベースとする固体素子の超小型電子技術を用いるメモリを対象とするものであるが、分子スケールの有機スイッチまたは化学スイッチを用いて本発明の教示を他のメモリに適合させることが可能であることは当業者であれば理解できる。したがって、添付の請求項の範囲は本明細書に記載の好ましい実施形態に限定されるべきではない。
【図面の簡単な説明】
【図１】 従来技術による代表的なＥＥＰＲＯＭのブロック図を示す。
【図２】 従来技術による代表的なフラッシュベースの記憶サブシステムのアーキテクチャを示す。
【図３】 従来技術による２セクタプログラム／検証動作のタイミング図を示す。
【図４】 従来技術によるシステムにおいてプログラム／検証動作の最中に生じるイベントのシーケンスを例示する。
【図５】 本発明の１つの実施形態による半導体不揮発性メモリの概略図を示す。
【図６】 本発明の一実施形態における２セクタプログラム／検証動作の場合のタイミング図を例示する。
【図７】 本発明の一実施形態でのプログラム／検証動作の最中に生じるイベントのシーケンスを例示する。
【図８】 本発明の実施形態でのプログラム／複数回検証動作の最中に生じるイベントのシーケンスを例示する。
【図９】 本発明の代替実施形態でのプログラム／複数回検証動作の最中に生じるイベントのシーケンスを例示する。
【図１０】 本発明の別の代替実施形態でのプログラム／複数回検証動作の最中に生じるイベントのシーケンスを例示する。
【図１１】 ストリームプログラミングの利用を例示するタイミング図である。
【図１２】 ストリームプログラミングの利用を例示するタイミング図である。
【図１３】 多状態メモリ内でのセル母集団とマージン読出し条件とを概略的に示す。
【図１４】 読出し条件を変更する１つの可能な方法を示す。
【図１５】 メモリセルの状態によりメモリセルのアドレス指定を行うプロセスを示す。
【図１６】 メモリセルの状態によりメモリセルのアドレス指定を行う場合の本発明の一実施形態でのレジスタの利用を示す一例である。
【発明の属する技術分野】
本発明は、半導体不揮発性メモリのアーキテクチャの分野およびアーキテクチャの処理方法に関し、フラッシュ型の電気的に消去可能でプログラム可能なリードオンリーメモリ（ＥＥＰＲＯＭ）に適用される。
【０００２】
【従来の技術】
フラッシュＥＥＰＲＯＭデバイスの一般的応用として、電子デバイス用大容量データ記憶サブシステムがある。このようなサブシステムは、複数のホストシステムの中へ挿入できる取り外し可能なメモリカード、あるいは、ホストシステム内の取り外し不可能な組み込み型記憶装置のいずれかの形で一般に実装される。上記双方の実装形態において、上記サブシステムが１以上のフラッシュデバイスを含み、さらに、サブシステムコントローラを含むことも多い。
【０００３】
フラッシュＥＥＰＲＯＭデバイスは１以上のアレイのトランジスタセルから構成され、各セルは１以上のビットデータの不揮発性記憶装置を実行する能力を有する。したがって、フラッシュメモリは該メモリ内にプログラムされたデータを保持するための電力を必要としない。しかし、セルは一旦プログラムされると、新しいデータ値で再プログラムが可能となる前にセルの消去を行う必要がある。これらのセルアレイはグループに分割され、読出し、プログラム、消去の各機能が効率的に実現される。大容量記憶装置用の代表的なフラッシュメモリアーキテクチャは、大きなグループのセルが消去可能なブロックとなるように構成される。各ブロックは１以上のアドレス可能なセクタにさらに分割され、これらのセクタが読出し機能とプログラム機能の基本単位となる。
【０００４】
上記サブシステムコントローラにより複数の機能が実行されるが、これらの機能の中には、サブシステムの論理ブロックアドレス（ＬＢＡ）の物理的チップ、ブロックおよびセクタアドレスへの変換機能が含まれる。また上記コントローラは、インタフェースバスを介してフラッシュメモリデバイスへ出される一連のコマンドを通じて低レベルのフラッシュ回路の動作の管理も行う。上記コントローラが実行する別の機能として、様々な手段によって（例えば、誤り訂正符号すなわちＥＣＣなどを利用して）上記サブシステムに対して記憶されたデータの完全性を保持する機能がある。
【０００５】
図１は、従来技術による代表的なフラッシュＥＥＰＲＯＭデバイスの内部アーキテクチャ４０００を示す。上記主な特長として含まれるものに、外部コントローラとのインタフェースを行うＩ／Ｏバス４１１および制御信号４１２と、コマンド、アドレスおよび状態用の各レジスタを用いて内部メモリ動作を制御するメモリ制御回路４５０と、フラッシュＥＥＰＲＯＭセルからなる１以上のアレイ４００とがあり、各アレイは、それ自身の行デコーダ（ＸＤＥＣ）４０１と列デコーダ（ＹＤＥＣ）４０２と、１グループのセンス増幅器とプログラム制御回路構成（ＳＡ／ＰＲＯＧ）４５４およびデータレジスタ４０４とを備えている。
【０００６】
所望の場合、例えば、本願の譲受人であるサンディスク コーポレイションへ譲渡された１９９９年３月３０日登録の米国特許第５，８９０，１９２号が教示するような、関連するＸ復号器、Ｙ復号器、プログラム／検証回路構成、データレジスタ等と共に複数のアレイ４００が提供される。上記特許は本願明細書において参照により援用されている。
【０００７】
外部インタフェースＩ／Ｏバス４１１と制御信号４１２とは以下の信号を用いて構成することも可能である。
上記インタフェースは一例として示すものにすぎず、同じ機能を提供する別の信号構成の利用も可能である。上記結線図には、その関連する構成要素を備えた一つのフラッシュメモリアレイ４００しか示されていないが、単一のフラッシュメモリチップ上に多数のアレイの存在が可能であり、これらのアレイは共通のインタフェースとメモリ制御回路構成とを共有しながら、個々に独立したＸＤＥＣ、ＹＤＥＣ、ＳＡ／ＰＲＯＧおよびＤＡＴＡ ＲＥＧ回路構成を備え、読出し動作とプログラム動作の同時実行を可能とすることを目的とするものである。
【０００９】
データが、ＥＥＰＲＯＭシステム４０００のデータレジスタ４０４から外部コントローラへＩ／ＯバスＡＤ［７：０］４１１と結合する上記データレジスタを介して転送される。データレジスタ４０４はセンス増幅器／プログラミング回路４５４とも結合される。各センス増幅器／プログラミング回路要素と結合されるデータレジスタの要素の数は各フラッシュＥＥＰＲＯＭセルに記憶されているビット数により決めてもよい。多状態メモリセルが採用される場合、各フラッシュＥＥＰＲＯＭセルは、２や４のような複数のビットを含むものであってもよい。
【００１０】
アクセスする物理セクタを選択するために、行デコーダ４０１によりアレイ４００用行アドレスの復号化が行われる。行デコーダ４０１は、メモリ制御論理回路４５０から内部行アドレスライン４１９を介して行アドレスの受信を行う。列デコーダ４０２はメモリ制御論理回路４５０から内部列アドレスライン４２９を介して列アドレスの受信を行う。
【００１１】
図２は代表的なフラッシュカードアーキテクチャを示し、このアーキテクチャには、ホスト機能とメモリ制御機能とを実行する単一のコントローラ３０１と、１以上のフラッシュメモリデバイスから構成されるフラッシュメモリアレイとが設けられている。システムコントローラとフラッシュメモリとはバス３０２により接続され、このバスにより、コントローラ３０１はフラッシュメモリアレイ間を往来するコマンド、アドレスおよび転送データのロードを行うことが可能となる。
【００１２】
リードバックに対して記憶データの有効性の判定に利用される誤り検出および訂正符号（ＥＣＣ）と共に、セクタ内へプログラムされたホストデータの各セクタ値の添付を行うことは一般に行われていることである。このようなシステムのなかには、データが損なわれていないことを保証する１つの方法としてメモリデバイスからコントローラへ転送が行われる機会を読出しデータの有効性チェックを行う機会として利用するものもある。
【００１３】
プログラムされたデータの有効性を保証するために、プログラムが行われた直後にセクタからデータの読出しを行うシステムもある。このデータは、次の動作が進行する前にＥＣＣ、データ比較または別のメカニズムによって検証される。当業者に周知のように、従来技術によるシステムでは、上記データの検証は読出し後に生じるデータ転送の最中に行われる。したがって、読出し動作の追加と、フラッシュメモリデバイスから実際に検証を実行するコントローラ回路へのデータ転送とに起因してプログラム動作の実行時間が増加することになる。このプログラム検証動作により、すべてのセルが所望のレベルにセットされてプログラムされているか、あるいは、所望のレベル以上にプログラムされているかどうかが示されるが、一般に、セルがターゲット状態を行き過ぎた（多状態メモリの場合、おそらく次の状態へ）かどうかのチェックは行われず、ある特定の検証条件を上回ったかどうかのチェックが行われるにすぎない。これらの記憶デバイスの忠実度全体に起因して、このような検証の最中に失敗が生じることは稀である。
【００１４】
図３は、２セクタプログラム／検証動作のタイミング図を示す。この動作時に、２つの宛先アドレス（ＤＳＴ［Ｎ］とＤＳＴ［Ｎ＋１］）の中へデータをプログラムし、続いて、次の宛先アドレス（ＤＳＴ［Ｎ＋２］）に対してプログラミングを行う前に検証のためのデータの読出しが行われる。ＲＥＡＤ信号は読出しがソースセクタから行われることを示す。ＸＦＥＲ信号はフラッシュデータレジスタとコントローラ間でのデータ転送を示す。Ｒ／ＷＢ信号は転送方向（ハイはフラッシュからコントローラへの読出し、ローはコントローラからフラッシュへの書込み）を示す。ＰＲＯＧ信号はプログラム動作が宛先ページに対して行われることを示す。
【００１５】
図４は、プログラム／検証動作の最中に生じるイベントのシーケンスを例示する。
１． 外部コントローラ回路（図示せず）からマスタデータレジスタ４０３へ
データを転送する。
２． スレーブデータレジスタ４０４へマスタデータレジスタ４０３の内容を
転送する。
３． スレーブデータレジスタ４０４からフラッシュメモリアレイ４００の中
へデータをプログラムする。
４． フラッシュメモリアレイ４００からスレーブデータレジスタ４０４の中
へデータのリードバックを行う。
５． スレーブレジスタ４０４からマスタデータレジスタ４０３へデータを転
送する。
６． 検証を行うためにマスタデータレジスタ４０３から外部コントローラ回
路（図示せず）へデータを転送する。
【００１６】
これらの検証動作の正確なコストは、種々のフラッシュメモリ動作の回数、データの設定サイズ、Ｉ／ＯバスのサイズおよびＩ／Ｏバスのサイクルタイムに応じて変動する。しかし、いくつかの代表値を用いた一例を以下に示す。
ＴRD＝２５μｓ ＴX ＝２６．４μｓ ＴPRG ＝３００μｓ
（図４に示すような）単一セクタのプログラムと検証とにかかる総時間
ＴPgm/Vfy ＝ＴX ＋ＴPRG ＋ＴRD＋ＴX ＝３７７μｓ
データの検証時間をプログラム／検証動作全体の１４％にすること。
【００１７】
これらデバイスの書込みおよび読出しパフォーマンスの向上を図るために、一度にプログラムし、読出しを行うことが可能なセル数の増加を図ることが不揮発性メモリの設計における一般的趨勢である。これは、単一ダイ上のメモリセルアレイ数の増大、単一平面内のページサイズの増加、複数チップの同時プログラミング、あるいはこれら３つの技法のうちのいずれかの組み合わせにより達成可能である。これら技法のうちのいずれかの結果、プログラム回数と読出し回数とをほとんどあるいは全く変えることなく、プログラミングや読出しを行うさらに多くの対象セルのデータ転送の長さが長くなる。したがって、このような増加並列要因を持つシステムにおけるデータ検証コストはそれだけずっと高いものになる。一例として、上記例で利用するのと同じタイミング値により、４の４倍の増加並列要因を伴うシステムに対するインパクトを以下の式で示す。
ＴPgm/Vfy ＝４* ＴX ＋ＴPRG ＋ＴRD＋４* ＴX ＝５２６．４μｓ
データの検証時間を４ページのコピー処理全体の２４％にすること。
【００１８】
（発明の開示）
外部コントローラ回路へのデータ転送を行うことなく、プログラミング後の検証動作を実行する能力を持ち、さらに、当該プログラム動作または検証動作が行われている間外部コントローラからのデータ転送を可能にするフラッシュメモリデバイスが教示される。本発明の主要な局面によれば、プログラム対象データのコピーがメモリデバイスに保持される。プログラミングの完了後、メモリデバイス自体に対して実行される書込み後の読出し検証処理時に、上記データのリードバックが行われ、次いで、上記保持されているコピーとの比較が行われる。
【００１９】
１セットの実施形態では、不揮発性メモリシステムが３つのデータレジスタを備えた回路構成を用いて設計される。第１のデータレジスタは、プログラミング回路を制御し、読出し動作から得られるデータを記憶する。第２のデータレジスタは、後で行う検証のためのプログラミング用データのコピーを保持する。プログラム動作と、検証動作と、読出し動作とが行われている間、第３のデータレジスタはデータ転送に使用される。現在使用中の１セットのデータのプログラミング中、プログラム対象の次のセットのデータで行われる転送処理は、ストリームプログラミングと呼ばれる。プログラム動作に先行してデータの転送が行われ、第１および第２のレジスタの中へ入れられる。上記プログラミング動作に続いて、プログラムされたばかりのセルからデータのリードバックが行われ、第１のレジスタに記憶される。次いで、当該レジスタの内容が第２のレジスタの内容と比較される。これら２つのセットのデータ間の一致により、データが正しくプログラムされたことが示され、検証の成功を示す状態が生成される。このプログラム動作と検証動作の最中に、第３のデータレジスタを用いて、プログラム対象の次のセットのデータを受け取ることができる。
【００２０】
別のセットの実施形態では、２つのレジスタが実装され、マスタレジスタは、着信データを受け取り、このデータのプログラミングに続いてデータのコピーを保持する。データの書込み後、このデータは第２のレジスタの中へ読み込まれ、次いで、この第２のレジスタの内容はマスタレジスタ内の原データと比較される。別の代替実施形態では、単一のマスタレジスタのみが用いられ、プログラミングに後続してデータはマスタレジスタ内に再び保持され、アレイから読出されると、この読出しデータはマスタレジスタの内容と直接比較される。使用するプログラミング方法として、破壊的プログラミング法（プログラミング用として使用するレジスタ内のデータがプログラム／検証プロセス時に紛失する）と、非破壊的プログラミング法（プログラミングの間ずっとデータが保持される）の双方のプログラミング方法が上記変形例により可能である。
【００２１】
上記実施形態のすべてにおいて、プログラミング後の検証動作の反復が可能であり、その場合、適切な読出しマージン量の存在を保証する様々な読出し条件を用いて追加検証の実行が可能である。本発明の別の局面では、種々の実施形態により複数のデータセクタの同時書込みが可能であり、異なるセクタに対して逐次的方法もしくは同時的方法のいずれかの方法でプログラミング後の検証動作が実行される。プログラミング後の検証は、メモリデバイスに対する自動処理であってもよいし、あるいは、コントローラからのコマンドに基づいて上記検証を実行することもできる。上記コマンドにより、検証時に使用する読出しタイプの指定を行ったり、１セットのマージン用レベルなどの読出しに用いるパラメータの指定を行ったりすることができる。メモリとして、２進メモリセルまたは多状態メモリセルのいずれかのメモリセルの利用が可能である。多状態の実施形態では、アドレス指定はメモリレベルで行ってもよい。
【００２２】
本発明の追加の局面、特徴および利点は具体的な代表的実施形態についての以下の説明の中に含まれ、添付図面と関連して考慮されることが望ましい。
【００２３】
【発明の実施の形態】
本発明には、プログラム／検証動作のためのシステムと、フラッシュメモリデバイスに対してプログラム／検証動作を実行する方法との双方が含まれる。このプログラム／検証動作によれば、外部コントローラによりデバイスへの同時データ転送が可能となり、次に続くプログラミング動作のために行うメモリデバイスからのデータ転送が不要となる。本発明のプログラム後の読出し検証処理（文脈に応じて以下単にベリファイまたは検証と漠然と呼ぶ場合が多い）は、実際のプログラミング処理の一部として行われ、従来技術で通常行われるプログラム検証処理とは区別する必要がある。本発明の１つの主要な局面では、プログラミング中データのコピーがメモリデバイスに保持される。本発明の比較処理はプログラミング処理から独立した、プログラミング処理に後続する処理であり、実際の読出し処理を利用して、上記保持されたコピーとの比較を行う対象データが提供されるものである。図５は、本発明の１つの実施形態に基づいて構成される半導体不揮発性メモリを表す結線図を示す。この結線図の各構成要素は、図１と関連して前述した構成要素と類似しているが、以下の例外がある。データの検証動作の実行を目的とする追加のデータ比較レジスタ４０５および関連する比較論理回路４３０が存在する。本発明の１つの実施形態では、感知データが記憶され、プログラム対象データを供給するレジスタは、双方の動作を実行するための記憶エレメントが物理的に同じものとなるように設計される。
【００２４】
本発明での利用に適したこのようなデータレジスタ回路については前述の米国特許第５，８９０，１５２号に詳細な記載がある。別の好適なセットのレジスタ／データラッチ回路については、Raul Adrian Cerneaによる“動的列ブロックの選択”という２００１年９月１７日出願の米国特許出願に記載がある。この特許出願は本願明細書で参照により援用されている。記載されている実施形態によれば、マスタデータレジスタ４０３、スレーブデータレジスタ４０４およびデータ比較レジスタ４０５のような種々のレジスタが、同時にプログラムされるすべてのデータを保持できるだけの十分な大きさを有する。あるいは、同時にプログラムされる１セクタ当たり必要なだけのセットの適切な関連レジスタが存在する。図６は、２つの宛先アドレス（ＤＳＴ［ｎ］とＤＳＴ［ｎ＋１］）の中へデータをプログラムして、検証のために後で読出しが行われる２セクタプログラム／検証動作のタイミング図を示す。この読出しと同時に、アドレスＤＳＴ［Ｎ＝２］とＤＳＴ［Ｎ＋３］へ書込む次の対のセクタ用データ転送が行われる。ＲＥＡＤ信号は、プログラムしたばかりのアドレスから２つのセクタの同時読出しが行われていることを示す。ＸＦＥＲ信号は、フラッシュデータレジスタとコントローラ間でのデータ転送を示す。Ｒ／ＷＢ信号は、転送方向（ハイはコントローラへの転送、ローはフラッシュへの転送を意味する）を示す。Ｒ／Ｗ信号はいつもローであることに留意されたい。なぜなら、フラッシュメモリからコントローラへのデータ転送は行われないからである。ＰＲＯＧ信号は宛先ページに対してプログラム動作が行われていることを示す。
【００２５】
図７は、本発明のこれら３レジスタの実施形態に基づくプログラム／検証動作の最中に生じるイベントのシーケンスを示す。図７では、図５のＹ−復号器ＹＤＥＣ４０２、センス／プログラム回路ＳＡ／ＰＲＯＧ４５４およびその他のエレメントが解説を単純にするために省かれている。図７の処理には以下が含まれる。
１． 外部コントローラ回路（図示せず）からマスタデータレジスタ４０３へ
データを転送する。
２． スレーブデータレジスタ４０４とデータ比較レジスタ４０５とへマスタ
データレジスタ４０３の内容を例えば同時に転送する。
３． スレーブデータレジスタ４０４からフラッシュメモリアレイ４００の中
へデータをプログラムする。
４． フラッシュメモリアレイ４００からスレーブデータレジスタ４０４の中
へデータのリードバックを行う。同時に、次のプログラム動作（ステッ
プ１）を行うために外部バスからマスタデータレジスタ４０３の中へデ
ータ転送を開始する。
５． スレーブレジスタ４０４内のデータをデータ比較レジスタ４０５内のデ
ータと比較する（４３０）。この比較結果は、例えば外部コントローラ
などにより読出すことができるステータスレジスタ４３１内に保存され
る。
６． 比較が失敗した場合、外部コントローラは適切なエラー回復手段を適用
することができる。
【００２６】
別の実施形態では、外部バスからマスタデータレジスタ４０３へのデータ転送が、“ストリームプログラミング”処理時のプログラミング、データのリードバックおよび比較ステップのうちの１以上のステップと共に同時に行われる。エラー条件を処理する多くの代替方法が存在する。これらの方法は、中間消去を伴わずにさらに多くのパルスを印加しながら行われる、異なる領域メモリに対するデータの書込みステップと、消去ステップ、または不良メモリとしてのメモリ欠陥部分のマーキング処理ステップ、あるいは、同じ領域に対するデータの消去および再書込みステップを含むものであってもよい。上記とは別に、ある一定数未満の数のエラーが生じた場合、アクションを行わないようにしてもよい。
【００２７】
これらの検証動作に要する時間とパフォーマンスという点から見た正確なコストは、種々のフラッシュメモリ動作の回数、データの設定サイズ、Ｉ／Ｏバスの幅およびＩ／Ｏバスのサイクルタイムに応じて変動する。しかし、いくつかの代表値を用いた本発明の動作の一例を以下に示す。
ＴRD＝２５μｓ ＴX ＝２６．４μｓ ＴPRG ＝３００μｓ
（図４に示すような）単一セクタのプログラムと検証とを行うための総時間
ＴPgm/Vfy ＝［ＴX ＋ＴPRG ＋ＴRD］＝３５１．４μｓ
これは、従来技術による単一セクタの例と比べてプログラム時間の７％の向上が表されている。
【００２８】
これらデバイスの書込みおよび読出しパフォーマンスの向上を図るために、一度にプログラムし、読出しを行うことが可能なセル数の増加を図ることが不揮発性メモリの設計における一般的趨勢である。このセル数の増加は、単一ダイ上のメモリセルアレイ数の増大、単一平面内のページサイズの増加、複数チップの同時プログラミング、あるいはこれら３つの技法のうちのいずれかの組み合わせにより達成可能である。これらのいずれも結果として、プログラム時間と読出し時間とをほとんどあるいは全く変えることなく、プログラミングや読出しの対象となるさらに多くのセルのデータ転送の長さの増加をもたらすことになる。したがって、このような増加並列要因を持つシステムにおけるデータ検証コストはそれだけずっと高いものになる。上記からの４セクタ例を用いると、
ＴPgm/Vfy ＝４* ＴX ＋ＴPRG ＋ＴRD＝４２６μｓ
である。これは、従来技術による４セクタの例と比べてプログラム時間の２０％の向上が表される。
【００２９】
図７は、ステップ４と５の単一プログラミング後の読出し検証動作を示す。プログラミング後のこの読出し検証動作は実際のプログラミング処理の一部として行われる処理であり、従来技術で行われる一般的な検証処理とは区別する必要がある。図７の比較処理および上記別の実施形態の比較処理は、プログラミング処理から独立した、プログラミング処理に後続するものであり、実際の読出し処理を利用して、セルレベルに基づいて比較を行う対象データが提供される比較処理であるが、これに対して、プログラム検証処理は一定のターゲット値に対してセルレベルの比較を行う処理である。
【００３０】
プログラム検証処理では、破壊および非破壊プログラム／検証方式間の区別を行う必要がある。適切なレベルに基づいて記憶エレメントの検証を行うとき、破壊プログラム検証方式ではプログラム検証動作中スレーブレジスタの内容が損なわれる。これらのレジスタの内容はプログラミング回路構成へのフィードバック情報として利用され、所定の記憶エレメントがさらなるプログラミングを必要とするか否かが示される。一旦適切なレベルに基づいて検証されると、さらなるプログラムが行われることを防ぐために、検証済み記憶エレメントに対応するレジスタの内容はクリアされる。一旦スレーブレジスタのすべての内容がクリアされると、あるいは、すべての記憶エレメントの検証状態によりプログラミングの成功が示されるとプログラミング動作は完了する。非破壊プログラム／検証方式ではスレーブレジスタの内容は損なわれない。この方式では、記憶エレメントは、適切なレベルに基づいて検証された後、さらなるプログラミングステップを受け取ることができる。すべての記憶エレメントがプログラムされた状態に達した場合、上記プログラミング動作は終了し、すべての記憶エレメントの完了を検出できるようにするために、前記条件の検出を行うためのプログラム／検証結果のモニタが必要となる。従来技術では、一般に、フラッシュメモリデバイスにより、特に、マルチレベルデバイスで破壊プログラム／検証方式が採用される。追加のパルス出力がセル状態の分布に過度の逆影響を与えなければ、フラッシュメモリシステムで非破壊技術を用いてもよい。追加の応力を許容できる別の形の記憶エレメントを設けたメモリシステムで非破壊プログラム／検証方式を用いることも可能である。
【００３１】
図７に関して上述した実施形態では破壊プログラム／検証方式とストリームプログラミングの双方が利用される。データのコピーが比較レジスタに保存されるため、スレーブレジスタはプログラミングの最中にデータの保持を行う必要はない。さらに、マスタレジスタは、一旦その内容を比較レジスタとスレーブレジスタとへ転送すると、自由に次のセットのデータを受け取ることができる。ストリームプログラミング、非破壊プログラム／検証方式の利用、または上記双方を行わずに済ますことにより、さらに少数のレジスタを用いてプログラミング後の読出し検証動作の実現が可能となる。デバイスが非破壊プログラム／検証方式を採用している場合、比較レジスタは不要となり、スレーブレジスタ内のデータはセンス増幅器の出力との直接比較を行うことが可能となる。
【００３２】
別の実施形態では、プログラミング後の２回以上の読出し検証動作の実行が可能であるが、この読出し検証動作は、例えば毎回書込み動作後に行うか、あるいは、前回の複数回の検証動作以後の書込み動作回数などにより指定されるような或る一定の書込み動作後に実行するかのいずれかで行われたり、前回の複数回の検証動作以後の経過時間に基づいてランダムに行われたり、消去サイクル回数に基づいて消去検証の失敗時に行われたり、あるいは、プログラム／検証の失敗時に行われたりする。図１３と関連して以下に記載するように、ある電圧感知方式の、所定の電圧しきい値、低いマージン電圧しきい値、および、高いマージン電圧しきい値などの種々の条件下で上記の検証を実行することができる。このように異なる電圧レベルを利用することにより、本発明の書込み後の読出し検証動作はプログラム処理の一部を形成する従来の検証からさらに区別される。
【００３３】
メモリが検証により失敗状態が消去動作後に返されたとき、消去検証の失敗が生じる。その場合、通常の条件下で使用できるほどブロックが十分に消去されている可能性があっても、消去動作の失敗が予想される。これは、上記消去検証により、実際に必要とする以上のさらなる消去状態まで消去する対象セルのチェックが行われ、それによって、通常の使用に求められるよりもさらに多くの保護周波数帯が与えられる場合があるという事実に起因して生じる。これについては、例えば米国特許第５，１７２，３３８号と第５，６０２，９８７号に記載されている。上記特許は本願明細書で参照により援用されている。消去後ブロックが使用可能かどうかかをチェックする別の方法として、十分に消去されていないセルのチェックを行うために一般的設定マージンをとって、消去失敗のチェックのためにバイアスをかけた条件下で消去後に読出しを実行するという方法がある。このような読出しを消去後毎回行うことは、システムにパフォーマンスのペナルティを課すことになるため、一般にこのような読出しは回避される。従来技術による多くのフラッシュメモリシステムでは、消去動作の検証状態は無視され、書込み後の読出し検証動作の結果だけが専らチェックされてきた。本発明の１つの実施形態では、不十分な消去セルのチェックに対してバイアスをかけた、書込み後の追加読出し検証動作が消去検証失敗状態の場合にのみ実行される。もしブロックがこれらの読出し／検証条件をパスすれば、消去検証の失敗にもかかわらず、そのブロックは通常の条件下で使用可能であると考えられる。
【００３４】
消去サイクル回数に基づいて複数回の読出し／検証動作のコールを行うことは、前回の複数回検証動作以後実行された書込み動作の回数に基づくコールの決定に類似している。なぜなら、消去動作とプログラム動作とは一般に１対１に対応しているからである。一変形例では、消去サイクルの総数の代わりに、前回の複数回検証動作以後実行された消去動作の回数により複数回検証動作の利用をトリガーすることも可能である。本願明細書で参照により援用されている米国特許第５，０９５，３４４号に、フラッシュメモリ記憶システムにおける消去サイクル回数のメンテナンスについての解説がある。
【００３５】
追加書込み後の読出し／比較のトリガリングに関連するプログラム検証の失敗基準に関して述べると、プログラム検証がプログラム動作後メモリにより返された状態であり、すべてのセルが所望のレベルに基づいてプログラムされたか、所望のレベル以上にプログラムされたかのいずれかを示す状態であることに留意されたい。このプログラム検証は、本発明の明細書記載の書込み後の読出し検証とは異なるものであり、本発明の書込み後の読出しとは検証セルの具体的な状態を決定するためのセルの実際の読出しである。このプログラム検証では、一般に、セルがターゲット状態を行き過ぎた（多状態メモリの場合、おそらく次の状態へ）かどうかのチェックは行われない。
【００３６】
図８は、２回の書込み後の比較検証が行われる一実施形態の３レジスタ実施構成を示す。図７と比較すると、追加比較を行うためにステップ６と７とが追加されている。この処理には、図７には明白には示されていない段階３（“ストリームプログラミング”動作）中のオプションのデータ転送も含まれる。但し、図７で段階３を用いることも可能である。図８の変形例は、次のプログラム動作に関連するデータ転送の開始が、読出し検証を伴わずに、現在のプログラミング動作の開始と一致するという点でも上記シーケンスとは異なっている。このプログラミング動作が長くなるにつれて、より多くのデータ転送時間が同時に生じることになる。対応するタイミング図が以下の図１２に描かれている。
【００３７】
図８に示すように、本発明に基づくプログラム／検証動作中に生じるイベントのシーケンスには以下が含まれる。
１． 外部コントローラ回路（図示せず）からマスタデータレジスタ４０３へ
データを転送する。
２． スレーブデータレジスタ４０４とデータ比較レジスタ４０５とへマスタ
データレジスタ４０３の内容を例えば同時に転送する。上記とは別に、
スレーブデータレジスタ４０４のロード後であるが、ステップ５に先行
してデータ比較レジスタ４０５のロードを行うこともできる。
３． スレーブデータレジスタ４０４からメモリアレイ４００の中へデータを
プログラムする。
ｉ．一旦マスタデータレジスタ４０３の内容がスレーブデータレジスタ
４０４とデータ比較レジスタ４０５とへ転送されると、次のプログ
ラム動作（ステップ１）のための外部バスからマスタデータレジス
タ４０３の中へのデータ転送が開始される。この転送は、プログラ
ミングと同時に開始することができる。
４． 読出し検証の所定の反復を行うために所望の条件下でメモリアレイ４０
０からスレーブデータレジスタ４０４の中へデータのリードバックを行
う。
５． スレーブレジスタ４０４内のデータをデータ比較レジスタ４０５内のデ
ータと比較する（４３０）。この比較結果は、ステータスレジスタ４３
１内に保存され、例えば、外部コントローラなどにより上記結果の読出
しが可能である。
６． 例えば、上述の基準のうちの１つに基づいて１以上の追加読出し検証を
行うべきか否かの決定を行う。各反復に関連する所望の条件そしておそ
らく様々な読出し条件下ですべての所望の反復を行うためにステップ４
〜５を反復する。
７． 上述したように、比較が失敗した場合、外部コントローラは適切なエラ
ー回復手段を適用することができる。
【００３８】
上述したように、これらの検証動作の正確な時間／パフォーマンスコストは変動するが、個々の動作回数を表す上記と同じ例示的値を用いて、２回書込み後の比較検証を伴う図４の従来技術による単一セクタの例により以下の式が与えられる。
ＴPgm/Vfy ＝ＴX ＋ＴPRG ＋ＴRD＋ＴX ＋ＴRD＋ＴX ＝４２９μｓ
２回書込み後の比較検証を伴う従来技術による４セクタの同時処理例の場合、
ＴPGM/VFY ＝４* ＴX ＋ＴPRG ＋ＴRD＋４* ＴX ＋ＴRD＋４* ＴX
＝６６６μｓ
である。
図８に示すような本発明の実施形態の場合、単一セクタの例は以下の式になる。
ＴPGM/VFY ＝ＴX ＋ＴPRG ＋ＴRD＋ＴRD＝３７６μｓ
４セクタの同時処理例の場合、
ＴPGM/VFY ＝４* ＴX ＋ＴPRG ＋ＴRD＋ＴRD＝４５５μｓ
である。
これらはそれぞれ１２％の向上と３２％の向上を表す。これらの節減はストリームプログラミングに起因するパフォーマンスの向上を考慮に入れたものではないことに留意されたい。節減による上記パフォーマンスの向上は、現在のセクタのプログラミング中に、次に続くセクタの中へプログラムする対象データを転送することにより達成される。
【００３９】
これまで説明した実施形態はすべて、データのコピーを記憶するための別個のレジスタ（データ比較レジスタ４０５）と、読出し／書込み回路４５４間を往来して転送されるデータを保持するためのレジスタ（スレーブデータレジスタ４０４）とを利用する実施形態である。別のセットの実施形態では、２レジスタ実施構成でマスタレジスタとスレーブレジスタのみが使用され、この実施構成ではマスタレジスタが比較レジスタとしても利用される。このような実施形態では、データ比較を実行することは可能であるが、十分なプログラム／検証動作の完了後まで、ホストからフラッシュメモリコントローラの中への次のデータ転送の開始は不可能である。
【００４０】
図７と図８の３レジスタの実施形態として示されている単一の書込み後の比較検証と複数回の書込み後の比較検証の双方の検証を２レジスタと１レジスタの実施形態で利用することができる。２レジスタの実施形態では、ストリームプログラミングを省くか、非破壊プログラム／検証方式を使用しなければならないかのいずれかで行われるが、単一レジスタの実施形態では、以下のマトリックスに記載のように双方の手段が採用される。
３レジスタマトリックスの破壊ブロック内での第１のエントリは図７と図８と関連して説明した処理である。一変形例では、１レジスタの非破壊実施形態に関連して以下で説明する処理と類似する検知処理の出力と比較レジスタ（ＣｍｐＲｅｇ）との直接比較が可能である。２レジスタ破壊のケースでは、比較レジスタ（ＣｍｐＲｅｇ）が存在しないため、スレーブレジスタ（ＳｌｖＲｅｇ）またはセンス出力のいずれかとの比較を行うのためにマスタレジスタがデータのコピーを保持しているので、ストリームプログラミングは不可能である。比較用に使用する無損傷のデータのコピーがメモリ上に存在することはないので、１レジスタの破壊処理を利用することはできない。
【００４２】
非破壊列では、一旦現在のデータセットを転送すると、マスタレジスタが未使用状態となるため、３レジスタの実施形態によりストリームプログラミングが可能となる。このケースでは、破壊のケースの場合と同じように、プログラミング結果の読出し、スレーブレジスタへの記憶および比較レジスタの内容との比較が可能となる。上記とは別に、スレーブレジスタはデータのコピーを保持しているので、スレーブレジスタに保存されたこのコピーをセンス出力と直接比較することができる。その場合、比較レジスタは冗長なものとなる。今や冗長なものになったこの比較レジスタが取り除かれた結果として２レジスタの非破壊のケースが得られる。スレーブレジスタを使用する代わりに、マスタレジスタからデータの非破壊プログラミングを直接実行すれば、１レジスタによる実施形態において、マスタレジスタ内の保持データとセンス出力との直接比較が可能となる。この単一レジスタの実施形態では、ストリームプログラミングを利用することはできない。上記では、いずれの方式でもセンス出力に対する直接比較が可能であるという点に留意されたい。
【００４３】
図９は、非破壊プログラム／検証と２回書込み比較検証動作とを用いる２レジスタによる実施構成の一例を示す。マスタ動作と比較動作とが単一レジスタにより共有される結果、図５の４０５と４０３とは同じものとなる。４３０が一方の入力部で４０４と接続され、マスタデータレジスタ４０３／４０５がもう一方の入力部で接続される。マスタはプログラミングに続いてデータの保持を行い、比較が実行される。
【００４４】
図９の実施形態の処理は、図８と関連して記載した処理の場合と同様である。
１． 外部コントローラ回路（図示せず）からマスタデータレジスタ４０３へ
データを転送する。
２． マスタデータレジスタ４０３の内容をスレーブレジスタ４０４へ転送す
る。このデータはマスタデータレジスタ４０３に保持される。
３． スレーブレジスタ４０４からメモリアレイ４００の中へデータをプログ
ラムする。マスタデータレジスタ４０３がこのデータのコピーを保持し
ているため、追加レジスタが利用可能できない限りストリームプログラ
ミングを行うことはできない。
４． 読出し検証の所定の反復を行うための所望の条件下でメモリアレイ４０
０からスレーブレジスタ４０４の中へのデータのリードバックを行う。
５． スレーブレジスタ４０４内のデータをマスタデータレジスタ４０３内の
データと比較する（４３０）。この比較結果は、ステータスレジスタ４
３１内に保存され、例えば、外部コントローラにより読出すことができ
る。
６，７． 例えば、上述の基準のうちの１つの基準に基づいて１以上の追加読
出し検証を行う場合、ステップ６と７によりステップ４と５とが反
復され、各反復に関連する所望の読出し条件下ですべての所望の反
復が実行される。上述したように、比較が失敗した場合、外部コン
トローラは、適切なエラー回復手段を適用することができる。
【００４５】
単一レジスタの実施形態では、非破壊プログラム／検証方式を用いる場合、単一書込み後の比較検証処理と複数回書込み後の比較検証処理の双方の実行が可能である。図１０は、２部分の書込み比較検証動作のための上記のような配置構成を示す。このセットの別の実施形態では、読出し済みデータをレジスタに記憶して、このレジスタの記憶内容の比較を行うのではなく、読出し処理の終了と同時に比較が行われる。図５のスレーブレジスタと比較レジスタ（それぞれ４０５と４０４）とはこの時存在せず、４３０はこの場合ＳＡ／ＰＲＯＧ４５４のセンス回路構成と一方の入力部で接続され、マスタデータレジスタ４０３は他方の入力部で接続されている。図９の場合と同様、データはマスタデータレジスタ４０３に保持されているが、図９とは異なり、データセットを破壊することなくマスタデータレジスタからアレイのプログラムが行われる。図１０に示す実施形態の２回書込み後の比較検証処理のための処理は以下のようになる。
１． 外部コントローラ回路（図示せず）からマスタデータレジスタ４０３へ
データを転送する。
２． マスタデータレジスタ４０３からメモリアレイ４００の中へデータをプ
ログラムする。このデータはマスタデータレジスタ４０３に保持される
。マスタデータレジスタ４０３がこのデータのコピーを保持しているた
め、追加のレジスタが利用できない限りストリームプログラミングを行
うことはできない。
３． 読出し検証の所定の反復を行うため所望の条件下でメモリアレイ４００
からデータのリードバックを行い、マスタデータレジスタ４０３内のデ
ータと上記メモリアレイ４００からのデータとの直接比較を行う。この
比較結果はステータスレジスタ４３１内に保存され、外部コントローラ
などにより読出すことができる。
４． 例えば、上述の基準のうちの１つの基準に基づいて１以上の追加の読出
し検証を行う場合、ステップ４によりステップ３とが反復され、各反復
に関連する所望の読出し条件下ですべての所望の反復が反復される。上
述したように、比較が失敗した場合、外部コントローラは、適切なエラ
ー回復手段を適用することができる。
図１０の単一レジスタの実施形態の変形例では、第２のレジスタ４０３を設けることができ、それによって、第１のマスタデータレジスタ４０３を用いてステップ１〜４を実行しながら、ストリーム処理で次のデータをロードできるようにする。第１のレジスタ４０３に関連する処理の完了後、２つのマスタデータレジスタ４０３の役割は切り替えられる。
【００４６】
図１１と図１２は、ストリームプログラミングの利用を示す一対のタイミング図である。ストリームプログラミングとは、この処理を可能にする実施形態において、データのプログラミングをレジスタの中で現時点で行いながら、後続セクタのプログラムを意図するデータの出力を行うアクションである。
【００４７】
図１１の結線図は、各々の単一の読出しに先行する２セクタ同時プログラミング動作の従来技術による例を示し、図３と図６で用いられているプロトコルとは異なるプロトコルをベースとするものである。図１１および以下図１２の例示プロトコルは適応性があり、かつ、より記述的であるため、本発明の概念についてさらに易しい説明が可能となる。描かれているこのインタフェースを簡単に説明すると、ＡＬＥラインはアドレスがメモリへ出されるとアクティブハイになり、ＣＬＥラインはコマンドがメモリへ出されるとアクティブハイになり、バーＷＥラインはメモリに書込まれたデータ、アドレスおよびコマンドの計時を行い、バーＲＥはメモリから読出されるデータ、アドレスおよびコマンドの計時を行い、Ｒ／バーＢラインは、メモリデバイスがメモリアレイに対して読出し、書込みまたは消去動作を実行するとアクティブローになる。シーケンスＣ．１．ＡとＣ．１．Ｂは読出し処理であり、この場合、バーＲＥがローになると、データは、それぞれ入出力ラインでＤＡＴＡ ＮとＤＡＴＡ Ｎ＋２を用いてメモリデバイスから転送される。図１１の実施形態は、例えば、シーケンスＣ１．ＡとＣ１．Ｂを反復して、異なるコマンドを用いて各セットのシーケンスを開始することにより、各セクタに対する２回の読出しのケースへも拡張することができる。例えば、各シーケンスがコマンドＲＥＡＤ１ ＣＭＤから始まるシーケンスを一度出し、次いで、ＲＥＡＤ２ ＣＭＤから始まるシーケンスを再び出して様々な読出し条件を示すようにする。別の実施形態では、各読出しコマンドの前にデータの形で或るセットのパラメータを出す必要がある場合もある。
【００４８】
図１１に描かれている同様のインタフェースの従来技術による実施構成では、この部分（インタフェース）がビジーである間、インタフェースを介するいずれの活動も無視されるが、本発明のストリームプログラミングの実施構成の局面では、メモリデバイスがインタフェースを介する活動を許すことが求められる。図１１と図１２の結線図には、インタフェースのフレームワークの範囲内で１つの可能な実施構成が描かれている。また、別のタイミング図も可能である。ＸＦＥＲ ＣＭＤはメモリデバイスへのデータ転送を開始し、ＣＡＣＨＥ ＣＭＤがメモリへのデータ転送を完了する。ＰＧＭ ＣＭＤを用いて、マスタレジスタからスレーブレジスタへのデータの転送をトリガーし、レジスタの比較を行うことができる。ＡＤＤＲとＤＡＴＡ双方の段階は実際にはいくつかのサイクルから構成されることになる。初めて行われるデータ書込みに後続してＲ／バーＢラインがローになり、プログラム／検証段階がターゲットレベルに達したかどうかの判定を行うステップを含むプログラム動作の状態がＳＴＡＴ ＣＭＤとＳＴＡＴとにより与えられる。再度、プログラム動作の一部として行われる検証が本発明の処理から独立したものである。本発明のこの処理は読出しに基づいて行われ、書込み処理の完了に後続して行われる。
【００４９】
図１２は、２セクタ同時プログラミング動作の例の部分的タイミング図を示し、各セクタの単一比較検証に後続して“ストリームプログラミング”が行われる。種々のエレメントが再構成され、変更され、繰り返されあるいは省かれる場合、この基本結線図には複数の異なる実施形態のエレメントが含まれる。
【００５０】
第１のセットの実施形態では２セクタ同時プログラミング、ストリームプログラミングおよび書込み後の単一の比較検証が実行される。これは図１２に示す例である。第１の２つのデータセクタ（ＮとＮ＋１）の転送に続いて、Ｒ／バーＢがローになったとき、これらの２つのセクタはプログラムされ、メモリアレイの中へ入れられる。これらのセクタが書込まれている間、次の２つのセクタ（Ｎ＋２とＮ＋３）がマスタデータレジスタの中へシーケンスＣ２．Ａの形で転送される。（この特別の変形例では、３レジスタ実施構成または２レジスタ非破壊実施構成が用いられ、アレイの出力信号がレジスタと直接比較される。）この後に、シーケンスＣ２．Ｂが続き、アドレスＮに記憶されたデータが読出され、比較される。次いでシーケンスＣ２．Ｃが続き、アドレスＮ＋１に記憶されたデータが読出され、比較される。結線図の図示部分の後に続くシーケンスＣ２．Ｃの残り部分はシーケンスＣ２．Ｂの場合と同じように完了される。
【００５１】
シーケンスＣ２．Ａの新しいデータ転送がシーケンス内のどこから始まるかに関しては選択することができる。プログラミング動作自体の後、かつ、後続する読出し検証の最中に始まるデータ転送が図３と図６に示す例に示されている。上記読出し動作は、同時プログラミング動作に要求される数回のデータ転送の累積時間に比べて相対的に短いため、若干のデータ転送時間がフラッシュメモリの動作と同時に実行されなくなる。すべてが同時に実行される場合と比較して、メモリの動作時間に追加されるいずれのデータ転送時間の場合もパフォーマンスが低下することになる。図１１と図１２に、プログラム動作中に始まるデータ転送が示されている。プログラム動作が長く、さらに、読出し検証動作が後続するため、ずっと多くの時間がかかるデータ転送処理がメモリの動作と同時に実行されることになる。このため、たとえ低下が生じるとしても、結果としてパフォーマンスの低下はずっと少なくなる。図１２では、シーケンスＣ２．ＡとシーケンスＣ２．Ｂとの間で生じる信号ＳＴＡＴ ＣＭＤとＳＴＡＴは、シーケンスＣ２．ＢとシーケンスＣ２．Ｃ内で発生する信号ＳＴＡＴ ＣＭＤおよびＳＴＡＴと区別する必要がある。シーケンスＣ２．ＡとＣ２．Ｂとの間のＳＴＡＴ ＣＭＤとＳＴＡＴとにより、ターゲットレベルに達したどうかを判定するプログラム／検証段階が含まれる、ローのＲ／バーＢ信号中に実行されるプログラム動作の状態が示されている。シーケンスＣ２．ＢとＣ２．Ｃ部分を形成するＳＴＡＴ ＣＭＤとＳＴＡＴとにより本発明の書込み後の読出し検証動作の状態が示される。さらに一般的に言えば、別の実施形態では異なるコマンドを使用することができ、プログラム検証状態に対して１つのコマンドを使用し、読出し検証処理については別のコマンドを使用するようにすることも可能である。図１２のシーケンスＣ２．ＢをシーケンスＣ１．Ａと比較する際、シーケンスＣ２．Ｂが、転送状態だけで終るのに対して、シーケンスＣ１．Ａの方はメモリから転送されるデータで終るということを付記しておく。別の実施形態では、データを同時に比較することも可能であり、また、シーケンスＣ２．Ｂを変更して、双方のアドレスを出すようにすることも可能である。例えば、複合型Ｃ２．Ｂ／Ｃ２．ＣシーケンスはＣＭＰ１ ＣＭＤ、ＡＤＤＲ Ｎ、ＡＤＤＲ Ｎ＋１、ＣＭＰ ＥＸＥＣ ＣＭＤ、ＳＴＡＴ ＣＭＤ、ＳＴＡＴであってもよい。この場合、比較の対象であるすべてのアドレスが出されたことを示すために追加ＣＭＰ ＥＸＥＣ ＣＭＤが使用される。
【００５２】
別の代替実施形態では、メモリはプログラミング動作後自動的に比較シーケンスを実行することも可能であり、それによって、シーケンスＣ２．ＢとＣ２．Ｃとは不要となる。その場合、プログラミング動作後の状態相に上記比較状態が含まれることになる。
【００５３】
別のセットの実施形態では、２セクタ同時プログラミング、ストリームプログラミングおよび複数回の書込み後の比較検証が実行される。このシーケンスは、例えばシーケンスＣ２．ＢとＣ２．Ｃとを反復し、異なるコマンドを用いて各セットのシーケンスを開始することにより、各セクタに対する２回の比較を行うケースへも拡張することができる。例えば、コマンドＣＭＰ１ ＣＭＤから開始して、一度シーケンスを出し、次いで、再びＣＭＰ２ ＣＭＤから始めて、様々な読出し条件を示すようにする。別の実施形態では、各読出しコマンドの前にデータの形で、読出しに用いる電圧レベル値などのような或るセットのパラメータを出す必要がある場合もある。別の実施形態では、上述したように、メモリは書込み後の比較を自動化することも可能である。その場合、プログラミングの状態段階にはこの比較状態が含まれることになる。
【００５４】
さらに別のセットの実施形態では、２セクタプログラミング、ストリームなしプログラミングおよび任意の回数の書込み後の比較検証が実行される。図９と図１０の２レジスタまたは１レジスタの実施形態において、これらの実施形態の実現が可能である。結線図内のシーケンスＣ２．Ａの在る場所からシーケンスＣ２.Ａを取り除くことにより、このシーケンスを変更してストリームプログラミングなしのプログラミングを実行することも可能である。修正された図１２の場合のように、次に続くセクタ用として意図されたデータが連続して出されるが、この例ではアドレスＮ＋２とＮ＋３が用いられる。上記代替実施形態のすべてが可能である。
【００５５】
上述したように、書込み後比較検証の読出し処理の様々な読出し条件を用いることができる。複数の比較検証を用いる実施形態の場合、上記複数の比較に用いる複数の個々の読出しの各々は、異なるマージン読出し条件を用いて実行することが可能である。多状態不揮発性記憶ユニットという観点から以下の解説を行い、すぐ後に２進のケースの解説が続く。さらに、これらの例は２セクタ同時動作を示すものであるが、本発明は１セクタまたは任意の数のセクタで同時に適用される。
【００５６】
図１３は、４状態メモリ内でのセルの母集団とマージン読出し条件の例示的分布を描く図である。この図には、２つの可能なセットのマージン読出し条件（高いプログラムされた状態に対して１つのバイアスをかけた条件と、低いプログラムされた状態に対して１つのバイアスをかけた条件）とが示されている。種々のマージン用レベルとそれらの利用に関するさらなる詳細については、米国特許第５，５３２，９６２号と２０００年９月２７日出願の米国特許出願第０９／６７１，７９３号とに記載がある。上記双方の特許および特許出願は、本願明細書で参照により援用されている。
【００５７】
図１３に示す例は電流感知メモリシステムの例であり、或る読出し条件の下での記憶ユニットの電流が１セットの参照電流と比較される。別のメモリシステムでは、複数の様々なパラメータを用いて記憶ユニットの状態を決定することができる。以下の例では、電流の検知により、セルの記憶されたチャージレベルの決定を行うことができる。その場合一定のバイアス条件を用いてチャージの導通の振幅が感知される。上記とは別に、このような決定は、しきい値電圧の感知を通じて行うことができる。このような導通の立上りは変更されたステアリングゲートのバイアス条件を用いて感知される。これらの方法によっていくつかのさらに標準的なアプローチが表される。
【００５８】
上記とは別に、上記決定は、動的に保持された（例えばプリチャージされたコンデンサ）感知ノードの決定されたドライバ／力の放電率をセルのチャージレベルに制御させることにより動的に行うことも可能である。所定の放電レベルに到達する時間を感知することにより、記憶されたチャージレベルが決定される。このケースでは、セルの条件を示すパラメータは時間である。このアプローチについては、米国特許第６，２２２，７６２号、および、Shahzad Khalidによる“マルチレベル不揮発性集積メモリデバイス用センス増幅器”という２００１年１１月２０日出願の米国特許出願に記載がある。これら双方の特許および特許出願は本願明細書で参照により援用されている。もう一つの代替技法として、米国特許第６，０４４，０１９号に記載のアプローチである、パラメータとして周波数を用いて記憶ユニットの状態を決定する技法がある。上記特許もまた本願明細書で参照により援用されている。
【００５９】
電流検知アプローチは、上記参考文献に含まれている米国特許第５，１７２，３３８号と、本願明細書で参照により援用されている米国特許出願第０８／９１０，９４７号とに十分に展開されている。さらに上記電流検知アプローチは、本発明について説明した種々の実施形態と共に用いることも可能である。しきい値電圧Ｖth、感知アプローチ（或いは電圧マージンニングとも呼ばれる）がインスタンスによっては望ましい場合もある。なぜなら、このアプローチによって、感知精度の改善が図られ、電流したがって大規模同時読出し動作と関連する電力が低く保持され、高いビットライン抵抗まで脆弱性が最小化されるからである。Ｖth感知すなわち電圧マージニングアプローチは米国特許第６，２２２，７６２号にさらに完全に展開されている。所定のゲート電圧に応じて固定ドレイン電圧のソース電圧に基づく電圧感知の別の技法として、例えば参照により援用されている米国特許出願第０９／６７１，７９３号に記載のソースフォロワ技法がある。
【００６０】
図１４には読出し条件を変更する例示的方法が描かれている。この例は、マージン電流が参照電流に加算される電流の検知技法を示し、これらの電流の和はセル出力電流と比較される。この例は３つのブレイクポイントの同時読出しを示し、すべての参照レベルの同時提示を要求するものである。これに対して、別の実施形態では、読出しは、単一の基準電圧または基準電流を用いて、基準空間全体の探索時に複数の段階を用いるものであってもよい。複数の比較処理では、マージン電流値が様々な比較を行うために変化する可能性もある。上記読出しタイプは特定の方式に依存することになる。図１４の実施形態例では、４つの状態を区別するために３つの参照電流が用いられ、一方、別の実施形態では、米国特許第５，１７２，３３８号と第５，０９５，３４４号とにさらに完全に展開されているように、４つの参照電流が用いられる。これらの特許は上記参照により援用されている。
【００６１】
多状態メモリシステムではレベルによりアドレス指定を行う場合本発明の様々な局面を利用することができる。この方式は、２つの別個にアドレス可能なホストデータセクタ（“上位ページ”と“下位ページ”と呼ばれる）を４状態メモリ内の同じセットのセルに対応づけることを必要とする。この方式では、下位ページのデータの各ビットは、所定のセル内の２つのセル状態のうちの一方に対してプログラムされ、上位ページのデータの各ビットは、所定のビット値に基づいて各所定のセルの状態を修正するためにプログラムされる。この方式は１セルにつき高位の番号の状態に対して拡張可能である。この方式は、２００１年６月２７日出願の米国特許出願第０９／８９３，２７７号にさらに完全に記載されているが、本明細書に簡単に示されている。上記特許出願は、本願明細書で参照により援用されている。図１５は、４状態セルの場合の状態割当てのこのような１つの実施形態と、例示の電圧値を持つこのような方式での使用状況とを示す。
【００６２】
図１６は、状態方式によるアドレス指定時の本発明の実施構成の場合のレジスタの使用状況を示す。この結線図では、下位ページを読出すために、上位ページの細分性（図１５の０．８Ｖの識別ポイント）で最初に読出しを行い、次いで、レジスタ（レジスタ１）（４０４ａ）にその結果を記憶する必要があることが示されている。ステップ１は上位ページの通常の読出しであり、ステップ２は上位ページの前回の読出しデータを用いて、下位ページの後続の読出し条件の設定を行うものである。この下位ページは、第２のレジスタ、レジスタ２（４０４ｂ）の中への第２段階の読出しが行われている間に読出され、上位ページのデータはセンス回路構成へフィードバックされ、１ビットずつのベースで適切な読出し条件の設定が行われる。したがって、実際には、単一の読出しを行うために２個のレジスタが必要となる。しかし、比較レジスタを用いて比較を行うには２個のレジスタのうちの一方が当該データを含むことになるので、１個のレジスタしか必要ではないという点に留意されたい。上位ページの読出しは１つの読出し段階と１つのレジスタとを必要とするにすぎない。ストリームプログラミング能力を付け加えるために、第４のレジスタ、レジスタ４（４０３）がマスタレジスタとして追加される。メモリのなかには２状態と４状態の双方の状態で動作できるものもある。２状態モードでは、メモリは、ストリームプログラミングなどの別の目的のために多状態での第１段階の読出し用として必要となる追加レジスタ、レジスタ１（４０４ａ）を使用することができる。
【００６３】
４状態動作では、レジスタ１（４０４ａ）とレジスタ２（４０４ｂ）とは双方ともスレーブレジスタとして使用され、レジスタ３（４０５）は比較レジスタとして、レジスタ４（４０３）はマスタレジスタとして使用される。２状態動作モードでは、前の結線図と関連する形のレジスタは以下のように説明することもできる。レジスタ１（４０４ａ）がスレーブレジスタになり、レジスタ４（４０３）がマスタレジスタになり、レジスタ３（４０５）が比較レジスタになり、レジスタ２（４０４ｂ）については現在計画されている用途は存在しない。上記上位ページ／下位ページ読出し方式を用いる従来技術による実施構成では、レジスタ３（４０５）とレジスタ４（４０３）とが欠けていて、一対のレジスタ１（４０４ａ）とレジスタ２（４０４ｂ）だけしか存在しない。レジスタ３（４０５）とレジスタ４（４０３）とは本発明の上記目的のために追加されている。
【００６４】
本発明の多くの局面は、メモリアレイで使用される記憶ユニットのタイプの細部については特別なものではない。これまでの解説は、フローティングゲート、ＥＥＰＲＯＭあるいはフラッシュセルのような、メモリデバイス用としてチャージ蓄積装置を用いる実施形態に焦点を合わせたものであるが、本発明は記憶ユニットの別の形態を用いるメモリシステムにも適用可能である。本発明は、０．１μｍ以下のトランジスタ、単一電子トランジスタ、有機／カーボンベースのナノトランジスタおよび分子トランジスタを含んでいるが、それらには限定されないメモリシステムにおいて利用可能である。例えば、Eitan の米国特許第５，７６８，１９２号とSatoらの米国特許第４，６３０，０８６号とにそれぞれ記載されているようなＮＲＯＭおよびＭＮＯＳセル、あるいは、Gallagher らの米国特許第５，９９１，１９３号とShimizu らの米国特許第５，８９２，７０６号とにそれぞれ記載されているような磁気ＲＡＭおよびＦＲＡＭセルを用いることも可能である。上記特許のすべては本願明細書で参照により援用されている。これらの別のセルタイプの場合、読出し処理と書込み処理についての固有の詳細は異なるかもしれないが、本発明の様々な局面の拡張は上記実施例の結果として容易に得られるものである。
【００６５】
本発明の或る実施形態の多数の特徴と利点が、本発明の種々の実施形態の構造と機能についての詳細と共に、このような上記の説明に記載されていたとしても、上記開示は専ら例示的開示にすぎず、特に、添付の請求項を表現する用語の一般的意味が示す最大の範囲まで、本発明の原理の範囲内で、部分の構造と配置構成の問題について詳細に変更を行うことも可能であることを理解されたい。例えば、本明細書に記載の好ましい実施形態は、半導体をベースとする固体素子の超小型電子技術を用いるメモリを対象とするものであるが、分子スケールの有機スイッチまたは化学スイッチを用いて本発明の教示を他のメモリに適合させることが可能であることは当業者であれば理解できる。したがって、添付の請求項の範囲は本明細書に記載の好ましい実施形態に限定されるべきではない。
【図面の簡単な説明】
【図１】 従来技術による代表的なＥＥＰＲＯＭのブロック図を示す。
【図２】 従来技術による代表的なフラッシュベースの記憶サブシステムのアーキテクチャを示す。
【図３】 従来技術による２セクタプログラム／検証動作のタイミング図を示す。
【図４】 従来技術によるシステムにおいてプログラム／検証動作の最中に生じるイベントのシーケンスを例示する。
【図５】 本発明の１つの実施形態による半導体不揮発性メモリの概略図を示す。
【図６】 本発明の一実施形態における２セクタプログラム／検証動作の場合のタイミング図を例示する。
【図７】 本発明の一実施形態でのプログラム／検証動作の最中に生じるイベントのシーケンスを例示する。
【図８】 本発明の実施形態でのプログラム／複数回検証動作の最中に生じるイベントのシーケンスを例示する。
【図９】 本発明の代替実施形態でのプログラム／複数回検証動作の最中に生じるイベントのシーケンスを例示する。
【図１０】 本発明の別の代替実施形態でのプログラム／複数回検証動作の最中に生じるイベントのシーケンスを例示する。
【図１１】 ストリームプログラミングの利用を例示するタイミング図である。
【図１２】 ストリームプログラミングの利用を例示するタイミング図である。
【図１３】 多状態メモリ内でのセル母集団とマージン読出し条件とを概略的に示す。
【図１４】 読出し条件を変更する１つの可能な方法を示す。
【図１５】 メモリセルの状態によりメモリセルのアドレス指定を行うプロセスを示す。
【図１６】 メモリセルの状態によりメモリセルのアドレス指定を行う場合の本発明の一実施形態でのレジスタの利用を示す一例である。
Claims (6)
- 不揮発性メモリとコントローラとを備えるメモリシステムの動作方法において、
メモリデバイス上の不揮発性記憶ユニットのアレイに記憶すべき第１のデータセットを前記コントローラからメモリデバイスへ転送するステップと、
メモリデバイス上のマスタデータレジスタに前記第１のデータセットを記憶するステップと、
メモリデバイス上のデータ比較レジスタおよびスレーブデータレジスタへ前記マスタデータレジスタから前記第１のデータセットをコピーするステップと、
メモリデバイス上の前記第１のデータセットのコピーを前記データ比較レジスタに保持しながら、前記アレイの中へ前記スレーブレジスタ中のデータを用いて、プログラミングと検証処理を行う前記第１のデータセットを書込むステップと、
その後、前記第１のデータセットを書込むステップの結果として、前記アレイに書込まれた前記第１のデータセットを読出すステップと、
メモリデバイス上のスレーブデータレジスタに読出された第１のデータセットを記憶するステップと、
前記アレイにおける前記第１のデータセットの正しいプログラミングを検証するために、前記メモリデバイス上のデータ比較レジスタに保持されている前記第１のデータセットのコピーと、前記スレーブデータレジスタに読出され記憶された前記第１のデータセットとをメモリデバイス上で比較するステップと、
前記書込むステップ、読出すステップ、および比較するステップのうちの１または２以上のステップと同時に、前記アレイに記憶すべき第２のデータセットを前記コントローラからメモリデバイスへ転送し、前記マスタデータレジスタに記憶するステップと、
を有することを特徴とするメモリシステムの動作方法。 - 請求項１記載のメモリシステムの動作方法において、
前記比較するステップは、メモリデバイス上のセンス回路から前記マスタデータレジスタに保持されている前記データのコピーへの読出し値を含むことを特徴とする方法。 - 請求項１記載のメモリシステムの動作方法において、
前記アレイ内の前記第１のデータセットの不正確な書込みを示す前記比較するステップの結果として、エラー回復手段を実行する追加ステップをさらに有することを特徴とする方法。 - 請求項３記載のメモリシステムの動作方法において、
前記エラー回復手段を実行するステップに後続して、前記読出すステップと比較するステップとを反復するステップをさらに有することを特徴とする方法。 - 請求項１記載のメモリシステムの動作方法において、
前記比較するステップに後続して、前記読出すステップと比較するステップとを反復するステップをさらに有することを特徴とする方法。 - 請求項５記載のメモリシステムの動作方法において、
前記比較するステップに先行する読出すステップと、前記比較するステップに後続して前記反復される読出すステップとを異なるセットの読出し条件を用いて実行することを特徴とする方法。
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|---|---|---|---|---|
| US7886108B2 (en) * | 2000-01-06 | 2011-02-08 | Super Talent Electronics, Inc. | Methods and systems of managing memory addresses in a large capacity multi-level cell (MLC) based flash memory device |
| US20080209114A1 (en) * | 1999-08-04 | 2008-08-28 | Super Talent Electronics, Inc. | Reliability High Endurance Non-Volatile Memory Device with Zone-Based Non-Volatile Memory File System |
| US7827348B2 (en) * | 2000-01-06 | 2010-11-02 | Super Talent Electronics, Inc. | High performance flash memory devices (FMD) |
| US6961546B1 (en) * | 1999-10-21 | 2005-11-01 | Broadcom Corporation | Adaptive radio transceiver with offset PLL with subsampling mixers |
| US20080320209A1 (en) * | 2000-01-06 | 2008-12-25 | Super Talent Electronics, Inc. | High Performance and Endurance Non-volatile Memory Based Storage Systems |
| JP2002184190A (ja) * | 2000-12-11 | 2002-06-28 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US7071771B2 (en) * | 2000-12-11 | 2006-07-04 | Kabushiki Kaisha Toshiba | Current difference divider circuit |
| US6757193B2 (en) * | 2001-05-31 | 2004-06-29 | Macronix International Co., Ltd. | Coding method of multi-level memory cell |
| US6929634B2 (en) * | 2001-08-22 | 2005-08-16 | Gore Enterprise Holdings, Inc. | Apparatus and methods for treating stroke and controlling cerebral flow characteristics |
| JP4034949B2 (ja) * | 2001-09-06 | 2008-01-16 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置 |
| JP3802411B2 (ja) * | 2001-12-20 | 2006-07-26 | 株式会社東芝 | 不揮発性半導体記憶装置のデータコピー方法 |
| US6871257B2 (en) * | 2002-02-22 | 2005-03-22 | Sandisk Corporation | Pipelined parallel programming operation in a non-volatile memory system |
| US7136304B2 (en) * | 2002-10-29 | 2006-11-14 | Saifun Semiconductor Ltd | Method, system and circuit for programming a non-volatile memory array |
| US6829167B2 (en) * | 2002-12-12 | 2004-12-07 | Sandisk Corporation | Error recovery for nonvolatile memory |
| US7392436B2 (en) * | 2003-05-08 | 2008-06-24 | Micron Technology, Inc. | Program failure recovery |
| US7237074B2 (en) | 2003-06-13 | 2007-06-26 | Sandisk Corporation | Tracking cells for a memory system |
| JP4156499B2 (ja) | 2003-11-28 | 2008-09-24 | 株式会社日立製作所 | ディスクアレイ装置 |
| US7173863B2 (en) * | 2004-03-08 | 2007-02-06 | Sandisk Corporation | Flash controller cache architecture |
| TWI289304B (en) * | 2004-02-17 | 2007-11-01 | Hon Hai Prec Ind Co Ltd | Data structure design system and method for prolonging useful life of FRAM |
| US7213177B2 (en) * | 2004-03-14 | 2007-05-01 | Benq Corporation | Method for detecting and eliminating errors in application data of an electronic device |
| US7490283B2 (en) * | 2004-05-13 | 2009-02-10 | Sandisk Corporation | Pipelined data relocation and improved chip architectures |
| US8429313B2 (en) * | 2004-05-27 | 2013-04-23 | Sandisk Technologies Inc. | Configurable ready/busy control |
| US7009889B2 (en) | 2004-05-28 | 2006-03-07 | Sandisk Corporation | Comprehensive erase verification for non-volatile memory |
| US7401258B1 (en) * | 2004-09-30 | 2008-07-15 | Xilinx, Inc. | Circuit for and method of accessing instruction data written to a memory |
| KR100576485B1 (ko) | 2004-12-06 | 2006-05-10 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 프로그램 검증 방법 |
| GB2421092B (en) * | 2004-12-07 | 2008-12-03 | Hewlett Packard Development Co | Bufferless writing of data to memory |
| US7120051B2 (en) * | 2004-12-14 | 2006-10-10 | Sandisk Corporation | Pipelined programming of non-volatile memories using early data |
| US7158421B2 (en) * | 2005-04-01 | 2007-01-02 | Sandisk Corporation | Use of data latches in multi-phase programming of non-volatile memories |
| US7420847B2 (en) * | 2004-12-14 | 2008-09-02 | Sandisk Corporation | Multi-state memory having data recovery after program fail |
| US7882299B2 (en) * | 2004-12-21 | 2011-02-01 | Sandisk Corporation | System and method for use of on-chip non-volatile memory write cache |
| US7849381B2 (en) * | 2004-12-21 | 2010-12-07 | Sandisk Corporation | Method for copying data in reprogrammable non-volatile memory |
| US7409473B2 (en) * | 2004-12-21 | 2008-08-05 | Sandisk Corporation | Off-chip data relocation |
| US7463521B2 (en) * | 2005-04-01 | 2008-12-09 | Sandisk Corporation | Method for non-volatile memory with managed execution of cached data |
| US7206230B2 (en) * | 2005-04-01 | 2007-04-17 | Sandisk Corporation | Use of data latches in cache operations of non-volatile memories |
| US7447078B2 (en) * | 2005-04-01 | 2008-11-04 | Sandisk Corporation | Method for non-volatile memory with background data latch caching during read operations |
| KR100626392B1 (ko) * | 2005-04-01 | 2006-09-20 | 삼성전자주식회사 | 읽기 속도를 향상시킬 수 있는 플래시 메모리 장치 |
| MX2007014846A (es) * | 2005-05-30 | 2008-02-21 | Seiko Epson Corp | Aparato de almacenamiento de semiconductor. |
| US7694071B1 (en) * | 2005-07-12 | 2010-04-06 | Seagate Technology Llc | Disk drives and methods allowing configurable zoning |
| EP1952404B1 (en) * | 2005-11-22 | 2010-05-12 | SanDisk Corporation | Method and memory system for legacy hosts |
| US7739472B2 (en) | 2005-11-22 | 2010-06-15 | Sandisk Corporation | Memory system for legacy hosts |
| US7747927B2 (en) | 2005-11-22 | 2010-06-29 | Sandisk Corporation | Method for adapting a memory system to operate with a legacy host originally designed to operate with a different memory system |
| US7307887B2 (en) * | 2005-12-29 | 2007-12-11 | Sandisk Corporation | Continued verification in non-volatile memory write operations |
| US7352629B2 (en) * | 2005-12-29 | 2008-04-01 | Sandisk Corporation | Systems for continued verification in non-volatile memory write operations |
| US7428180B2 (en) * | 2006-01-25 | 2008-09-23 | Samsung Electronics Co., Ltd. | Semiconductor memory devices and methods of testing for failed bits of semiconductor memory devices |
| US20070234143A1 (en) * | 2006-01-25 | 2007-10-04 | Samsung Electronics Co., Ltd. | Semiconductor memory devices and methods of testing for failed bits of semiconductor memory devices |
| US7773421B2 (en) * | 2006-05-08 | 2010-08-10 | Macronix International Co., Ltd. | Method and apparatus for accessing memory with read error by changing comparison |
| US7471562B2 (en) * | 2006-05-08 | 2008-12-30 | Macronix International Co., Ltd. | Method and apparatus for accessing nonvolatile memory with read error by changing read reference |
| US8077516B2 (en) * | 2006-05-08 | 2011-12-13 | Macronix International Co., Ltd. | Method and apparatus for accessing memory with read error by changing comparison |
| WO2007132456A2 (en) | 2006-05-12 | 2007-11-22 | Anobit Technologies Ltd. | Memory device with adaptive capacity |
| WO2007132453A2 (en) | 2006-05-12 | 2007-11-22 | Anobit Technologies Ltd. | Distortion estimation and cancellation in memory devices |
| WO2007132452A2 (en) | 2006-05-12 | 2007-11-22 | Anobit Technologies | Reducing programming error in memory devices |
| WO2007132457A2 (en) | 2006-05-12 | 2007-11-22 | Anobit Technologies Ltd. | Combined distortion estimation and error correction coding for memory devices |
| US7355892B2 (en) * | 2006-06-30 | 2008-04-08 | Sandisk Corporation | Partial page fail bit detection in flash memory devices |
| US7304893B1 (en) | 2006-06-30 | 2007-12-04 | Sandisk Corporation | Method of partial page fail bit detection in flash memory devices |
| US7680841B2 (en) * | 2006-07-26 | 2010-03-16 | International Business Machines Corporation | Determining whether data written to source storage locations according to a write order is copied to corresponding target storage locations in the write order |
| KR100744013B1 (ko) * | 2006-07-31 | 2007-07-30 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것의 소거 방법 |
| EP2487794A3 (en) * | 2006-08-22 | 2013-02-13 | Mosaid Technologies Incorporated | Modular command structure for memory and memory system |
| US8060806B2 (en) | 2006-08-27 | 2011-11-15 | Anobit Technologies Ltd. | Estimation of non-linear distortion in memory devices |
| US7450425B2 (en) * | 2006-08-30 | 2008-11-11 | Micron Technology, Inc. | Non-volatile memory cell read failure reduction |
| KR100819106B1 (ko) * | 2006-09-27 | 2008-04-02 | 삼성전자주식회사 | 상변화 메모리 장치에서의 라이트 동작방법 |
| WO2008053472A2 (en) | 2006-10-30 | 2008-05-08 | Anobit Technologies Ltd. | Reading memory cells using multiple thresholds |
| WO2008053473A2 (en) | 2006-10-30 | 2008-05-08 | Anobit Technologies Ltd. | Memory cell readout using successive approximation |
| KR100849715B1 (ko) * | 2006-11-07 | 2008-08-01 | 주식회사 하이닉스반도체 | 글로벌 페이지 버퍼를 구비하는 낸드형 플래쉬 메모리소자및 데이터 리드 방법 |
| US7924648B2 (en) | 2006-11-28 | 2011-04-12 | Anobit Technologies Ltd. | Memory power and performance management |
| US8151163B2 (en) | 2006-12-03 | 2012-04-03 | Anobit Technologies Ltd. | Automatic defect management in memory devices |
| KR100926475B1 (ko) * | 2006-12-11 | 2009-11-12 | 삼성전자주식회사 | 멀티 비트 플래시 메모리 장치 및 그것의 프로그램 방법 |
| US7900102B2 (en) | 2006-12-17 | 2011-03-01 | Anobit Technologies Ltd. | High-speed programming of memory devices |
| US7817456B2 (en) * | 2006-12-22 | 2010-10-19 | Sidense Corp. | Program lock circuit for a mask programmable anti-fuse memory array |
| CA2649002C (en) * | 2006-12-22 | 2010-04-20 | Sidense Corp. | A program verify method for otp memories |
| KR100897604B1 (ko) | 2007-01-03 | 2009-05-14 | 삼성전자주식회사 | 검증 성공된 메모리 셀에 대하여 재검증이 가능한 비휘발성 메모리 장치의 구동 방법 및 비휘발성 메모리 장치 |
| KR100885912B1 (ko) * | 2007-01-23 | 2009-02-26 | 삼성전자주식회사 | 기입된 데이터 값에 기초하여 데이터를 선택적으로검증하는 데이터 검증 방법 및 반도체 메모리 장치 |
| KR100877610B1 (ko) * | 2007-01-23 | 2009-01-09 | 삼성전자주식회사 | 페이지 데이터 저장 방법과 저장 장치 |
| US7751240B2 (en) | 2007-01-24 | 2010-07-06 | Anobit Technologies Ltd. | Memory device with negative thresholds |
| US8151166B2 (en) | 2007-01-24 | 2012-04-03 | Anobit Technologies Ltd. | Reduction of back pattern dependency effects in memory devices |
| KR100877609B1 (ko) * | 2007-01-29 | 2009-01-09 | 삼성전자주식회사 | 버퍼 메모리의 플래그 셀 어레이를 이용하여 데이터 오류 정정을 수행하는 반도체 메모리 시스템 및 그 구동 방법 |
| KR100871700B1 (ko) * | 2007-02-13 | 2008-12-08 | 삼성전자주식회사 | 불휘발성 메모리 장치에서 전하 손실에 기인한 오류 데이터정정 방법 |
| US8369141B2 (en) | 2007-03-12 | 2013-02-05 | Apple Inc. | Adaptive estimation of memory cell read thresholds |
| US8001320B2 (en) | 2007-04-22 | 2011-08-16 | Anobit Technologies Ltd. | Command interface for memory devices |
| US8234545B2 (en) | 2007-05-12 | 2012-07-31 | Apple Inc. | Data storage with incremental redundancy |
| WO2008139441A2 (en) | 2007-05-12 | 2008-11-20 | Anobit Technologies Ltd. | Memory device with internal signal processing unit |
| US7925936B1 (en) | 2007-07-13 | 2011-04-12 | Anobit Technologies Ltd. | Memory device with non-uniform programming levels |
| US8259497B2 (en) | 2007-08-06 | 2012-09-04 | Apple Inc. | Programming schemes for multi-level analog memory cells |
| US7944702B2 (en) | 2007-08-27 | 2011-05-17 | Super Talent Electronics, Inc. | Press-push flash drive apparatus with metal tubular casing and snap-coupled plastic sleeve |
| US7619925B2 (en) * | 2007-08-29 | 2009-11-17 | Macronix International Co., Ltd. | Virtual ground array memory and programming method thereof |
| US8174905B2 (en) | 2007-09-19 | 2012-05-08 | Anobit Technologies Ltd. | Programming orders for reducing distortion in arrays of multi-level analog memory cells |
| WO2009095902A2 (en) * | 2008-01-31 | 2009-08-06 | Densbits Technologies Ltd. | Systems and methods for handling immediate data errors in flash memory |
| WO2009037697A2 (en) * | 2007-09-20 | 2009-03-26 | Densbits Technologies Ltd. | Improved systems and methods for determining logical values of coupled flash memory cells |
| US7773413B2 (en) | 2007-10-08 | 2010-08-10 | Anobit Technologies Ltd. | Reliable data storage in analog memory cells in the presence of temperature variations |
| US8068360B2 (en) | 2007-10-19 | 2011-11-29 | Anobit Technologies Ltd. | Reading analog memory cells using built-in multi-threshold commands |
| WO2009050703A2 (en) * | 2007-10-19 | 2009-04-23 | Anobit Technologies | Data storage in analog memory cell arrays having erase failures |
| US8000141B1 (en) | 2007-10-19 | 2011-08-16 | Anobit Technologies Ltd. | Compensation for voltage drifts in analog memory cells |
| US8694715B2 (en) | 2007-10-22 | 2014-04-08 | Densbits Technologies Ltd. | Methods for adaptively programming flash memory devices and flash memory systems incorporating same |
| WO2009053961A2 (en) | 2007-10-25 | 2009-04-30 | Densbits Technologies Ltd. | Systems and methods for multiple coding rates in flash devices |
| KR101509836B1 (ko) | 2007-11-13 | 2015-04-06 | 애플 인크. | 멀티 유닛 메모리 디바이스에서의 메모리 유닛의 최적화된 선택 |
| US7924628B2 (en) * | 2007-11-14 | 2011-04-12 | Spansion Israel Ltd | Operation of a non-volatile memory array |
| US8098532B2 (en) | 2007-11-20 | 2012-01-17 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor storage device with address search circuit used when writing |
| US7945825B2 (en) * | 2007-11-25 | 2011-05-17 | Spansion Isreal, Ltd | Recovery while programming non-volatile memory (NVM) |
| US8225181B2 (en) | 2007-11-30 | 2012-07-17 | Apple Inc. | Efficient re-read operations from memory devices |
| US8116083B2 (en) * | 2007-12-04 | 2012-02-14 | Super Talent Electronics, Inc. | Lipstick-type USB device with tubular housing |
| US8607128B2 (en) * | 2007-12-05 | 2013-12-10 | Densbits Technologies Ltd. | Low power chien-search based BCH/RS decoding system for flash memory, mobile communications devices and other applications |
| US8453022B2 (en) | 2007-12-05 | 2013-05-28 | Densbits Technologies Ltd. | Apparatus and methods for generating row-specific reading thresholds in flash memory |
| WO2009072103A2 (en) | 2007-12-05 | 2009-06-11 | Densbits Technologies Ltd. | Flash memory apparatus and methods using a plurality of decoding stages including optional use of concatenated bch codes and/or designation of 'first below' cells |
| US8276051B2 (en) | 2007-12-12 | 2012-09-25 | Densbits Technologies Ltd. | Chien-search system employing a clock-gating scheme to save power for error correction decoder and other applications |
| US8209588B2 (en) | 2007-12-12 | 2012-06-26 | Anobit Technologies Ltd. | Efficient interference cancellation in analog memory cell arrays |
| WO2009074978A2 (en) | 2007-12-12 | 2009-06-18 | Densbits Technologies Ltd. | Systems and methods for error correction and decoding on multi-level physical media |
| US8456905B2 (en) | 2007-12-16 | 2013-06-04 | Apple Inc. | Efficient data storage in multi-plane memory devices |
| WO2009078006A2 (en) | 2007-12-18 | 2009-06-25 | Densbits Technologies Ltd. | Apparatus for coding at a plurality of rates in multi-level flash memory systems, and methods useful in conjunction therewith |
| US8085586B2 (en) | 2007-12-27 | 2011-12-27 | Anobit Technologies Ltd. | Wear level estimation in analog memory cells |
| US8156398B2 (en) | 2008-02-05 | 2012-04-10 | Anobit Technologies Ltd. | Parameter estimation based on error correction code parity check equations |
| US20090201748A1 (en) * | 2008-02-11 | 2009-08-13 | Sony Corporation | Removable nonvolatile memory system with destructive read |
| US7924587B2 (en) | 2008-02-21 | 2011-04-12 | Anobit Technologies Ltd. | Programming of analog memory cells using a single programming pulse per state transition |
| US7864573B2 (en) | 2008-02-24 | 2011-01-04 | Anobit Technologies Ltd. | Programming analog memory cells for reduced variance after retention |
| US8230300B2 (en) | 2008-03-07 | 2012-07-24 | Apple Inc. | Efficient readout from analog memory cells using data compression |
| US8400858B2 (en) | 2008-03-18 | 2013-03-19 | Apple Inc. | Memory device with reduced sense time readout |
| US8059457B2 (en) | 2008-03-18 | 2011-11-15 | Anobit Technologies Ltd. | Memory device with multiple-accuracy read commands |
| WO2009118720A2 (en) * | 2008-03-25 | 2009-10-01 | Densbits Technologies Ltd. | Apparatus and methods for hardware-efficient unbiased rounding |
| US8116122B2 (en) | 2008-06-27 | 2012-02-14 | Seagate Technology Llc | Spin-transfer torque memory self-reference read method |
| US8116123B2 (en) | 2008-06-27 | 2012-02-14 | Seagate Technology Llc | Spin-transfer torque memory non-destructive self-reference read method |
| TWI386803B (zh) * | 2008-07-02 | 2013-02-21 | Silicon Motion Inc | 快閃記憶卡及快閃記憶體預防資料毀損的方法 |
| US7995388B1 (en) | 2008-08-05 | 2011-08-09 | Anobit Technologies Ltd. | Data storage using modified voltages |
| US7924613B1 (en) | 2008-08-05 | 2011-04-12 | Anobit Technologies Ltd. | Data storage in analog memory cells with protection against programming interruption |
| US8332725B2 (en) | 2008-08-20 | 2012-12-11 | Densbits Technologies Ltd. | Reprogramming non volatile memory portions |
| US8949684B1 (en) | 2008-09-02 | 2015-02-03 | Apple Inc. | Segmented data storage |
| US8169825B1 (en) | 2008-09-02 | 2012-05-01 | Anobit Technologies Ltd. | Reliable data storage in analog memory cells subjected to long retention periods |
| US8000135B1 (en) | 2008-09-14 | 2011-08-16 | Anobit Technologies Ltd. | Estimation of memory cell read thresholds by sampling inside programming level distribution intervals |
| US8482978B1 (en) | 2008-09-14 | 2013-07-09 | Apple Inc. | Estimation of memory cell read thresholds by sampling inside programming level distribution intervals |
| US7969782B2 (en) | 2008-09-26 | 2011-06-28 | Micron Technology, Inc. | Determining memory page status |
| CN101685676B (zh) * | 2008-09-26 | 2014-07-02 | 美光科技公司 | 确定存储器页状况 |
| US8239734B1 (en) | 2008-10-15 | 2012-08-07 | Apple Inc. | Efficient data storage in storage device arrays |
| US7813168B2 (en) * | 2008-10-27 | 2010-10-12 | Seagate Technology Llc | Spin-transfer torque memory self-reference read and write assist methods |
| US7826260B2 (en) * | 2008-10-27 | 2010-11-02 | Seagate Technology Llc | Spin-transfer torque memory self-reference read and write assist methods |
| US8095834B2 (en) * | 2008-10-30 | 2012-01-10 | Micron Technology, Inc. | Macro and command execution from memory array |
| US8713330B1 (en) | 2008-10-30 | 2014-04-29 | Apple Inc. | Data scrambling in memory devices |
| US7898838B2 (en) | 2008-10-31 | 2011-03-01 | Seagate Technology Llc | Resistive sense memory calibration for self-reference read method |
| US7876604B2 (en) * | 2008-11-05 | 2011-01-25 | Seagate Technology Llc | Stram with self-reference read scheme |
| US8208304B2 (en) | 2008-11-16 | 2012-06-26 | Anobit Technologies Ltd. | Storage at M bits/cell density in N bits/cell analog memory cell devices, M>N |
| US8159864B2 (en) * | 2008-12-08 | 2012-04-17 | Qualcomm Incorporated | Data integrity preservation in spin transfer torque magnetoresistive random access memory |
| US8174857B1 (en) | 2008-12-31 | 2012-05-08 | Anobit Technologies Ltd. | Efficient readout schemes for analog memory cell devices using multiple read threshold sets |
| US8248831B2 (en) | 2008-12-31 | 2012-08-21 | Apple Inc. | Rejuvenation of analog memory cells |
| US8924661B1 (en) | 2009-01-18 | 2014-12-30 | Apple Inc. | Memory system including a controller and processors associated with memory devices |
| US8161355B2 (en) * | 2009-02-11 | 2012-04-17 | Mosys, Inc. | Automatic refresh for improving data retention and endurance characteristics of an embedded non-volatile memory in a standard CMOS logic process |
| US8228701B2 (en) | 2009-03-01 | 2012-07-24 | Apple Inc. | Selective activation of programming schemes in analog memory cell arrays |
| US8296628B2 (en) * | 2009-03-06 | 2012-10-23 | Texas Instruments Incorporated | Data path read/write sequencing for reduced power consumption |
| US8259506B1 (en) | 2009-03-25 | 2012-09-04 | Apple Inc. | Database of memory read thresholds |
| US8832354B2 (en) | 2009-03-25 | 2014-09-09 | Apple Inc. | Use of host system resources by memory controller |
| US8819385B2 (en) | 2009-04-06 | 2014-08-26 | Densbits Technologies Ltd. | Device and method for managing a flash memory |
| US8458574B2 (en) | 2009-04-06 | 2013-06-04 | Densbits Technologies Ltd. | Compact chien-search based decoding apparatus and method |
| US8238157B1 (en) | 2009-04-12 | 2012-08-07 | Apple Inc. | Selective re-programming of analog memory cells |
| US8566510B2 (en) | 2009-05-12 | 2013-10-22 | Densbits Technologies Ltd. | Systems and method for flash memory management |
| US8479080B1 (en) | 2009-07-12 | 2013-07-02 | Apple Inc. | Adaptive over-provisioning in memory systems |
| US8305812B2 (en) * | 2009-08-26 | 2012-11-06 | Densbits Technologies Ltd. | Flash memory module and method for programming a page of flash memory cells |
| US8868821B2 (en) | 2009-08-26 | 2014-10-21 | Densbits Technologies Ltd. | Systems and methods for pre-equalization and code design for a flash memory |
| US8995197B1 (en) | 2009-08-26 | 2015-03-31 | Densbits Technologies Ltd. | System and methods for dynamic erase and program control for flash memory device memories |
| US9330767B1 (en) | 2009-08-26 | 2016-05-03 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Flash memory module and method for programming a page of flash memory cells |
| US8495465B1 (en) | 2009-10-15 | 2013-07-23 | Apple Inc. | Error correction coding over multiple memory pages |
| US8730729B2 (en) | 2009-10-15 | 2014-05-20 | Densbits Technologies Ltd. | Systems and methods for averaging error rates in non-volatile devices and storage systems |
| US8724387B2 (en) | 2009-10-22 | 2014-05-13 | Densbits Technologies Ltd. | Method, system, and computer readable medium for reading and programming flash memory cells using multiple bias voltages |
| US8423866B2 (en) * | 2009-10-28 | 2013-04-16 | SanDisk Technologies, Inc. | Non-volatile memory and method with post-write read and adaptive re-write to manage errors |
| US8634240B2 (en) * | 2009-10-28 | 2014-01-21 | SanDisk Technologies, Inc. | Non-volatile memory and method with accelerated post-write read to manage errors |
| US8214700B2 (en) * | 2009-10-28 | 2012-07-03 | Sandisk Technologies Inc. | Non-volatile memory and method with post-write read and adaptive re-write to manage errors |
| US8504884B2 (en) * | 2009-10-29 | 2013-08-06 | Freescale Semiconductor, Inc. | Threshold voltage techniques for detecting an imminent read failure in a memory array |
| US8626988B2 (en) * | 2009-11-19 | 2014-01-07 | Densbits Technologies Ltd. | System and method for uncoded bit error rate equalization via interleaving |
| US8677054B1 (en) | 2009-12-16 | 2014-03-18 | Apple Inc. | Memory management schemes for non-volatile memory devices |
| US9037777B2 (en) | 2009-12-22 | 2015-05-19 | Densbits Technologies Ltd. | Device, system, and method for reducing program/read disturb in flash arrays |
| US8607124B2 (en) * | 2009-12-24 | 2013-12-10 | Densbits Technologies Ltd. | System and method for setting a flash memory cell read threshold |
| US8694814B1 (en) | 2010-01-10 | 2014-04-08 | Apple Inc. | Reuse of host hibernation storage space by memory controller |
| US8572311B1 (en) | 2010-01-11 | 2013-10-29 | Apple Inc. | Redundant data storage in multi-die memory systems |
| US8341502B2 (en) * | 2010-02-28 | 2012-12-25 | Densbits Technologies Ltd. | System and method for multi-dimensional decoding |
| US8516274B2 (en) | 2010-04-06 | 2013-08-20 | Densbits Technologies Ltd. | Method, system and medium for analog encryption in a flash memory |
| US8527840B2 (en) | 2010-04-06 | 2013-09-03 | Densbits Technologies Ltd. | System and method for restoring damaged data programmed on a flash device |
| US8745317B2 (en) | 2010-04-07 | 2014-06-03 | Densbits Technologies Ltd. | System and method for storing information in a multi-level cell memory |
| US9021177B2 (en) | 2010-04-29 | 2015-04-28 | Densbits Technologies Ltd. | System and method for allocating and using spare blocks in a flash memory |
| US8694853B1 (en) | 2010-05-04 | 2014-04-08 | Apple Inc. | Read commands for reading interfering memory cells |
| US8799747B2 (en) * | 2010-06-03 | 2014-08-05 | Seagate Technology Llc | Data hardening to compensate for loss of data retention characteristics in a non-volatile memory |
| US8572423B1 (en) | 2010-06-22 | 2013-10-29 | Apple Inc. | Reducing peak current in memory systems |
| US8539311B2 (en) | 2010-07-01 | 2013-09-17 | Densbits Technologies Ltd. | System and method for data recovery in multi-level cell memories |
| US8510639B2 (en) | 2010-07-01 | 2013-08-13 | Densbits Technologies Ltd. | System and method for multi-dimensional encoding and decoding |
| US8467249B2 (en) | 2010-07-06 | 2013-06-18 | Densbits Technologies Ltd. | Systems and methods for storing, retrieving, and adjusting read thresholds in flash memory storage system |
| US8432732B2 (en) | 2010-07-09 | 2013-04-30 | Sandisk Technologies Inc. | Detection of word-line leakage in memory arrays |
| US8305807B2 (en) | 2010-07-09 | 2012-11-06 | Sandisk Technologies Inc. | Detection of broken word-lines in memory arrays |
| US8514630B2 (en) | 2010-07-09 | 2013-08-20 | Sandisk Technologies Inc. | Detection of word-line leakage in memory arrays: current based approach |
| US8595591B1 (en) | 2010-07-11 | 2013-11-26 | Apple Inc. | Interference-aware assignment of programming levels in analog memory cells |
| US9104580B1 (en) | 2010-07-27 | 2015-08-11 | Apple Inc. | Cache memory for hybrid disk drives |
| US8645794B1 (en) | 2010-07-31 | 2014-02-04 | Apple Inc. | Data storage in analog memory cells using a non-integer number of bits per cell |
| US8856475B1 (en) | 2010-08-01 | 2014-10-07 | Apple Inc. | Efficient selection of memory blocks for compaction |
| US8694854B1 (en) | 2010-08-17 | 2014-04-08 | Apple Inc. | Read threshold setting based on soft readout statistics |
| US8964464B2 (en) | 2010-08-24 | 2015-02-24 | Densbits Technologies Ltd. | System and method for accelerated sampling |
| US8508995B2 (en) | 2010-09-15 | 2013-08-13 | Densbits Technologies Ltd. | System and method for adjusting read voltage thresholds in memories |
| US9021181B1 (en) | 2010-09-27 | 2015-04-28 | Apple Inc. | Memory management for unifying memory cell conditions by using maximum time intervals |
| US9063878B2 (en) | 2010-11-03 | 2015-06-23 | Densbits Technologies Ltd. | Method, system and computer readable medium for copy back |
| US8850100B2 (en) | 2010-12-07 | 2014-09-30 | Densbits Technologies Ltd. | Interleaving codeword portions between multiple planes and/or dies of a flash memory device |
| US8472280B2 (en) | 2010-12-21 | 2013-06-25 | Sandisk Technologies Inc. | Alternate page by page programming scheme |
| US10079068B2 (en) | 2011-02-23 | 2018-09-18 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Devices and method for wear estimation based memory management |
| US8693258B2 (en) | 2011-03-17 | 2014-04-08 | Densbits Technologies Ltd. | Obtaining soft information using a hard interface |
| US8990665B1 (en) | 2011-04-06 | 2015-03-24 | Densbits Technologies Ltd. | System, method and computer program product for joint search of a read threshold and soft decoding |
| US9337872B2 (en) | 2011-04-30 | 2016-05-10 | Rambus Inc. | Configurable, error-tolerant memory control |
| US8379454B2 (en) | 2011-05-05 | 2013-02-19 | Sandisk Technologies Inc. | Detection of broken word-lines in memory arrays |
| US9110785B1 (en) | 2011-05-12 | 2015-08-18 | Densbits Technologies Ltd. | Ordered merge of data sectors that belong to memory space portions |
| US8996790B1 (en) | 2011-05-12 | 2015-03-31 | Densbits Technologies Ltd. | System and method for flash memory management |
| US9501392B1 (en) | 2011-05-12 | 2016-11-22 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Management of a non-volatile memory module |
| US9396106B2 (en) | 2011-05-12 | 2016-07-19 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Advanced management of a non-volatile memory |
| US9195592B1 (en) | 2011-05-12 | 2015-11-24 | Densbits Technologies Ltd. | Advanced management of a non-volatile memory |
| US9372792B1 (en) | 2011-05-12 | 2016-06-21 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Advanced management of a non-volatile memory |
| US8667211B2 (en) | 2011-06-01 | 2014-03-04 | Densbits Technologies Ltd. | System and method for managing a non-volatile memory |
| US8456911B2 (en) | 2011-06-07 | 2013-06-04 | Sandisk Technologies Inc. | Intelligent shifting of read pass voltages for non-volatile storage |
| US8726104B2 (en) | 2011-07-28 | 2014-05-13 | Sandisk Technologies Inc. | Non-volatile memory and method with accelerated post-write read using combined verification of multiple pages |
| US8775901B2 (en) | 2011-07-28 | 2014-07-08 | SanDisk Technologies, Inc. | Data recovery for defective word lines during programming of non-volatile memory arrays |
| US8750042B2 (en) | 2011-07-28 | 2014-06-10 | Sandisk Technologies Inc. | Combined simultaneous sensing of multiple wordlines in a post-write read (PWR) and detection of NAND failures |
| US8588003B1 (en) | 2011-08-01 | 2013-11-19 | Densbits Technologies Ltd. | System, method and computer program product for programming and for recovering from a power failure |
| US8553468B2 (en) | 2011-09-21 | 2013-10-08 | Densbits Technologies Ltd. | System and method for managing erase operations in a non-volatile memory |
| CN102509557B (zh) * | 2011-11-04 | 2014-10-15 | 珠海天威技术开发有限公司 | 电可擦可编程只读存储器的数据擦写控制装置及方法、芯片及其数据写入方法、耗材容器 |
| US8947941B2 (en) | 2012-02-09 | 2015-02-03 | Densbits Technologies Ltd. | State responsive operations relating to flash memory cells |
| US8996788B2 (en) | 2012-02-09 | 2015-03-31 | Densbits Technologies Ltd. | Configurable flash interface |
| US8730722B2 (en) | 2012-03-02 | 2014-05-20 | Sandisk Technologies Inc. | Saving of data in cases of word-line to word-line short in memory arrays |
| WO2013134890A1 (en) * | 2012-03-13 | 2013-09-19 | Micron Technology, Inc. | Nonconsecutive sensing of multilevel memory cells |
| US8996793B1 (en) | 2012-04-24 | 2015-03-31 | Densbits Technologies Ltd. | System, method and computer readable medium for generating soft information |
| US8838937B1 (en) | 2012-05-23 | 2014-09-16 | Densbits Technologies Ltd. | Methods, systems and computer readable medium for writing and reading data |
| US8879325B1 (en) | 2012-05-30 | 2014-11-04 | Densbits Technologies Ltd. | System, method and computer program product for processing read threshold information and for reading a flash memory module |
| US8566671B1 (en) | 2012-06-29 | 2013-10-22 | Sandisk Technologies Inc. | Configurable accelerated post-write read to manage errors |
| US9921954B1 (en) | 2012-08-27 | 2018-03-20 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Method and system for split flash memory management between host and storage controller |
| US9368225B1 (en) | 2012-11-21 | 2016-06-14 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Determining read thresholds based upon read error direction statistics |
| CN103001956A (zh) * | 2012-11-23 | 2013-03-27 | 杭州也要买电子商务有限公司 | 一种对系统读操作请求进行权限验证的方法 |
| US9069659B1 (en) | 2013-01-03 | 2015-06-30 | Densbits Technologies Ltd. | Read threshold determination using reference read threshold |
| US9076530B2 (en) | 2013-02-07 | 2015-07-07 | Seagate Technology Llc | Non-volatile write buffer data retention pending scheduled verification |
| US9552296B2 (en) * | 2013-03-15 | 2017-01-24 | International Business Machines Corporation | Verifying shared memory integrity |
| US9250995B2 (en) * | 2013-05-29 | 2016-02-02 | Seagate Technology Llc | Protection of data in memory |
| US9136876B1 (en) | 2013-06-13 | 2015-09-15 | Densbits Technologies Ltd. | Size limited multi-dimensional decoding |
| CN103345610B (zh) * | 2013-06-20 | 2015-09-23 | 武汉天喻信息产业股份有限公司 | 快速验证智能卡数据完整性的设备及方法 |
| US20150006784A1 (en) * | 2013-06-27 | 2015-01-01 | Sandisk Technologies Inc. | Efficient Post Write Read in Three Dimensional Nonvolatile Memory |
| US9218242B2 (en) * | 2013-07-02 | 2015-12-22 | Sandisk Technologies Inc. | Write operations for defect management in nonvolatile memory |
| US9063671B2 (en) | 2013-07-02 | 2015-06-23 | Sandisk Technologies Inc. | Write operations with full sequence programming for defect management in nonvolatile memory |
| US9165683B2 (en) | 2013-09-23 | 2015-10-20 | Sandisk Technologies Inc. | Multi-word line erratic programming detection |
| US9413491B1 (en) | 2013-10-08 | 2016-08-09 | Avago Technologies General Ip (Singapore) Pte. Ltd. | System and method for multiple dimension decoding and encoding a message |
| US9397706B1 (en) | 2013-10-09 | 2016-07-19 | Avago Technologies General Ip (Singapore) Pte. Ltd. | System and method for irregular multiple dimension decoding and encoding |
| US9786388B1 (en) | 2013-10-09 | 2017-10-10 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Detecting and managing bad columns |
| US9348694B1 (en) | 2013-10-09 | 2016-05-24 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Detecting and managing bad columns |
| US9043537B1 (en) | 2013-11-21 | 2015-05-26 | Sandisk Technologies Inc. | Update block programming order |
| US9213601B2 (en) | 2013-12-03 | 2015-12-15 | Sandisk Technologies Inc. | Adaptive data re-compaction after post-write read verification operations |
| KR102140784B1 (ko) * | 2013-12-03 | 2020-08-03 | 삼성전자주식회사 | 비휘발성 메모리 장치의 데이터 기록 방법 |
| US9058881B1 (en) | 2013-12-05 | 2015-06-16 | Sandisk Technologies Inc. | Systems and methods for partial page programming of multi level cells |
| US9244631B2 (en) | 2013-12-06 | 2016-01-26 | Sandisk Technologies Inc. | Lower page only host burst writes |
| US9239756B2 (en) * | 2013-12-13 | 2016-01-19 | Sandisk Technologies Inc. | Systems and methods for performing data recovery in a memory system |
| DE102014101945A1 (de) * | 2013-12-23 | 2015-06-25 | Endress + Hauser Gmbh + Co. Kg | Messumformer mit Überwachungsfunktion |
| US9208023B2 (en) * | 2013-12-23 | 2015-12-08 | Sandisk Technologies Inc. | Systems and methods for scheduling post-write read in nonvolatile memory |
| US9536612B1 (en) | 2014-01-23 | 2017-01-03 | Avago Technologies General Ip (Singapore) Pte. Ltd | Digital signaling processing for three dimensional flash memory arrays |
| US10120792B1 (en) | 2014-01-29 | 2018-11-06 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Programming an embedded flash storage device |
| US8902652B1 (en) | 2014-05-13 | 2014-12-02 | Sandisk Technologies Inc. | Systems and methods for lower page writes |
| US8886877B1 (en) | 2014-05-15 | 2014-11-11 | Sandisk Technologies Inc. | In-situ block folding for nonvolatile memory |
| US9542262B1 (en) | 2014-05-29 | 2017-01-10 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Error correction |
| US9892033B1 (en) | 2014-06-24 | 2018-02-13 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Management of memory units |
| US9584159B1 (en) | 2014-07-03 | 2017-02-28 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Interleaved encoding |
| US9972393B1 (en) | 2014-07-03 | 2018-05-15 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Accelerating programming of a flash memory module |
| US9449702B1 (en) | 2014-07-08 | 2016-09-20 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Power management |
| US9460809B2 (en) | 2014-07-10 | 2016-10-04 | Sandisk Technologies Llc | AC stress mode to screen out word line to word line shorts |
| US9514835B2 (en) | 2014-07-10 | 2016-12-06 | Sandisk Technologies Llc | Determination of word line to word line shorts between adjacent blocks |
| US9443612B2 (en) | 2014-07-10 | 2016-09-13 | Sandisk Technologies Llc | Determination of bit line to low voltage signal shorts |
| US9484086B2 (en) | 2014-07-10 | 2016-11-01 | Sandisk Technologies Llc | Determination of word line to local source line shorts |
| US9202593B1 (en) | 2014-09-02 | 2015-12-01 | Sandisk Technologies Inc. | Techniques for detecting broken word lines in non-volatile memories |
| US9240249B1 (en) | 2014-09-02 | 2016-01-19 | Sandisk Technologies Inc. | AC stress methods to screen out bit line defects |
| US9449694B2 (en) | 2014-09-04 | 2016-09-20 | Sandisk Technologies Llc | Non-volatile memory with multi-word line select for defect detection operations |
| US9524211B1 (en) | 2014-11-18 | 2016-12-20 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Codeword management |
| US10305515B1 (en) | 2015-02-02 | 2019-05-28 | Avago Technologies International Sales Pte. Limited | System and method for encoding using multiple linear feedback shift registers |
| KR102292217B1 (ko) | 2015-02-06 | 2021-08-24 | 삼성전자주식회사 | 내부적으로 데이터 읽기 검증을 수행할 수 있는 메모리 장치, 이의 작동 방법, 및 이를 포함하는 메모리 시스템 |
| CN106158030B (zh) * | 2015-04-28 | 2019-09-24 | 旺宏电子股份有限公司 | 对存储器装置编程的方法以及相关的存储器装置 |
| JP2018514868A (ja) * | 2015-04-30 | 2018-06-07 | マイクロチップ テクノロジー インコーポレイテッドＭｉｃｒｏｃｈｉｐ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃｏｒｐｏｒａｔｅｄ | 改良された命令セットを有する中央処理ユニット |
| US10628255B1 (en) | 2015-06-11 | 2020-04-21 | Avago Technologies International Sales Pte. Limited | Multi-dimensional decoding |
| JP6359491B2 (ja) * | 2015-06-12 | 2018-07-18 | 東芝メモリ株式会社 | 半導体記憶装置 |
| US9851921B1 (en) | 2015-07-05 | 2017-12-26 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Flash memory chip processing |
| US9659666B2 (en) | 2015-08-31 | 2017-05-23 | Sandisk Technologies Llc | Dynamic memory recovery at the sub-block level |
| US9619321B1 (en) | 2015-10-08 | 2017-04-11 | Seagate Technology Llc | Internal copy-back with read-verify |
| US9858009B2 (en) | 2015-10-26 | 2018-01-02 | Sandisk Technologies Llc | Data folding in 3D nonvolatile memory |
| CN105389239A (zh) * | 2015-12-10 | 2016-03-09 | 浪潮电子信息产业股份有限公司 | 天梭k1系统路由模块寄存器信息自动校验方法 |
| US9954558B1 (en) | 2016-03-03 | 2018-04-24 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Fast decoding of data stored in a flash memory |
| US9996280B2 (en) * | 2016-03-15 | 2018-06-12 | Sandisk Technologies Llc | Data register copying for non-volatile storage array operations |
| US9952775B2 (en) * | 2016-08-11 | 2018-04-24 | SK Hynix Inc. | Unusable column mapping in flash memory devices |
| TWI708253B (zh) * | 2018-11-16 | 2020-10-21 | 力旺電子股份有限公司 | 非揮發性記憶體良率提升的設計暨測試方法 |
| KR20200087557A (ko) | 2019-01-11 | 2020-07-21 | 주식회사 엘지화학 | 에러 복구 방법, 이를 이용한 마이크로 컨트롤러 유닛, 및 상기 마이크로 컨트롤러를 포함하는 배터리 장치 |
| WO2020220246A1 (en) * | 2019-04-30 | 2020-11-05 | Yangtze Memory Technologies Co., Ltd. | Electronic apparatus and method of managing read levels of flash memory |
| US11556416B2 (en) | 2021-05-05 | 2023-01-17 | Apple Inc. | Controlling memory readout reliability and throughput by adjusting distance between read thresholds |
| US11847342B2 (en) | 2021-07-28 | 2023-12-19 | Apple Inc. | Efficient transfer of hard data and confidence levels in reading a nonvolatile memory |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4577293A (en) * | 1984-06-01 | 1986-03-18 | International Business Machines Corporation | Distributed, on-chip cache |
| JP3152720B2 (ja) * | 1991-03-12 | 2001-04-03 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JPH08249893A (ja) * | 1995-03-07 | 1996-09-27 | Toshiba Corp | 半導体記憶装置 |
| US5602789A (en) * | 1991-03-12 | 1997-02-11 | Kabushiki Kaisha Toshiba | Electrically erasable and programmable non-volatile and multi-level memory systemn with write-verify controller |
| JP2647321B2 (ja) * | 1991-12-19 | 1997-08-27 | 株式会社東芝 | 不揮発性半導体記憶装置及びこれを用いた記憶システム |
| US5532962A (en) * | 1992-05-20 | 1996-07-02 | Sandisk Corporation | Soft errors handling in EEPROM devices |
| JP3212396B2 (ja) * | 1993-01-14 | 2001-09-25 | 富士通株式会社 | 不揮発性半導体記憶装置 |
| US5748939A (en) * | 1993-06-30 | 1998-05-05 | Intel Corporation | Memory device with a central control bus and a control access register for translating an access request into an access cycle on the central control bus |
| US5410544A (en) * | 1993-06-30 | 1995-04-25 | Intel Corporation | External tester control for flash memory |
| JP3013714B2 (ja) * | 1994-09-28 | 2000-02-28 | 日本電気株式会社 | 半導体記憶装置 |
| KR100208433B1 (ko) | 1995-12-27 | 1999-07-15 | 김영환 | 플래쉬 메모리 소자 및 그를 이용한 프로그램 방법 |
| KR100223868B1 (ko) * | 1996-07-12 | 1999-10-15 | 구본준 | 비휘발성 메모리를 프로그램하는 방법 |
| US5890152A (en) * | 1996-09-09 | 1999-03-30 | Seymour Alvin Rapaport | Personal feedback browser for obtaining media files |
| JP3796851B2 (ja) * | 1996-10-21 | 2006-07-12 | ソニー株式会社 | 不揮発性半導体記憶装置 |
| JP3898349B2 (ja) * | 1997-07-29 | 2007-03-28 | 株式会社東芝 | 半導体記憶装置 |
| JP2000013581A (ja) | 1998-06-24 | 2000-01-14 | Ricoh Co Ltd | ファクシミリ装置 |
| JP2000123581A (ja) * | 1998-10-14 | 2000-04-28 | Hitachi Ltd | 半導体記憶装置の書き込み方法、および半導体記憶装置 |
| JP3219069B2 (ja) * | 1999-01-25 | 2001-10-15 | エヌイーシーマイクロシステム株式会社 | 不揮発性半導体記憶装置 |
| JP2000251484A (ja) * | 1999-02-26 | 2000-09-14 | Sony Corp | 不揮発性半導体記憶装置 |
| US6266273B1 (en) * | 2000-08-21 | 2001-07-24 | Sandisk Corporation | Method and structure for reliable data copy operation for non-volatile memories |
-
2000
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