JPH11203892A - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
- Publication number
- JPH11203892A JPH11203892A JP159898A JP159898A JPH11203892A JP H11203892 A JPH11203892 A JP H11203892A JP 159898 A JP159898 A JP 159898A JP 159898 A JP159898 A JP 159898A JP H11203892 A JPH11203892 A JP H11203892A
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Abstract
(57)【要約】
【課題】 誤り訂正回路を使用した半導体不揮発性記憶
装置であって、パリィティエンコーダ部で処理できるビ
ット数を増やすことなく信頼性の向上を図り得る半導体
不揮発性記憶装置を提供する。 【解決手段】 電気的に読み出しと書き込みが可能な記
憶手段（８）と、前記記憶手段からデータを読み出し
て、読み出したデータの誤りの検出とその訂正を行う誤
り訂正手段（１），（２），（３）と、前記誤り訂正手
段により検出された誤りに係る不良ビットが、０または
１のいずれに誤ったかを識別する誤り識別手段（１３）
と、誤り識別手段（１３）の識別結果に応じて、前記不
良ビットに正しい値を上書きあるいは前記不良ビットを
含む複数のビットの値を消去した後に正しい値を書き込
むかを選択的に行う書き込み制御手段（１４）を備えた
ものである。
装置であって、パリィティエンコーダ部で処理できるビ
ット数を増やすことなく信頼性の向上を図り得る半導体
不揮発性記憶装置を提供する。 【解決手段】 電気的に読み出しと書き込みが可能な記
憶手段（８）と、前記記憶手段からデータを読み出し
て、読み出したデータの誤りの検出とその訂正を行う誤
り訂正手段（１），（２），（３）と、前記誤り訂正手
段により検出された誤りに係る不良ビットが、０または
１のいずれに誤ったかを識別する誤り識別手段（１３）
と、誤り識別手段（１３）の識別結果に応じて、前記不
良ビットに正しい値を上書きあるいは前記不良ビットを
含む複数のビットの値を消去した後に正しい値を書き込
むかを選択的に行う書き込み制御手段（１４）を備えた
ものである。
Description
【０００１】
【発明の属する技術分野】本発明は誤り訂正回路を含む
半導体不揮発性記憶装置に関する。
半導体不揮発性記憶装置に関する。
【０００２】
【従来の技術】以下図面を参照しながら従来の半導体不
揮発性記憶装置について説明する。図２は従来の半導体
不揮発性記憶装置の構成を示すブロック図であり、図に
おいて、あるデータをフラッシュメモリで構成されるメ
モリ部８に入力する場合、まずデータはデータバス５を
介してパリィティエンコーダ部１に入力される。データ
を受け取ったパリィティエンコーダ部１は入力されたデ
ータをもとにしてデータの誤りを検出するための信号
（以下パリィティデータという）を生成し、このパリィ
ティデータはパリィティバス６を介してメモリ部８のパ
リィティ領域へ、データは内部データバス７を介してメ
モリ部８のデータ領域へそれぞれ同じアドレスで対にな
った状態で格納される。
揮発性記憶装置について説明する。図２は従来の半導体
不揮発性記憶装置の構成を示すブロック図であり、図に
おいて、あるデータをフラッシュメモリで構成されるメ
モリ部８に入力する場合、まずデータはデータバス５を
介してパリィティエンコーダ部１に入力される。データ
を受け取ったパリィティエンコーダ部１は入力されたデ
ータをもとにしてデータの誤りを検出するための信号
（以下パリィティデータという）を生成し、このパリィ
ティデータはパリィティバス６を介してメモリ部８のパ
リィティ領域へ、データは内部データバス７を介してメ
モリ部８のデータ領域へそれぞれ同じアドレスで対にな
った状態で格納される。
【０００３】データをメモリ部８からデータバス５に出
力する場合、出力しようとするデータと対になっている
パリィティデータはパリィティバス６を介してコンペア
部２に入力される。出力されるデータは内部データバス
７を介してパリィティエンコーダ部１に入力される。パ
リィティエンコーダ部１は入力されたデータをもとにパ
リィティデータを生成し、生成されたパリィティデータ
はバス９を介してコンペア部２に入力される。パリィテ
ィバス６を介して入力されたパリィティデータとバス９
を介して入力されたパリィティデータはコンペア部２に
よって比較され、データの良否判定が行われる。ここ
で、メモリ部８に格納されていたデータ内のあるビット
の値が何らかの影響で不良ビットに変化していたら、パ
リィティバス６を介して入力されたパリィティデータと
バス９を介して入力されたパリィティデータは異なった
数値を持つことになり、エラー情報として比較結果情報
に反映される。エラー情報を含んだ比較結果情報はバス
１０を介してパリィティデコーダ部３に入力される。パ
リィティデコーダ部３は入力された比較結果情報のエラ
ー情報をもとにメモリ部８より出力されたデータの何ビ
ット目が不良ビットかを検知し、不良ビット情報として
出力する。出力された不良ビット情報はバス１１を介し
てリペア部４に入力される。リペア部４はメモリ部８よ
り出力され内部データバス７を介して入力されたデータ
を保持しており、ここで不良ビット情報の示したデータ
内の不良ビット箇所の値を反転する。不良ビット箇所の
値を反転することで、正しい値に置き換えられたデータ
はデータバス５に出力される。
力する場合、出力しようとするデータと対になっている
パリィティデータはパリィティバス６を介してコンペア
部２に入力される。出力されるデータは内部データバス
７を介してパリィティエンコーダ部１に入力される。パ
リィティエンコーダ部１は入力されたデータをもとにパ
リィティデータを生成し、生成されたパリィティデータ
はバス９を介してコンペア部２に入力される。パリィテ
ィバス６を介して入力されたパリィティデータとバス９
を介して入力されたパリィティデータはコンペア部２に
よって比較され、データの良否判定が行われる。ここ
で、メモリ部８に格納されていたデータ内のあるビット
の値が何らかの影響で不良ビットに変化していたら、パ
リィティバス６を介して入力されたパリィティデータと
バス９を介して入力されたパリィティデータは異なった
数値を持つことになり、エラー情報として比較結果情報
に反映される。エラー情報を含んだ比較結果情報はバス
１０を介してパリィティデコーダ部３に入力される。パ
リィティデコーダ部３は入力された比較結果情報のエラ
ー情報をもとにメモリ部８より出力されたデータの何ビ
ット目が不良ビットかを検知し、不良ビット情報として
出力する。出力された不良ビット情報はバス１１を介し
てリペア部４に入力される。リペア部４はメモリ部８よ
り出力され内部データバス７を介して入力されたデータ
を保持しており、ここで不良ビット情報の示したデータ
内の不良ビット箇所の値を反転する。不良ビット箇所の
値を反転することで、正しい値に置き換えられたデータ
はデータバス５に出力される。
【０００４】
【発明が解決しようとする課題】しかしながらこのよう
な構成では、パリィティエンコーダ部で処理できるビッ
ト数に応じて不良ビット数の検知、修正ができるが、ビ
ットの誤り発生率は時間と共に増大し、パリィティエン
コーダ部で処理できるビット数内に限られた不良ビット
数を超える不良ビットが発生したところで、半導体不揮
発性記憶装置の寿命が決まってしまい、また、このパリ
ィティエンコーダ部で処理できるビット数を増やすと寿
命を延ばすことはできるが、回路規模が大幅に増えるば
かりで、時間経過によりビット誤り発生率が増大すると
いう本質は同じであるという問題点を有していた。
な構成では、パリィティエンコーダ部で処理できるビッ
ト数に応じて不良ビット数の検知、修正ができるが、ビ
ットの誤り発生率は時間と共に増大し、パリィティエン
コーダ部で処理できるビット数内に限られた不良ビット
数を超える不良ビットが発生したところで、半導体不揮
発性記憶装置の寿命が決まってしまい、また、このパリ
ィティエンコーダ部で処理できるビット数を増やすと寿
命を延ばすことはできるが、回路規模が大幅に増えるば
かりで、時間経過によりビット誤り発生率が増大すると
いう本質は同じであるという問題点を有していた。
【０００５】本発明は、上記従来の問題点を解決するも
のであり、誤り訂正回路を使用した半導体不揮発性記憶
装置であって、パリィティエンコーダ部で処理できるビ
ット数を増やすことなく信頼性の向上を図り得る半導体
不揮発性記憶装置を提供することを目的とする。
のであり、誤り訂正回路を使用した半導体不揮発性記憶
装置であって、パリィティエンコーダ部で処理できるビ
ット数を増やすことなく信頼性の向上を図り得る半導体
不揮発性記憶装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明の半導体不揮発性
記憶装置は電気的に読み出しと書き込みが可能な記憶手
段と、前記記憶手段からデータを読み出して、読み出し
たデータの誤りの検出とその訂正を行う誤り訂正手段
と、前記誤り訂正手段により検出された誤りに係る不良
ビットが、０または１のいずれに誤ったかを識別する誤
り識別手段と、前記誤り識別手段の識別結果に応じて前
記不良ビットに正しい値を上書きあるいは前記不良ビッ
トを含む複数のビットの値を消去した後に正しい値を書
き込むかを選択的に行う書き込み制御手段を備えたもの
である。
記憶装置は電気的に読み出しと書き込みが可能な記憶手
段と、前記記憶手段からデータを読み出して、読み出し
たデータの誤りの検出とその訂正を行う誤り訂正手段
と、前記誤り訂正手段により検出された誤りに係る不良
ビットが、０または１のいずれに誤ったかを識別する誤
り識別手段と、前記誤り識別手段の識別結果に応じて前
記不良ビットに正しい値を上書きあるいは前記不良ビッ
トを含む複数のビットの値を消去した後に正しい値を書
き込むかを選択的に行う書き込み制御手段を備えたもの
である。
【０００７】この発明によれば、パリィティエンコーダ
部で処理できるビット数を増やすことなく誤り訂正の信
頼性向上を図ることが可能となり、誤り訂正回路を含む
半導体不揮発性記憶装置としての信頼性が向上する。
部で処理できるビット数を増やすことなく誤り訂正の信
頼性向上を図ることが可能となり、誤り訂正回路を含む
半導体不揮発性記憶装置としての信頼性が向上する。
【０００８】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて、図面を参照しながら説明する。なお、前記従来の
ものと同一部分については同一符号を用いるものとす
る。図１は本発明の半導体不揮発性記憶装置の一実施の
形態における構成を示すブロック図であリ、図中、１は
パリィティを生成するパリィティエンコーダ部、２はパ
リィティエンコーダ部１で生成されたパリィティと後述
のパリィティバス６からのパリィティを比較しエラー情
報を出力するコンペア部、３はコンペア部２より出力さ
れたエラー情報をもとに不良ビット情報を出力するパリ
ィティデコーダ部、４はパリィティデコーダ部３より出
力された不良ビット情報をもとにデータの修正を行うリ
ペア部、５はデータバス、６はパリィティバス、７は内
部データバス、８はデータとパリィティを格納するメモ
リ部、１２はリペア部４で修正されたデータを一時格納
するデータレジスタ、１３は不良状態を判定する不良状
態検出部、１４は不良状態検出部１３で判定された結果
により救済する手段を決定する救済処理部、２０はメモ
リ部８の値を一時格納する冗長ブロック領域である。
いて、図面を参照しながら説明する。なお、前記従来の
ものと同一部分については同一符号を用いるものとす
る。図１は本発明の半導体不揮発性記憶装置の一実施の
形態における構成を示すブロック図であリ、図中、１は
パリィティを生成するパリィティエンコーダ部、２はパ
リィティエンコーダ部１で生成されたパリィティと後述
のパリィティバス６からのパリィティを比較しエラー情
報を出力するコンペア部、３はコンペア部２より出力さ
れたエラー情報をもとに不良ビット情報を出力するパリ
ィティデコーダ部、４はパリィティデコーダ部３より出
力された不良ビット情報をもとにデータの修正を行うリ
ペア部、５はデータバス、６はパリィティバス、７は内
部データバス、８はデータとパリィティを格納するメモ
リ部、１２はリペア部４で修正されたデータを一時格納
するデータレジスタ、１３は不良状態を判定する不良状
態検出部、１４は不良状態検出部１３で判定された結果
により救済する手段を決定する救済処理部、２０はメモ
リ部８の値を一時格納する冗長ブロック領域である。
【０００９】以下、その動作について説明する。まず、
あるデータをフラッシュメモリで構成されるメモリ部８
に入力する場合、そのデータはデータバス５を介してパ
リィティエンコーダ部１に入力され、データを受け取っ
たパリィティエンコーダ部１は入力されたデータをもと
にしてデータの誤りを検出するための信号（以下パリィ
ティデータという）を生成する。パリィティエンコーダ
部１で生成されたパリィティデータはパリィティバス６
を介してメモリ部８のパリィティ領域へ、データは内部
データバス７を介してメモリ部８のデータ領域へそれぞ
れ同じアドレスで対になった状態で格納される。なお、
図面が複雑となるため、このバス配線は図面上省略して
あり、また、後述のバス配線についても明らかなものは
省略してある。
あるデータをフラッシュメモリで構成されるメモリ部８
に入力する場合、そのデータはデータバス５を介してパ
リィティエンコーダ部１に入力され、データを受け取っ
たパリィティエンコーダ部１は入力されたデータをもと
にしてデータの誤りを検出するための信号（以下パリィ
ティデータという）を生成する。パリィティエンコーダ
部１で生成されたパリィティデータはパリィティバス６
を介してメモリ部８のパリィティ領域へ、データは内部
データバス７を介してメモリ部８のデータ領域へそれぞ
れ同じアドレスで対になった状態で格納される。なお、
図面が複雑となるため、このバス配線は図面上省略して
あり、また、後述のバス配線についても明らかなものは
省略してある。
【００１０】データをメモリ部８からデータバス５に出
力する場合、出力しようとするデータと対になっている
パリィティデータはパリィティバス６を介してコンペア
部２に入力され、出力されるデータは内部データバス７
を介してパリィティエンコーダ部１に入力される。パリ
ィティエンコーダ部１は入力されたデータをもとにパリ
ィティデータを生成し、生成されたパリィティデータは
バス９を介してコンペア部２に入力される。パリィティ
バス６を介して入力されたパリィティデータとバス９を
介して入力されたパリィティデータはコンペア部２によ
ってを比較され、データの良否判定が行われる。ここ
で、メモリ部８に格納されていたデータ内のあるビット
の値が何らかの影響で不良ビットに変化していたら、パ
リィティバス６を介して入力されたパリィティデータと
バス９を介して入力されたパリィティデータは異なった
数値を持つことになり、エラー情報として比較結果情報
に反映される。エラー情報を含んだ比較結果情報はバス
１０を介してパリィティデコーダ部３に入力され、パリ
ィティデコーダ部３は入力された比較結果情報のエラー
情報をもとにメモリ部８より出力されたデータの何ビッ
ト目が不良ビットかを検知し、不良ビット情報として出
力する。出力された不良ビット情報はバス１１を介して
リペア部４に入力され、リペア部４はメモリ部８より出
力されて内部データバス７を介して入力されたデータを
保持し、不良ビット情報の示したデータ内の不良ビット
箇所の値を反転する。不良ビット箇所の値を反転するこ
とで、正しい値に書き換えられたデータはデータバス５
に出力される。また、この時リペア部４で生成され、正
しい値に書き換えられたデータはバス１５を介してデー
タレジスタ１２に入力されてその値に保持される。不良
状態検出部１３はパリィティデコーダ部３から出力され
バス１７を介して入力された不良ビット情報をもとにバ
ス１６から入力したデータレジスタ１２の値の不良ビッ
トの値が０か１かを確認することで、浮遊ゲートに保持
された電荷が抜けることで発生した不良ビットか、電荷
が保持されていない浮遊ゲートに電荷が注入されて発生
した不良ビットかを識別する。識別結果情報はバス１８
を介して救済処理部１４に入力される。識別結果情報に
より、不良ビットの不良状態が、浮遊ゲートに保持され
た電荷が抜けることで発生した不良ビットの場合、救済
処理部１４はデータレジスタ１２の値をそのまま内部デ
ータバス７を介してメモリ部８に直接書き込む。書き込
みは電荷を注入されることで実現される。識別結果情報
により不良ビットの不良状態が電荷が保持されていない
浮遊ゲートに電荷が注入され発生した不良ビットの場合
は以下のように動作する。
力する場合、出力しようとするデータと対になっている
パリィティデータはパリィティバス６を介してコンペア
部２に入力され、出力されるデータは内部データバス７
を介してパリィティエンコーダ部１に入力される。パリ
ィティエンコーダ部１は入力されたデータをもとにパリ
ィティデータを生成し、生成されたパリィティデータは
バス９を介してコンペア部２に入力される。パリィティ
バス６を介して入力されたパリィティデータとバス９を
介して入力されたパリィティデータはコンペア部２によ
ってを比較され、データの良否判定が行われる。ここ
で、メモリ部８に格納されていたデータ内のあるビット
の値が何らかの影響で不良ビットに変化していたら、パ
リィティバス６を介して入力されたパリィティデータと
バス９を介して入力されたパリィティデータは異なった
数値を持つことになり、エラー情報として比較結果情報
に反映される。エラー情報を含んだ比較結果情報はバス
１０を介してパリィティデコーダ部３に入力され、パリ
ィティデコーダ部３は入力された比較結果情報のエラー
情報をもとにメモリ部８より出力されたデータの何ビッ
ト目が不良ビットかを検知し、不良ビット情報として出
力する。出力された不良ビット情報はバス１１を介して
リペア部４に入力され、リペア部４はメモリ部８より出
力されて内部データバス７を介して入力されたデータを
保持し、不良ビット情報の示したデータ内の不良ビット
箇所の値を反転する。不良ビット箇所の値を反転するこ
とで、正しい値に書き換えられたデータはデータバス５
に出力される。また、この時リペア部４で生成され、正
しい値に書き換えられたデータはバス１５を介してデー
タレジスタ１２に入力されてその値に保持される。不良
状態検出部１３はパリィティデコーダ部３から出力され
バス１７を介して入力された不良ビット情報をもとにバ
ス１６から入力したデータレジスタ１２の値の不良ビッ
トの値が０か１かを確認することで、浮遊ゲートに保持
された電荷が抜けることで発生した不良ビットか、電荷
が保持されていない浮遊ゲートに電荷が注入されて発生
した不良ビットかを識別する。識別結果情報はバス１８
を介して救済処理部１４に入力される。識別結果情報に
より、不良ビットの不良状態が、浮遊ゲートに保持され
た電荷が抜けることで発生した不良ビットの場合、救済
処理部１４はデータレジスタ１２の値をそのまま内部デ
ータバス７を介してメモリ部８に直接書き込む。書き込
みは電荷を注入されることで実現される。識別結果情報
により不良ビットの不良状態が電荷が保持されていない
浮遊ゲートに電荷が注入され発生した不良ビットの場合
は以下のように動作する。
【００１１】半導体不揮発性記憶装置のメモリ部は、メ
モリ領域を消去する領域ごとに消去ブロックとして小領
域に区分けされているので、救済処理部１４はまず、メ
モリ部８の不良ビットを含む消去ブロック内に記憶され
たデータ群を一旦、内部データバス７を介し、冗長ブロ
ック領域２０に退避させ、消去ブロックのブロック消去
を行う。次に冗長ブロック領域２０に退避されたデータ
をブロック消去を行った消去ブロックに復帰させる。こ
の時、不良ビットが検知された不良ビットを含むデータ
箇所においてはデータレジスタ１２のデータを差し替え
て書き込む。このように、電荷が保持されていないはず
の浮遊ゲートに電荷が注入され発生した不良ビットは、
そのビットを含む領域の全ビットの電荷を消去してから
然る可きデータとなる電荷を再注入する。
モリ領域を消去する領域ごとに消去ブロックとして小領
域に区分けされているので、救済処理部１４はまず、メ
モリ部８の不良ビットを含む消去ブロック内に記憶され
たデータ群を一旦、内部データバス７を介し、冗長ブロ
ック領域２０に退避させ、消去ブロックのブロック消去
を行う。次に冗長ブロック領域２０に退避されたデータ
をブロック消去を行った消去ブロックに復帰させる。こ
の時、不良ビットが検知された不良ビットを含むデータ
箇所においてはデータレジスタ１２のデータを差し替え
て書き込む。このように、電荷が保持されていないはず
の浮遊ゲートに電荷が注入され発生した不良ビットは、
そのビットを含む領域の全ビットの電荷を消去してから
然る可きデータとなる電荷を再注入する。
【００１２】以上のように本実施の形態によれば、半導
体不揮発性記憶装置内のメモリ部内に起こった不良ビッ
トをリフレッシュすることができ、パリィティエンコー
ダ部で処理できるビット数を増やし回路面積を大幅に増
やすことなく、大幅に半導体不揮発性記憶装置の寿命を
延ばし、信頼性を向上させることが可能となる。
体不揮発性記憶装置内のメモリ部内に起こった不良ビッ
トをリフレッシュすることができ、パリィティエンコー
ダ部で処理できるビット数を増やし回路面積を大幅に増
やすことなく、大幅に半導体不揮発性記憶装置の寿命を
延ばし、信頼性を向上させることが可能となる。
【００１３】なお、上記の誤り訂正及びリフレッシュは
メモリ部８の読み出しとは無関係に定期的に行うように
しても良く、その場合、読み出しアドレスを巡回させれ
ば半導体不揮発性記憶装置の均一な信頼性向上が可能に
なる。
メモリ部８の読み出しとは無関係に定期的に行うように
しても良く、その場合、読み出しアドレスを巡回させれ
ば半導体不揮発性記憶装置の均一な信頼性向上が可能に
なる。
【００１４】
【発明の効果】以上のように本発明によれば、誤り訂正
手段で処理できるビット数を増やしたり、回路面積を大
幅に増やすことなく大幅に半導体不揮発性記憶装置の寿
命を延ばし、その信頼性を向上させることが可能になる
という有利な効果が得られる。
手段で処理できるビット数を増やしたり、回路面積を大
幅に増やすことなく大幅に半導体不揮発性記憶装置の寿
命を延ばし、その信頼性を向上させることが可能になる
という有利な効果が得られる。
【図１】本発明の半導体不揮発性記憶装置の一実施の形
態における構成を示すブロツク図
態における構成を示すブロツク図
【図２】従来の半導体不揮発性記憶装置の構成を示すブ
ロツク図
ロツク図
１ パリィティエンコーダ部 ２ コンペア部 ３ パリィティデコーダ部 ４ リペア部 ５ データバス ６ パリィティバス ７ 内部データバス ８ メモリ部 ９，１０，１１，１７，１８，１９ バス １２ データレジスタ １３ 不良状態検出部 １４ 救済処理部 ２０ 冗長ブロック領域
Claims (6)
- 【請求項１】 電気的に読み出しと書き込みが可能な記
憶手段と、前記記憶手段からデータを読み出して、読み
出したデータの誤りの検出とその訂正を行う誤り訂正手
段と、前記誤り訂正手段により検出された誤りに係る不
良ビットが、０または１のいずれに誤ったかを識別する
誤り識別手段と、前記誤り識別手段の識別結果に応じて
前記不良ビットに正しい値を上書きあるいは前記不良ビ
ットを含む複数のビットの値を消去した後に正しい値を
書き込むかを選択的に行う書き込み制御手段を備えたこ
とを特徴とする半導体不揮発性記憶装置。 - 【請求項２】 記憶手段は、浮遊ゲートに保持された電
荷によりデータの保持を行い、誤り識別手段は、前記不
良ビットが本来電荷を保持すべき浮遊ゲートに電荷が保
持されていない第１の状態か、本来電荷を保持すべきで
ない浮遊ゲートに電荷が保持されている第２の状態かを
識別し、書き込み制御手段は、前記誤り識別手段により
前記不良ビットが前記第１の状態であることが識別され
ると、前記不良ビットの浮遊ゲートに電荷を注入して加
え、前記誤り識別手段により前記不良ビットが前記第２
の状態であることが識別されると、前記不良ビットを含
む前記複数のビットの浮遊ゲートから電荷を消滅させた
後、このビットの内、本来電荷を保持すべきビットにの
み電荷を注入して加えるようにしたことを特徴とする請
求項１記載の半導体不揮発性記憶装置。 - 【請求項３】 書き込み制御手段は、浮遊ゲートの電荷
の消滅および注入を所与のブロックをひとかたまりとし
て行い、消滅させる前に、前記所与のブロック内に記憶
されたデータ群を一旦所定の記憶領域に退避させ、前記
所定の記憶領域から復帰したデータ群を用いて前記した
電荷の注入を行うことを特徴とする請求項２記載の半導
体不揮発性記憶装置。 - 【請求項４】 誤り訂正手段は、読み出したデータに予
め付加されたパリィティを用いて前記データの誤りの検
出と前記誤りの訂正を行うことを特徴とする請求項１な
いし請求項３のいずれか一つに記載の半導体不揮発性記
憶装置。 - 【請求項５】 誤り訂正手段によるデータの読み出しと
誤りの検出および訂正は定期的に行なわれ、誤りが検出
された場合に前記書き込み制御手段による不良ビットの
補正が定常的に行なわれることを特徴とする請求項１な
いし請求項４のいずれか一つに記載の半導体不揮発性記
憶装置。 - 【請求項６】 誤り訂正手段は、前記記憶手段の特定領
域に付与されたアドレスを巡回することにより前記記憶
手段を定期的に読み出すことを特徴とする請求項５記載
の半導体不揮発性記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP159898A JPH11203892A (ja) | 1998-01-07 | 1998-01-07 | 半導体不揮発性記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP159898A JPH11203892A (ja) | 1998-01-07 | 1998-01-07 | 半導体不揮発性記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11203892A true JPH11203892A (ja) | 1999-07-30 |
Family
ID=11505946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP159898A Pending JPH11203892A (ja) | 1998-01-07 | 1998-01-07 | 半導体不揮発性記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11203892A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6549459B2 (en) | 2000-10-25 | 2003-04-15 | Fujitsu Limited | Method of managing a defect in a flash memory |
| KR100634414B1 (ko) * | 2004-09-06 | 2006-10-16 | 삼성전자주식회사 | 에러 검출용 패러티 발생기를 구비한 낸드 플래시 메모리 장치 및 그것의 에러 검출 방법 |
| CN111179999A (zh) * | 2018-11-09 | 2020-05-19 | 三星电子株式会社 | 半导体存储器件、存储系统和操作半导体存储器件的方法 |
-
1998
- 1998-01-07 JP JP159898A patent/JPH11203892A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6549459B2 (en) | 2000-10-25 | 2003-04-15 | Fujitsu Limited | Method of managing a defect in a flash memory |
| US6625061B2 (en) | 2000-10-25 | 2003-09-23 | Fujitsu Limited | Method of managing a defect in a flash memory |
| KR100634414B1 (ko) * | 2004-09-06 | 2006-10-16 | 삼성전자주식회사 | 에러 검출용 패러티 발생기를 구비한 낸드 플래시 메모리 장치 및 그것의 에러 검출 방법 |
| US7783941B2 (en) | 2004-09-06 | 2010-08-24 | Samsung Electronics Co., Ltd. | Memory devices with error detection using read/write comparisons |
| CN111179999A (zh) * | 2018-11-09 | 2020-05-19 | 三星电子株式会社 | 半导体存储器件、存储系统和操作半导体存储器件的方法 |
| CN111179999B (zh) * | 2018-11-09 | 2024-05-28 | 三星电子株式会社 | 半导体存储器件、存储系统和操作半导体存储器件的方法 |
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