CN111179999A - 半导体存储器件、存储系统和操作半导体存储器件的方法 - Google Patents

半导体存储器件、存储系统和操作半导体存储器件的方法 Download PDF

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Abstract

本公开涉及半导体存储器件、存储系统和操作半导体存储器件的方法。半导体存储器件包括存储单元阵列和包括ECC引擎的接口电路。所述存储单元阵列包括正常单元区域和包括第一子奇偶校验区域和第二子奇偶校验区域的奇偶校验单元区域。所述接口电路接收主数据和包括外部奇偶校验位或数据掩码信号的子数据，基于所述数据掩码信号的掩码位生成标记信号，响应于操作模式和所述标记信号对所述主数据执行ECC编码操作，将所述主数据存储在所述正常单元区域中，响应于所述操作模式将所述外部奇偶校验位或所述标记信号存储在所述第二子奇偶校验区域中，响应于所述操作模式和所述标记信号，对从所述正常单元区域读取的所述主数据执行ECC解码操作。

Description

半导体存储器件、存储系统和操作半导体存储器件的方法
相关申请的交叉引用
本申请要求于2018年11月9日向韩国知识产权局(KIPO)提交的韩国专利申请No.10-2018-0136992的优先权，其整体通过引用被并入本文。
技术领域
示例实施例涉及存储器，并且更具体地涉及半导体存储器件、存储系统和操作半导体存储器件的方法。
背景技术
可以用作最新的存储系统中的存储设备的半导体存储器件的容量和速度都在增加。此外，正在进行各种尝试以在较小的空间内安装具有较大容量的存储器并有效地操作存储器。
近来，为了提高半导体存储器件的集成度，正在应用包括多个堆叠存储器芯片的三维(3D)结构来代替二维(2D)结构。基于对高度集成和大容量存储器的需求，已经开发出了采用存储器芯片的3D堆叠结构的结构，以提高存储器容量、通过减小半导体芯片的尺寸来提高集成度并降低其制造成本。
半导体存储器件可以分为诸如闪速存储器件的非易失性存储器件和诸如动态随机存取存储器(DRAM)的易失性存储器件。DRAM的高速运行和成本效率使得DRAM可以用于系统存储器。由于DRAM的制造设计规格的持续缩小，DRAM中的存储单元的位错误可能快速增加并且DRAM的产量可能降低。因此，DRAM中通过采用纠错码(ECC)引擎来减少位错误。ECC引擎通常使用存储器的区域来存储奇偶校验位(例如，奇偶校验单元区域)，作为检测和纠正某组数据的错误的位(或错误位)的部分。在特定操作模式下，可能无法使用部分奇偶校验单元区域，因此期望提高奇偶校验单元区域的可用性。
发明内容
一些示例实施例提供了一种能够支持各种规范的半导体存储器件。
一些示例实施例提供了一种包括能够支持各种规范的半导体存储器件的存储系统。
一些示例实施例提供了一种操作能够支持各种规范的半导体存储器件的方法。
根据示例实施例，一种半导体存储器件，包括：第一存储器裸片，所述第一存储器裸片包括存储单元阵列以及包括纠错码(ECC)引擎的接口电路。所述存储单元阵列包括耦接到多条字线和多条位线的多个存储单元，并且所述存储单元阵列包括正常单元区域以及包括第一子奇偶校验区域和第二子奇偶校验区域的奇偶校验单元区域。所述接口电路从外部设备接收主数据和子数据，所述子数据包括外部奇偶校验位或从所述外部设备接收的数据掩码信号；基于所述数据掩码信号的掩码位生成第一标记信号；响应于能够由来自所述外部设备的命令选择的操作模式和所述第一标记信号，对所述主数据执行ECC编码操作以生成内部奇偶校验位；将所述主数据存储在所述正常单元区域中；响应于所述操作模式，将所述外部奇偶校验位或所述第一标记信号存储在所述第二子奇偶校验区域中；以及响应于所述操作模式和所述第一标记信号，对从所述正常单元区域读取的所述主数据执行ECC解码操作，以生成校正后的主数据。
根据示例实施例，存储系统包括存储控制器和半导体存储器件。包括第一纠错码(ECC)引擎的所述存储控制器生成命令、主数据和子数据，所述主数据和所述子数据是响应第一数据生成的。所述半导体存储器件从所述存储控制器接收所述命令、所述主数据和所述子数据。所述半导体存储器件包括：第一存储器裸片，所述第一存储器裸片包括存储单元阵列；以及接口电路，所述接口电路包括第二ECC引擎。所述存储单元阵列包括耦接到多条字线和多条位线的多个存储单元，并且所述存储单元阵列包括正常单元区域以及包括第一子奇偶校验区域和第二子奇偶校验区域的奇偶校验单元区域。所述接口电路从所述存储控制器接收所述主数据和所述子数据，所述子数据包括从所述存储控制器接收的外部奇偶校验位或数据掩码信号；基于所述数据掩码信号的掩码位生成第一标记信号；响应于能够由所述命令选择的操作模式和所述第一标记信号，对所述主数据执行ECC编码操作以生成内部奇偶校验位；将所述主数据存储在所述正常单元区域中；响应于所述操作模式，将所述外部奇偶校验位或所述标记信号存储在所述第二子奇偶校验区域中；以及响应于所述操作模式和所述第一标记信号，对从所述正常单元区域读取的所述主数据执行ECC解码操作，以生成校正后的主数据。
根据示例实施例，提供了一种操作半导体存储器件的方法，所述半导体存储器件包括与外部设备通信的缓冲器裸片、堆叠在所述缓冲器裸片上的一个或更多个存储器裸片、延伸穿过所述一个或更多个存储器裸片以连接到所述缓冲器裸片的多个衬底通路(TSV)，所述一个或更多个存储器裸片均包括存储单元阵列，并且所述存储单元阵列包括耦接到多条字线和多条位线的多个存储单元，并且包括正常单元区域和包括第一子奇偶校验区域和第二子奇偶校验区域的奇偶校验单元区域。在所述方法中，从所述外部设备接收第一命令、主数据和子数据；确定所述第一命令指定的是外部ECC模式还是数据掩码模式；响应于所述第一命令指定所述外部ECC模式或所述数据掩码模式，将所述主数据存储在所述正常单元区域中；响应于所述第一命令指定所述外部ECC模式，将所述子数据中包括的外部奇偶校验位存储在所述第二子奇偶校验区域中；响应于所述第一命令指定所述数据掩码模式，将基于所述子数据中包括的数据掩码信号的掩码位生成的标记信号存储在所述第二子奇偶校验区域中；从所述外部设备接收第二命令；并且响应于所述第二命令和从所述第二子奇偶校验区读取的所述标记信号的逻辑电平，对从所述正常单元区域读取的所述主数据执行ECC解码操作。
因此，所述半导体存储器件可以基于可由命令选择的操作模式和数据掩码信号来执行ECC编码和ECC解码。因此，所述半导体存储器件可以支持各种规范。
附图说明
通过下面结合附图的详细描述，将更清楚地理解说明性的、非限制性的示例实施例。
图1是示出了根据示例实施例的存储系统的框图。
图2是示出了根据示例实施例的图1的存储系统中的存储控制器的框图。
图3是示出了根据示例实施例的数据处理系统的框图。
图4示出了根据示例实施例的存储系统的示图。
图5是示出了根据示例实施例的图1中的堆叠存储器件的示例的框图。
图6示出了图5的堆叠存储器件中的接口电路的操作。
图7是示出了根据示例实施例的图6中的接口电路的示例的框图。
图8和图9示出了主数据和数据掩码信号。
图10示出了根据示例实施例的图7中的模式标记生成器的示例。
图11是示出了根据示例实施例的图7中的第二ECC引擎的框图。
图12示出了根据示例实施例的图11的第二ECC引擎中的ECC解码器的示例。
图13是示出了根据示例实施例的图3的堆叠存储器件中的存储器裸片中的一个存储器裸片的框图。
图14示出了图13的存储器裸片中的第一存储器存储体阵列的示例。
图15至图17分别示出了在图1的存储系统中的存储控制器与堆叠存储器件之间交换数据。
图18是示出了根据示例实施例的半导体存储器件的框图。
图19是示意性地示出了根据示例实施例图18的半导体存储器件中的接口电路与单元核之间的连接的示图。
图20是根据示例实施例的采用图18的半导体存储器件的3D芯片结构的截面图。
图21是示出了根据示例实施例的操作半导体存储器件的方法的流程图。
图22是示出了根据示例实施例的操作半导体存储器件的方法的流程图。
图23是示出了根据示例实施例的操作半导体存储器件的方法的流程图。
图24是示出了根据示例实施例的包括堆叠存储器件的半导体封装件的示图。
具体实施方式
以下将参考附图更全面地描述示例实施例。
图1是示出了根据示例实施例的存储系统的框图。
参考图1，存储系统10包括存储控制器20和半导体存储器件70。作为示例，半导体存储器件70可以是堆叠存储器件，并且可以被称为堆叠存储器件。
存储控制器20可以包括中央处理单元(CPU)21和第一纠错码(ECC)引擎30，存储控制器20可以向堆叠存储器件70提供命令CMD和地址并与堆叠存储器件70交换主数据MD和子数据SDT。在外部ECC模式下，子数据SDT可以包括外部奇偶校验位，而在数据掩码模式下，子数据SDT可以包括具有数据掩码位的数据掩码信号。在该说明书中，奇偶校验表示奇偶校验位或奇偶校验数据。
存储控制器20可以基于来自外部主机的请求来访问堆叠存储器件70。存储控制器20可以通过各种协议与主机通信。
堆叠存储器件70可以包括缓冲器裸片200和堆叠在缓冲器裸片200上的多个存储器裸片300。如将理解的是，本文所引用的裸片(例如，存储器裸片300和缓冲器裸片200)均可以是(从晶片切割的)半导体芯片。在一些示例中，多个存储器裸片300可以替代为仅一个存储器裸片。缓冲器裸片200和存储器裸片300可以顺序地彼此堆叠在一起。堆叠在缓冲器裸片200上的存储器裸片300可以通过导电装置电连接到缓冲器裸片200。导电装置可以是一个或更多个穿衬底通路(through substrate via，TSV，在下文中简称为衬底通路)220。在一些示例中，衬底通路(TSV)可以是穿硅通路(例如，当延伸穿过硅衬底时)。每个TSV 220可以形成在形成有该TSV 220的每个存储器裸片300的相对侧之间延伸的布线的全部或一部分。每个存储器裸片300的TSV可以穿透每个存储器裸片300的衬底(例如，当连接到每个存储器裸片300的有源表面上的图案化布线时)，并且还可以形成为穿透每个存储器裸片300的整个存储器裸片(包括其衬底)。
缓冲器裸片200可以与存储控制器20通信，并且每个存储器裸片300可以是包括多个动态存储单元的动态随机存取存储器(DRAM)器件，例如双倍数据速率(DDR)同步动态随机存取存储器(SDRAM)。每个存储器裸片300可以包括存储单元阵列，存储单元阵列可以包括正常单元区域和奇偶校验单元区域，并且奇偶校验单元区域可以包括第一子奇偶校验区域和第二子奇偶校验区域。
缓冲器裸片200可以包括接口电路(IFC)230。在堆叠存储器件(或半导体存储器件)70的写入操作中，接口电路230可以从存储控制器(外部设备)20接收主数据MD和子数据SDT，可以响应于可由来自存储控制器20的命令CMD选择的操作模式对主数据MD执行ECC编码操作，可以将主数据MD存储在一个存储器裸片300的正常单元区域中，并且可以将复制的标记信号存储在第二子奇偶校验区域中。复制的标记信号可以是基于子数据SDT中所包括的外部奇偶校验位或数据掩码信号生成的。在读取操作中，接口电路230可以基于复制的标记信号的逻辑电平，对从正常单元区域读取的主数据MD执行ECC解码操作。
图2是示出了根据示例实施例的图1的存储系统中的存储控制器的框图。
参考图2，存储控制器20可以包括CPU 21、数据缓冲器23、数据掩码生成器25、选择电路27、第一ECC引擎30、命令缓冲器35和地址缓冲器37。第一ECC引擎30可以包括ECC编码器31和ECC解码器33。
CPU 21从主机接收请求REQ、数据DTA和掩码信号MSK，并将数据DTA提供给数据缓冲器23、数据掩码生成器25和ECC编码器31。CPU 21响应于掩码信号MSK生成指定外部ECC模式和数据掩码模式之一的第一模式信号MS1，并将第一模式信号MS1提供给选择电路27。
数据缓冲器23缓冲数据DTA以将第一主数据MD1提供给堆叠存储器件70。数据掩码生成器25可以响应于掩码信号MSK生成包括掩码位(或数据掩码位)的数据掩码信号DM，并将数据掩码信号DM提供给选择电路27。每个掩码位指定是否在数据DTA中写入相应的单位数据。ECC编码器31对数据DTA执行ECC编码操作以生成外部奇偶校验位EPRT，并将外部奇偶校验位EPRT提供给选择电路27。选择电路27响应于指定外部ECC模式的第一模式信号MS1输出外部奇偶校验位EPRT作为子数据SDT，或响应于指定数据掩码模式的第一模式信号MS1输出数据掩码信号DM作为子数据SDT。
在读取操作中，ECC解码器33从堆叠存储器件70接收第二主数据MD2和外部奇偶校验位EPRT，基于外部奇偶校验位EPRT对第二主数据MD2执行ECC解码操作，并将校正后的主数据C_MD2提供给CPU 21。CPU 21将校正后的主数据C_MD2提供给主机。
在CPU 21的控制下，命令缓冲器35存储与请求REQ相对应的命令CMD，并将命令CMD发送到堆叠存储器件70。在CPU 21的控制下，地址缓冲器37存储地址ADDR并将地址ADDR发送到堆叠存储器件70。
图3是示出了根据示例实施例的数据处理系统的框图。
参考图3，数据处理系统10b可以包括应用处理器20b和堆叠存储器件70。应用处理器20b可以包括存储控制模块40。应用处理器20b中包括的存储控制模块40和堆叠存储器件70可以构成存储系统。
应用处理器20b可以执行主机的功能。此外，应用处理器20b可以被实现为单片系统(SoC)。SoC可以包括应用具有预定标准总线规范的协议的系统总线(未示出)，并且可以包括连接到系统总线的各种类型的知识产权(IP)核。
存储控制模块40可以执行图1中的存储控制器20的功能。
图4示出了示出根据示例实施例的存储系统的示图。
参考图4，存储系统10c可以包括存储控制器40和半导体存储器件50。半导体存储器件50可以包括命令地址输入输出块AWORD 51、数据输入输出块DWORD0 52～DWORD3 55、接口电路(IFC)56和内部电路57。存储控制器40可以包括命令地址输入输出块(HOSTAWORD)41、数据输入输出块(HOST DWORD)42和内部电路45。例如，半导体存储器件50可以与高带宽存储器(HBM)规范兼容。
命令CMD、地址ADDR、系统时钟信号CLK、时钟使能信号CKE等可以从存储控制器40的命令地址输入输出块41传送到半导体存储器件50的命令地址输入输出块51。数据DQ、数据总线反转信号DBI、子数据SDT、写入数据选通信号WDQS、读取数据选通信号RDQS等可以在存储控制器40的数据输入输出块42与半导体存储器件50的数据输入输出块52～55之间传送。子数据SDT可以包括外部奇偶校验位或数据掩码信号。
可以在半导体存储器件50的输入输出块51～55中实现多输入移位寄存器(MISR)和/或线性反馈移位寄存器(LFSR)。使用MISR/LFSR电路，可以测试和训练存储控制器40与半导体存储器件50之间的链路。
例如，如图4所示，数据输入输出块52～55中所包括的对应于一个字节的MISR/LFSR电路可以具有20位的大小。这20位可以包括字节数据信号的上升位R和下降位F、数据总线反转信号DBI的上升位R和下降位F以及数据掩码信号DM的上升位R和下降位F。命令地址输入输出块51的MISR/LFSR电路可以具有30位的大小。这30位可以包括行命令位R0～R5的上升位R和下降位F、列命令位C0～C7的上升位R和下降位F以及时钟使能信号CKE的上升位R和下降位F。
例如，一个通道包括对应于四个字的四个数据输入输出块52～55，并且四个数据输入输出块52～55中的每个数据输入输出块可以包括对应于四个字节BYTE0～BYTE3的四个MISR/LFSR电路。
接口电路56可以对应于图1中的接口电路230，内部电路57可以包括存储单元阵列和外围电路。
图5是示出了根据示例实施例的图1中的堆叠存储器件的示例的框图。
在图5中，示出了通过包括具有独立接口的多个独立通道而具有增加的带宽的高带宽存储器(HBM)形式的存储器件。
参考图5，堆叠存储器件70a可以包括多个层。例如，堆叠存储器件70a可以包括缓冲器裸片200和堆叠在缓冲器裸片200上的一个或更多个存储器裸片300。在图5的示例中，虽然示出了提供第一存储器裸片300a至第四存储器裸片300d，但是存储器裸片的数目可以不同地改变。
此外，每个存储器裸片300可以包括一个或更多个通道。在图5的示例中，单个存储器裸片包括两个通道，因此示出了堆叠存储器件70a具有八个通道CH1至CH8的示例。
例如，第一存储器裸片300a可以包括第一通道CELL_CH1和第三通道CELL_CH3，第二存储器裸片300b可以包括第二通道CELL_CH2和第四通道CELL_CH4，第三存储器裸片300c可以包括第五通道CELL_CH5和第七通道CELL_CH7，以及第四存储器裸片300d可以包括第六通道CELL_CH6和第八通道CELL_CH8。
缓冲器裸片200可以与存储控制器(外部设备)通信，从存储控制器接收命令、地址和数据，并将所接收的命令、地址和数据提供给存储器裸片300。缓冲器裸片200可以通过形成在其外表面上的诸如凸块等的导电装置(未示出)与存储控制器通信。缓冲器裸片200可以缓冲命令、地址和数据，因此存储控制器可以通过仅驱动缓冲器裸片200的负载来与存储器裸片300接口连接。
此外，堆叠存储器件70a可以包括穿透这些层的多个TSV 220。
TSV 220可以与多个通道CH1至CH8对应地设置，并且TSV 220可以包括在每个独立通道具有128比特带宽时用于输入和输出1024比特数据的组件。
TSV 220可以被设置为穿过第一存储器裸片300a至第四存储器裸片300d，并且第一存储器裸片300a至第四存储器裸片300d均可以包括连接到TSV220的发送器/接收器。当对于每个通道独立地执行数据输入和数据输出的正常操作时，关于每个TSV 220，可以仅启用任一核心裸片(即，一个存储器裸片)的发送器/接收器，并且因此每个TSV 220可以作为任一存储器裸片的独立通道或任一通道的独立通道，来独立地仅传送该存储器裸片的数据或该通道的数据。
缓冲器裸片200可以包括内部命令生成器ICG 210、接口电路(IFC)230、TSV区域TSVR 212、物理区域PHYR 213和直接存取区域DAR 214。内部命令生成器210可以基于命令CMD生成内部命令。
TSV区域212是其中形成有用于与存储器裸片300通信的TSV 220的区域。此外，物理区域213是包括用于与外部存储控制器通信的多个输入输出(IO)电路的区域，并且来自存储控制器的各种类型的信号可以通过物理区域213提供给TSV区域212，通过TSV 220提供给存储器裸片300。
直接存取区域214可以在堆叠存储器件70a的测试模式下通过设置在堆叠存储器件70a的外表面上的导电装置直接与外部测试设备通信。从外部测试设备提供的各种类型的信号可以通过直接存取区域214和TSV区域212被提供给存储器裸片300。或者，从外部测试设备提供的各种类型的信号可以通过直接存取区域214、物理区域213和TSV区域212被提供给存储器裸片300。
接口电路230可以执行上述操作。
图6示出了图5的堆叠存储器件中的接口电路的操作。
参考图5和图6，堆叠存储器件70a可以包括一个或更多个存储器裸片300和缓冲器裸片200。缓冲器裸片200包括内部命令生成器(ICG)210和接口电路(IFC)230，并且来自内部命令生成器210的内部命令通过为每个通道独立形成的命令TSV TSV_C被提供给存储器裸片300。内部命令生成器210可以基于命令CMD向接口电路230提供指定外部ECC模式和数据掩码模式之一的第二模式信号MS2。
接口电路230可以基于第二模式信号MS2对主数据MD执行ECC编码操作以生成内部奇偶校验位IPRT，可以将子数据SDT中包括的外部奇偶校验位EPRT存储在一个存储器裸片300的第二子奇偶校验区域中，或可以基于子数据SDT中包括的数据掩码信号DM中的掩码位来生成复制的标记信号DFL，并将复制的标记信号DFL存储在第二子奇偶校验区域中。接口电路230可以通过通常为每个通道形成的数据TSV TSV_D来将主数据MD、内部奇偶校验位IPRT以及外部奇偶校验位EPRT和复制的标记信号DFL之一提供给相应的存储器裸片。
存储器裸片300可以分别包括通过对内部命令进行译码而输出内部控制信号的命令译码器(CMDC)311a至311d，以及对读取数据或要被写入的数据执行处理操作的数据输入/输出(I/O)缓冲器(DATA I/O BF)313a至313d。
提到存储器裸片300中的一个存储器裸片(例如，第一存储器裸片300a)，第一存储器裸片300a可以根据命令译码器311a的译码结果执行存储器操作，并且例如，存储在第一存储器裸片300a内的存储单元区域中的多个比特的数据可以被读取并提供给数据I/O缓冲器313a。数据I/O缓冲器313a可以并行地处理多个比特的数据，并且将并行处理后的数据并行地输出到多个数据TSV TSV_D。
图7是示出了根据示例实施例的图6中的接口电路的示例的框图。
参考图7，接口电路230可以包括第一路径控制电路240、第二路径控制电路270、模式标记生成器250、重复代码生成器260、择多表决器265、选择信号生成器267、第二ECC引擎500、选择电路280和寄存器(REG)283。第一路径控制电路240与存储控制器20通信，第二路径控制电路270可以耦接到TSV 220中的一部分TSV 220。
第一路径控制电路240包括选择电路241、242和244以及缓冲器243。
选择电路241接收子数据SDT，并响应于第二模式信号MS2将子数据SDT输出为外部奇偶校验位EPRT和数据掩码信号DM之一。选择电路241将外部奇偶校验位EPRT提供给第二路径控制电路270或者将数据掩码信号DM提供给模式标记生成器250。选择电路242接收外部奇偶校验位EPRT，并响应于第二模式信号MS2而在外部ECC模式下将外部奇偶校验位EPRT提供给存储控制器20。缓冲器243将主数据MD提供给第二ECC引擎500和第二路径控制电路270。选择电路244接收主数据MD和校正后的主数据C_MD，并响应于选择信号SS2将主数据MD和校正后的主数据C_MD之一提供给存储控制器20。例如，选择电路244响应于具有第一逻辑电平(例如，“0”)的选择信号SS2，输出从正常单元区域接收的主数据MD。在这种情况下，从正常单元区域接收的主数据MD在掩码写入操作中被写入。选择电路244响应于具有第二逻辑电平(例如，“1”)的选择信号SS2，输出基于第二ECC引擎500的操作结果而进行校正了的校正后的主数据C_MD。在这种情况下，校正后的主数据C_MD是基于在外部ECC模式下写入的主数据或在数据掩码模式的正常写入操作中写入的主数据生成的。
模式标记生成器250通过响应于第二模式信号MS2而对数据掩码信号DM中的掩码位执行逻辑操作来生成第一标记信号FL1，并将第一标记信号FL1提供给重复代码生成器260和选择信号生成器267。模式标记生成器250响应于数据掩码信号DM中的至少一个掩码位具有第一逻辑电平(例如，逻辑高电平)，生成具有第一逻辑电平的第一标记信号FL1。
重复代码生成器260通过复制第一标记信号FL1来生成复制的标记信号DFL。重复代码生成器260通过复制第一标记信号FL1奇数次来生成复制的标记信号DFL。作为示例，当第一标记信号FL1为“1”时，重复代码生成器260可以生成复制的标记信号DFL(1，1，1)或(1，1，1，1，1)。作为另一示例，当第一标记信号FL1为“0”时，重复代码生成器260可以生成复制的标记信号DFL(0，0，0)或(0，0，0，0，0)。
第二路径控制电路270包括选择电路271和272以及缓冲器273、274和275。作为一些示例，选择电路271接收外部奇偶校验位EPRT和复制的标记信号DFL，响应于第二模式信号MS2指定外部ECC模式而将外部奇偶校验位EPRT提供给第二子奇偶校验区域，响应于第二模式信号MS2指定数据掩码模式而将复制的标记信号DFL提供给第二子奇偶校验区域。作为一些示例，选择电路271接收外部奇偶校验位EPRT和第一标记信号FL1，响应于第二模式信号MS2指定外部ECC模式而将外部奇偶校验位EPRT提供给第二子奇偶校验区域，响应于第二模式信号MS2指定数据掩码模式而将第一标记信号FL1提供给第二子奇偶校验区域。在这种情况下，可以省略重复代码生成器260。
在示例实施例中，主数据以及外部奇偶校验位EPRT和复制的标记信号DFL之一可以分别存储在正常单元区域和第二子奇偶校验区域中的同一页面(即，由同一行地址标识的和/或连接到同一条字线的一行存储单元)中。
在示例实施例中，主数据以及外部奇偶校验位EPRT和第一标记信号FL1之一可以分别存储在正常单元区域和第二子奇偶校验区域中的同一页面(即，由同一行地址标识)中。
作为一些示例，选择电路272从存储单元阵列接收外部奇偶校验位EPRT或复制的标记信号DFL，响应于第二模式信号MS2指定外部ECC模式而将外部奇偶校验位EPRT提供给选择电路242，响应于第二模式信号MS2指定数据掩码模式而将复制的标记信号DFL提供给择多表决器265。在一些示例中，选择电路272从存储单元阵列接收外部奇偶校验位EPRT或第一标记信号FL1，响应于第二模式信号MS2指定外部ECC模式而将外部奇偶校验位EPRT提供给选择电路242，响应于第二模式信号MS2指定数据掩码模式而将第一标记信号FL1提供给选择信号生成器267。在这种情况下，可以省略择多表决器265。
缓冲器273接收主数据MD并将主数据MD提供给正常单元区域，缓冲器274接收从正常单元区域读取的主数据MD，并将主数据MD提供给第二ECC引擎500和选择电路244。缓冲器275接收内部奇偶校验位IPRT，并将内部奇偶校验位IPRT提供给第二ECC引擎500。
择多表决器265对来自存储单元阵列的复制的标记信号DFL执行择多表决操作，以输出指示择多表决结果的第二标记信号FL2。择多表决器265将第二标记信号FL2提供给选择信号生成器267和第二ECC引擎500。当第一标记信号FL1具有第一逻辑电平时，第二标记信号FL2也具有第一逻辑电平，这表示执行了掩码写入操作。当第一标记信号FL1具有第二逻辑电平时，第二标记信号FL2也具有第二逻辑电平，这表示执行了正常写入操作。例如，当复制的标记信号DFL具有(1，1，1)、(0，1，1)、(1，0，1)或(1，1，0)时，择多表决器265在对具有(1，1，1)、(0，1，1)、(1，0，1)或(1，1，1)的复制的标记信号DFL执行择多表决操作之后，生成第二标记信号FL2为“1”。
选择信号生成器267接收第一标记信号FL1、第二标记信号FL2和第二模式信号MS2，并输出选择信号SS1和SS2。如果未生成复制的标记信号DFL，则选择信号生成器267可以在没有第二标记信号FL2的情况下，接收第一标记信号FL1和第二模式信号MS2。选择信号生成器267生成选择信号SS1和SS2，将选择信号SS1提供给选择电路280和寄存器283，并将选择信号SS2提供给选择电路244。
第二ECC引擎500基于第二模式信号MS2、第一标记信号FL1和第二标记信号FL2，在写入操作中对主数据MD执行ECC编码操作以生成内部奇偶校验位IPRT，并在读取操作中基于内部奇偶校验位IPRT对主数据MD执行ECC解码操作以输出校正后的主数据C_MD。如果未生成复制的标记信号DFL，则第二ECC引擎500可以在没有第二标记信号FL2的情况下，基于第一标记信号FL1和第二模式信号MS2执行ECC编码操作和ECC解码操作。第二ECC引擎500响应于第二模式信号MS2指定外部ECC模式或具有第二逻辑电平的第一标记信号FL1指定正常写入操作，执行ECC编码操作。第二ECC引擎500响应于第二模式信号MS2指定外部ECC模式或具有第二逻辑电平的第一标记信号FL1指定正常写入操作，执行ECC解码操作。
寄存器283存储默认奇偶校验DPRT并将默认奇偶校验提供给选择电路280。选择电路280可以响应于选择信号SS1将内部奇偶校验位IPRT和默认奇偶校验位DPRT之一提供给第一子奇偶校验区域。
图8和图9示出了主数据和数据掩码信号。
参考图8和图9，主数据MD包括多个单位数据UN1～UNr(r是大于2的自然数)，并且每个单位数据UN1～UNr均包括多个数据位。数据掩码信号DM包括与单位数据UN1～UNr对应的多个掩码位DMB1～DMBr。每个掩码位DMB1～DMBr均可以指示是否写入对应的一个单位数据UN1～UNr。掩码位DMB1～DMBr中具有第一逻辑电平的掩码位表示对应的单位数据被掩蔽。
如图8所示，当掩码位DMB1～DMBr中的至少一个掩码位具有第一逻辑电平(例如，“1”)时，主数据MD被执行了掩码写入操作。例如，可以响应于掩码位DMB1具有“1”，而不将单位数据UN1存储在正常单元区域中，并且可以分别响应于掩码位DMB2和DMBr具有“0”，而将单位数据UN2和UNr存储在正常单元区域中。如图9所示，如果所有掩码位DMB1～DMBr具有第二逻辑电平(例如，“0”)，则对主数据MD执行正常写入操作。例如，可以响应于各个掩码位DMB1～DMBr均具有“0”，而将所有单位数据UN1～UNr存储在正常单元区域中。
在示例实施例中，接口电路230的第一路径控制电路240可以顺序地接收作为主数据的单位数据UN1～UNr和作为串行子数据的对应的掩码位DMB1～DMBr，并且可以同时输出每个单位数据UN1～UNr和每个对应的掩码位DMB1～DMBr。
图10示出了根据示例实施例的图7中的模式标记生成器的示例。
参考图10，模式标记生成器250可以包括或(OR)门251，并且或门251对掩码位DMB1～DMBr执行“OR”运算以输出第一标记信号FL1。
图11是示出了根据示例实施例的图7中的第二ECC引擎的框图。
参考图11，第二ECC引擎500可以包括ECC编码器510和ECC解码器520。
当第二模式信号MS2指定外部ECC模式或具有第二逻辑电平的第一标记信号FL1指定正常写入操作时，启用ECC编码器510，并对主数据MD执行ECC编码操作，以生成内部奇偶校验位IPRT。
当第二模式信号MS2指定外部ECC模式或具有第二逻辑电平的第二标记信号FL2指定正常写入操作时，启用ECC解码器520，并基于内部奇偶校验位IPRT对主数据MD执行ECC解码操作，以输出校正后的主数据C_MD。在示例实施例中，如果未生成第二标记信号FL2，则当第二模式信号MS2指定外部ECC模式或具有第二逻辑电平的第一标记信号FL1指定正常写入操作时，启用ECC解码器520。
图12示出了根据示例实施例的图11的第二ECC引擎中的ECC解码器的示例。
参考图12，ECC解码器520可以包括校验位生成器530、校正子生成器540和数据校正器550。
校验位生成器530通过对从正常单元区域读取的主数据MD执行“XOR”运算来生成校验位CHB。校正子生成器540通过将内部奇偶校验位IPRT与校验位CHB的对应位进行比较，来生成校正子数据SDR。数据校正器550基于校正子数据SDR中的每个位的逻辑电平来校正主数据MD中的错误位，以输出校正后的主数据C_MD。
图13是示出了根据实施例的图3的堆叠存储器件中的存储器裸片中的一个存储器裸片的框图。
在图13中，示出了存储器裸片300a的配置，并且存储器裸片300b～300k的配置均可以与存储器裸片300a的配置基本相同。
参考图13，存储器裸片300a包括控制逻辑电路310、地址寄存器320、存储体控制逻辑330、刷新计数器345、行地址多路复用器(RA MUX)340、列地址锁存器350、行译码器360、列译码器370、存储单元阵列400、读出放大器单元385、I/O选通电路390和数据I/O缓冲器313a。
存储单元阵列400包括第一存储体(bank)阵列410至第八存储体阵列480。行译码器360包括分别耦接到第一存储体阵列410至第八存储体阵列480的第一存储体行译码器360a至第八存储体行译码器360h，列译码器370包括分别耦接到第一存储体阵列410至第八存储体阵列480的第一存储体列译码器370a至第八存储体列译码器370h，读出放大器单元385包括分别耦接到第一存储体阵列410至第八存储体阵列480的第一存储体读出放大器385a至第八存储体读出放大器385h。
第一存储体阵列410至第八存储体阵列480、第一存储体行译码器360a至第八存储体行译码器360h、第一存储体列译码器370a至第八存储体列译码器370h以及第一存储体读出放大器385a至第八存储体读出放大器385h可以形成第一存储体至第八存储体。第一存储体阵列410至第八存储体阵列480均包括形成在多条字线WL和多条位线BTL的交叉点处的多个存储单元MC。
地址寄存器320从外部接收包括存储体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR的地址ADDR。地址寄存器320将所接收的存储体地址BANK_ADDR提供给存储体控制逻辑330，将所接收的行地址ROW_ADDR提供给行地址多路复用器340，并将所接收的列地址COL_ADDR提供给列地址锁存器350。
存储体控制逻辑330响应于存储体地址BANK_ADDR生成存储体控制信号。响应于存储体控制信号激活第一存储体行译码器360a至第八存储体行译码器360h中的与存储体地址BANK_ADDR相对应的存储体行译码器，并且响应于存储体控制信号激活第一存储体列译码器370a至第八存储体列译码器370h中的与存储体地址BANK_ADDR相对应的存储体列译码器。
行地址多路复用器340从地址寄存器320接收行地址ROW_ADDR，并从刷新计数器345接收刷新行地址REF_ADDR。行地址多路复用器340选择性地输出行地址ROW_ADDR或刷新行地址REF_ADDR作为行地址RA。从行地址多路复用器340输出的行地址RA被应用到第一存储体行译码器360a至第八存储体行译码器360h。
刷新计数器345可以在控制逻辑电路310的控制下顺序地输出刷新行地址REF_ADDR。
第一存储体行译码器360a至第八存储体行译码器360h中由存储体控制逻辑330激活的存储体行译码器对从行地址多路复用器340输出的行地址RA进行译码，并激活与行地址RA相对应的字线。例如，被激活的存储体行译码器将字线驱动电压施加到与行地址相对应的字线。
列地址锁存器350从地址寄存器320接收列地址COL_ADDR，并临时存储所接收的列地址COL_ADDR。在一些实施例中，在突发模式中，列地址锁存器350生成从所接收的列地址COL_ADDR递增的列地址COL_ADDR'。列地址锁存器350将临时存储的或所生成的列地址COL_ADDR'应用于第一存储体列译码器370a至第八存储体列译码器370h。
第一存储体列译码器370a至第八存储体列译码器370h中被激活的存储体列译码器通过I/O选通电路390激活与存储体地址BANK_ADDR和列地址COL_ADDR相对应的读出放大器。
I/O选通电路390包括用于选通输入/输出数据的电路，并且还包括输入数据掩码逻辑、用于存储从第一存储体阵列410至第八存储体阵列480输出的数据的读取数据锁存器、以及用于将数据写入第一存储体阵列410至第八存储体阵列480的写入驱动器。
从第一存储体阵列410至第八存储体阵列480中的一个存储体阵列读取的数据(包括主数据、内部奇偶校验位和外部奇偶校验位或者包括主数据和复制的标记信号)由耦接到要从其读取数据的该存储体阵列的读出放大器感测，并被存储在读取数据锁存器中。存储在读取数据锁存器中的数据可以通过数据I/O缓冲器313a提供给外部或另一存储器裸片。
可以将要写入第一存储体阵列410至第八存储体阵列480中的一个存储体阵列中的数据提供给I/O选通电路390，并且I/O选通电路390可以通过写入驱动器将数据写入一个存储体阵列中。
数据I/O缓冲器313a可以在写入操作中通过I/O选通电路390将主数据MD以及内部奇偶校验位IPRT和外部奇偶校验位EPRT的集合与内部奇偶校验位IPRT和复制的标记信号DFL的集合中的一个集合存储在存储单元阵列400中，可以在读取操作中通过I/O选通电路390将主数据MD以及内部奇偶校验位IPRT和外部奇偶校验位EPRT的集合与内部奇偶校验位IPRT和复制的标记信号DFL的集合中的一个集合提供给接口电路230。
控制逻辑电路310可以控制存储器裸片300a的操作。例如，控制逻辑电路310可以为存储器裸片300a生成控制信号，以便执行写入操作或读取操作。控制逻辑电路310包括命令译码器311a和模式寄存器312，该命令译码器311a对从内部命令生成器210接收的命令CMD进行译码，该模式寄存器312设置存储器裸片300a的操作模式。
图14示出了图13的存储器裸片中的第一存储体阵列的示例。
参考图14，第一存储体阵列410包括多条字线WL1～WLm(m是大于2的自然数)、多条位线BTL1～BTLn(n是大于2的自然数)、以及设置在字线WL1～WLm与位线BTL1～BTLn之间的交叉点处的多个动态存储单元MC。每个动态存储单元MC包括耦接到字线WL1～WLm中的一条字线和位线BTL1～BTLn中的一条位线的单元晶体管以及耦接到单元晶体管的单元电容器。第一存储体阵列410可以包括存储主数据MD的正常单元区域、存储内部奇偶校验位IPRT的第一子奇偶校验区域和存储外部奇偶校验位EPRT和复制的标记信号DFL之一的第二子奇偶校验区域。
在图13和图14中，示出了存储器裸片300a是用包括动态存储单元的DRAM来实现的。在示例实施例中，存储器裸片300a～300k均可以用包括电阻存储单元的电阻存储器件或其他存储器件来实现。
图15至图17分别示出了在图1的存储系统中的存储控制器与堆叠存储器件之间交换数据。
参考图15至图17，存储单元阵列400包括正常单元区域NCA和奇偶校验单元区域PCA，并且奇偶校验单元区域PCA包括第一子奇偶校验区域SRG1和第二子奇偶校验区域SRG2。
图15示出了在外部ECC模式下交换数据。
参考图15，如果命令CMD指定外部ECC模式，则在接口电路(IFC)230与第一ECC引擎30之间交换主数据MD和外部奇偶校验位EPRT，并且接口电路230基于主数据MD生成内部奇偶校验位IPRT，并且将主数据MD、内部奇偶校验位IPRT和外部奇偶校验位EPRT分别存储在正常单元区域NCA、第一子奇偶校验区域SRG1和第二子奇偶校验区域SRG2中的耦接到字线WLj(1≤j≤m)的同一页面(例如，由同一行地址指定的一组存储单元)中。例如，连接到字线WLj的多个存储单元可以构成一个页面或几个页面。
图16示出了在数据掩码模式下在正常写入操作中交换数据。
参考图16，如果命令CMD指定数据掩码模式并且数据掩码信号DM的所有掩码位具有第二逻辑电平，则在接口电路(IFC)230与第一ECC引擎30之间交换主数据MD，并且存储控制器20将数据掩码信号DM提供给接口电路230。接口电路230基于主数据MD生成内部奇偶校验位IPRT，基于数据掩码信号DM生成复制的标记信号DFL，并将主数据MD、内部奇偶校验位IPRT和复制的标记信号DFL分别存储在正常单元区域NCA、第一子奇偶校验区域SRG1和第二子奇偶校验区域SRG2中的耦接到字线WLj的同一页面中。
图17示出了在数据掩码模式下在掩码写入操作中交换数据。
参考图17，如果命令CMD指定数据掩码模式并且数据掩码信号DM的掩码位中的至少一个掩码位具有第一逻辑电平，则在接口电路(IFC)230与第一ECC引擎30之间交换主数据MD，并且存储控制器20将数据掩码信号DM提供给接口电路230。在这种情况下，图17中的主数据MD的位数可以小于图15或图16中的主数据MD的位数。接口电路230基于数据掩码信号DM生成复制的标记信号DFL，并将主数据MD和复制的标记信号DFL分别存储在正常单元区域NCA和第二子奇偶校验区域SRG2中的耦接到字线WLj的同一页面中。在图17中，接口电路230中的第二ECC引擎500被禁用。
图18是示出了根据示例实施例的半导体存储器件的框图。
参考图18，半导体存储器件600可以包括提供堆叠芯片结构的第一组裸片610和第二组裸片620。
第一组裸片610可以包括至少一个缓冲器裸片611。第二组裸片620可以包括多个存储器裸片620-1至620-p(p是正整数)，该多个存储器裸片620-1至620-p堆叠在第一组裸片610上并通过多条衬底通路(例如，穿硅通路(TSV))线传送数据。
存储器裸片620-1到620-p均可以包括存储数据和奇偶校验的单元核622。单元核622可以包括存储主数据的正常单元区域、存储内部奇偶校验位的第一子奇偶校验区域和存储外部奇偶校验位和复制的标记信号之一的第二子奇偶校验区域。例如，奇偶校验可以包括内部奇偶校验位、外部奇偶校验位和复制的标记信号。
第一组裸片610可以包括缓冲器裸片611或逻辑裸片。缓冲器裸片611可以包括接口电路(IFC)612，并且接口电路612可以基于由数据掩码信号指定的命令或写入操作，来执行ECC编码操作和ECC解码操作，以支持各种规范。
半导体存储器件600可以是堆叠芯片型存储器件或堆叠存储器件，其通过TSV线传送数据和控制信号。TSV线也可以称为“贯穿电极”。
通过以上描述，在一个存储器裸片620-p处形成的数据TSV线组632可以包括多条TSV线L1至Lp，并且奇偶校验TSV线组634可以包括多条TSV线L10至Lq。数据TSV线组632的TSV线L1至Lp和奇偶校验TSV线组634的奇偶校验TSV线L10至Lq可以连接到相应地形成在存储器裸片620-1至620-p之间的微凸块MCB。
存储器裸片620-1至620-p中的至少一个可以包括DRAM单元，每个DRAM单元包括至少一个存取晶体管和一个存储电容器。
半导体存储器件600可以具有三维(3D)芯片结构或2.5D芯片结构，以通过数据总线B10与主机通信。缓冲器裸片610可以通过数据总线B10与存储控制器连接。
图19是示意性地示出根据示例实施例的图18的半导体存储器件中的接口电路与单元核之间的连接的示图。
参考图19，单元核622和接口电路(IFC)612可以通过数据TSV线组632和奇偶校验TSV线组634连接。
更具体地，单元核622可以包括存储单元阵列，并且存储单元阵列可以包括存储主数据MD的数据区域(即，正常单元区域)625和存储奇偶校验的奇偶校验区域(即，奇偶校验单元区域)626。奇偶校验单元区域626包括第一子奇偶校验区域SRG1和第二子奇偶校验区域SRG2。如上所述，第一子奇偶校验区域SRG1存储由接口电路612生成的内部奇偶校验位IPRT，第二子奇偶校验区域SRG2存储外部奇偶校验位EPRT或复制的标记信号DFLs，数据单元区域625存储主数据MD。
在读取数据的情况下，可以从单元核622读取代码字628。代码字628可以包括来自数据区域625的主数据MD和来自奇偶校验区域626的内部奇偶校验数据IPRT。单元核622可以通过内部数据总线IB10将主数据MD输出到数据I/O缓冲器624，通过内部奇偶校验总线IB11将内部奇偶校验数据IPRT输出到数据I/O缓冲器624，通过内部奇偶校验总线IB12将外部奇偶校验位EPRT或复制的标记信号DFL输出到数据I/O缓冲器624。数据I/O缓冲器624可以通过数据总线B20输出主数据MD作为传输数据，通过奇偶校验总线B21和B22输出传输奇偶校验数据。传输奇偶校验数据可以包括内部奇偶校验位IPRT和外部奇偶校验位EPRT。数据I/O缓冲器624可以通过奇偶校验总线B22输出复制的标记信号DFL。
在写入数据的情况下，可以将代码字628写入单元核622。代码字628可以包括存储在数据区域625中的主数据MD和存储在奇偶校验区域626中的内部奇偶校验数据IPRT。单元核622可以通过内部数据总线IB10从数据I/O缓冲器624接收主数据MD，通过内部奇偶校验总线IB11从数据I/O缓冲器624接收内部奇偶校验数据IPRT，通过内部奇偶校验总线IB12从数据I/O缓冲器624接收外部奇偶校验位EPRT或复制的标记信号DFLs。数据I/O缓冲器624可以通过数据总线B20接收作为传输数据的主数据MD，并且通过奇偶校验总线B21和B22接收传输奇偶校验数据。数据I/O缓冲器624可以通过奇偶校验总线B22接收复制的标记信号DFL。
图20是应用了根据示例实施例的图18的半导体存储器件的3D芯片结构的截面图。
图20示出了其中主机和HBM在没有内插件层(例如，缓冲器裸片或存储控制器)的情况下直接连接的3D芯片结构700。
参考图20，主裸片710(诸如单片系统(SoC)、中央处理单元(CPU)或图形处理单元(GPU))可以使用倒装芯片凸块FB设置在印刷电路板(PCB)720上。存储器裸片D11至D14可以堆叠在主裸片710上以实现诸如存储器裸片620的HBM结构。在图20中，省略了图18的缓冲器裸片610或逻辑裸片。然而，缓冲器裸片610或逻辑裸片可以设置在存储器裸片D11与主裸片710之间。为了实现HBM，可以在存储器裸片D11至D14处形成TSV线。TSV线可以与放置在存储器裸片之间的微凸块MCB电连接。
图21是示出了根据示例实施例的操作半导体存储器件的方法的流程图。
图21示出了在半导体存储器件中执行的写入操作。
参考图1、图5-图19和图21，半导体存储器件70包括用于与外部设备通信的缓冲器裸片、堆叠在缓冲器裸片上的多个存储器裸片、延伸穿过多个存储器裸片以连接到缓冲器裸片的多个衬底通路(TSV)，多个存储器裸片中的每个存储器裸片包括存储单元阵列，并且存储单元阵列包括正常单元区域和包括第一子奇偶校验区域和第二子奇偶校验区域的奇偶校验单元区域。根据该方法，半导体存储器件70在操作S210中从存储控制器(外部设备)20接收写入命令CMD。缓冲器裸片200中的内部命令生成器210在操作S220中确定写入命令CMD中的模式寄存器设置命令指定的是外部ECC模式还是数据掩码模式，并且向接口电路230提供指示指定模式的第二模式信号MS2。
当第二模式信号MS2指定外部ECC模式(EECC模式)时，接口电路230在操作S230中不生成图7中所示的第一标记信号FL1。
当第二模式信号MS2指定数据掩码模式(DM模式)时，接口电路230在操作S240中确定数据掩码信号DM中的掩码位是否指定正常写入操作。如果数据掩码信号DM中的掩码位指定正常写入操作(操作S240中的是)，则模式标记生成器250在操作S250中生成具有第二逻辑电平的第一标记信号FL1。当数据掩码信号DM中的掩码位指定掩码写入操作时(操作S240中的否)，模式标记生成器250在操作S260中生成具有第一逻辑电平的第一标记信号FL1。
图22是示出了根据示例实施例的操作半导体存储器件的方法的流程图。
图22示出了在半导体存储器件中执行的读取操作。
参考图1、图5-图19和图22，半导体存储器件70包括用于与外部设备通信的缓冲器裸片、堆叠在缓冲器裸片上的多个存储器裸片、延伸穿过多个存储器裸片以连接到缓冲器裸片的多个衬底通路(TSV)，多个存储器裸片中的每个存储器裸片包括存储单元阵列，并且存储单元阵列包括正常单元区域和包括第一子奇偶校验区域和第二子奇偶校验区域的奇偶校验单元区域。根据该方法，半导体存储器件70在操作S310中从存储控制器20接收读取命令CMD。缓冲器裸片中的内部命令生成器210在操作S320中确定写入命令CMD中的模式寄存器设置命令指定的是外部ECC模式还是数据掩码模式，并向接口电路230提供指示指定模式的第二模式信号MS2。
当第二模式信号MS2指定外部ECC模式(EECC模式)时，接口电路230在操作S330中启用第二ECC引擎500，以对主数据MD执行ECC解码操作。当第二模式信号MS2指定数据掩码模式(DM模式)时，接口电路230中的择多表决器265对复制的标记信号DFL进行择多表决以生成第二标记信号FL2，并将第二标记信号FL2提供给ECC解码器520。ECC解码器520在操作S340中确定第二标记信号FL2是否具有第二逻辑电平。
当第二标记信号FL2具有第二逻辑电平(操作S340中的是)时，其指示执行了正常写入操作，在操作S330中启用ECC解码器520，以对主数据MD执行ECC解码操作。当第二标记信号FL2具有第一逻辑电平(操作S340中的否)时，其指示执行了掩码写入操作，在操作S350中禁用ECC解码器520。
图23是示出了根据示例实施例的操作半导体存储器件的方法的流程图。
参考图1、图5-图19和图23，半导体存储器件70包括用于与外部设备通信的缓冲器裸片、堆叠在缓冲器裸片上的多个存储器裸片、延伸穿过多个存储器裸片以连接到缓冲器裸片的多个衬底通路(TSV)，多个存储器裸片中的每个存储器裸片包括存储单元阵列，并且存储单元阵列包括正常单元区域和包括第一子奇偶校验区域和第二子奇偶校验区域的奇偶校验单元区域。根据该方法，半导体存储器件70在操作S410中从存储控制器20接收第一命令CMD、主数据MD和子数据SDT。第一命令可以是写入命令。缓冲器裸片中的内部命令生成器210在操作S420中确定写入命令CMD中的模式寄存器设置命令指定的是外部ECC模式还是数据掩码模式，并且向接口电路230提供指示指定模式的第二模式信号MS2。
当第二模式信号MS2指定外部ECC模式(EECC模式)时，接口电路230在操作S430中将子数据SDT中的外部奇偶校验位存储在一个存储器裸片的第二子奇偶校验区域中。当第二模式信号MS2指定数据掩码模式(DM模式)时，接口电路230基于子数据SDT中的数据掩码信号DM生成复制的标记信号DFL或第一标记信号FL1，并在操作S440中将复制的标记信号DFLs或第一标记信号FL1存储在第二子奇偶校验区域中。例如，外部奇偶校验位、复制的标记信号DFL和第一标记信号FL1可以存储在存储单元阵列的同一页面中。
在操作S450中，缓冲器裸片200从存储控制器20接收第二命令。第二命令可以是读取命令。在操作S460中，接口电路230基于从第二子奇偶校验区域读取的复制的标记信号DFL的逻辑电平，选择性地对从正常单元区域读取的主数据MD执行ECC解码操作。
图24是示出了根据示例实施例的包括堆叠存储器件的半导体封装件的示图。
参考图24，半导体封装件900可以包括一个或更多个堆叠存储器件910和存储控制器920。
堆叠存储器件910和存储控制器920可以安装在内插件(interposer)930上，并且其上安装有堆叠存储器件910和存储控制器920的内插件可以安装在封装基板940上。
在示例实施例中，堆叠存储器件910之一可以采用图1中的堆叠存储器件70，存储控制器920可以采用图1中的存储控制器20。
每个堆叠存储器件910可以以各种形式实现，并且可以是其中堆叠有多个层的高带宽存储器(HBM)形式的存储器件。因此，每个堆叠存储器件910可以包括缓冲器裸片和多个存储器裸片。缓冲器裸片可以包括接口电路，每个存储器裸片包括存储单元阵列，并且存储单元阵列包括正常单元区域、第一子奇偶校验区域和第二子奇偶校验区域。接口电路可以基于可由命令选择的操作模式来执行ECC编码操作和ECC解码操作。
多个堆叠存储器件910可以安装在内插件930上，并且存储控制器920可以与多个堆叠存储器件910通信。例如，堆叠存储器件910和存储控制器920均可以包括物理区域，并且可以通过物理区域在堆叠存储器件910与存储控制器920之间执行通信。同时，当每个堆叠存储器件910包括直接存取区域时，可以通过安装在封装基板940和直接存取区域下方的导电装置(例如，焊球950)向每个堆叠存储器件910提供测试信号。
这里，内插件930可以包括具有TSV形式的有机方式的嵌入式多裸片互连桥(EMIB)，或者具有印刷电路板(PCB)形式的无TSV方式的嵌入式多裸片互连桥(EMIB)。
本发明构思的各方面可以应用于采用堆叠存储器件的各种系统。
前述内容是对示例性实施例的说明，而不应解释为对其进行限制。尽管已经描述了一些示例实施例，但是本领域技术人员将容易理解，在实质上不脱离本公开的新颖教导和优点的情况下可以对示例实施例进行许多修改。此外，所有这些修改旨在被包括在权利要求所限定的本公开的范围内。

Claims (20)

1.一种半导体存储器件，包括：
第一存储器裸片，所述第一存储器裸片包括存储单元阵列，所述存储单元阵列包括耦接到多条字线和多条位线的多个存储单元，其中，所述存储单元阵列包括正常单元区域以及奇偶校验单元区域，所述奇偶校验单元区域包括第一子奇偶校验区域和第二子奇偶校验区域；以及
接口电路，所述接口电路包括纠错码引擎，并且所述接口电路被配置为：
从外部设备接收主数据和子数据，所述子数据包括外部奇偶校验位或数据掩码信号；
基于所述数据掩码信号的掩码位生成第一标记信号；
响应于能够由来自所述外部设备的命令选择的操作模式和所述第一标记信号，对所述主数据执行纠错码编码操作，以生成内部奇偶校验位；
将所述主数据存储在所述正常单元区域中；
响应于所述操作模式，将所述外部奇偶校验位或所述第一标记信号存储在所述第二子奇偶校验区域中；以及
响应于所述操作模式和所述第一标记信号，对从所述正常单元区域读取的所述主数据执行纠错码解码操作，以生成校正后的主数据。
2.根据权利要求1所述的半导体存储器件，其中，所述接口电路进一步被配置为：
通过将所述第一标记信号复制奇数次来生成复制的标记信号；
响应于所述操作模式，将所述复制的标记信号而非所述第一标记信号存储在所述第二子奇偶校验区域中；
响应于所述操作模式和所述复制的标记信号，对所述主数据执行所述纠错码编码操作以生成所述内部奇偶校验位；以及
响应于所述操作模式和所述复制的标记信号，对从所述正常单元区域读取的所述主数据执行所述纠错码解码操作，以生成所述校正后的主数据。
3.根据权利要求2所述的半导体存储器件，其中，所述接口电路进一步被配置为将所述主数据、所述外部奇偶校验位与所述复制的标记信号之一分别存储在所述正常单元区域和所述第二子奇偶校验区域中的连接到同一条字线的同一页面中。
4.根据权利要求2所述的半导体存储器件，其中，所述接口电路被配置为响应于所述操作模式为外部纠错码模式，执行以下操作：
接收所述外部奇偶校验位作为所述子数据；
对所述主数据执行纠错码编码操作以生成所述内部奇偶校验位；以及
将所述内部奇偶校验位和所述外部奇偶校验位分别存储在所述第一子奇偶校验区域和所述第二子奇偶校验区域中。
5.根据权利要求2所述的半导体存储器件，其中，所述接口电路被配置为响应于所述操作模式为数据掩码模式，执行以下操作：
接收所述数据掩码信号作为所述子数据；
对所述数据掩码信号的掩码位执行逻辑运算以生成所述第一标记信号；
基于所述第一标记信号的逻辑电平执行所述纠错码编码操作；
基于所述第一标记信号生成所述复制的标记信号；以及
将所述复制的标记信号存储在所述第二子奇偶校验区域中。
6.根据权利要求2所述的半导体存储器件，其中，所述接口电路进一步被配置为，在所述半导体存储器件的读取操作中，对从所述第二子奇偶校验区域读取的所述复制的标记信号执行择多表决操作，并基于所述择多表决操作的结果，对从所述正常单元区域读取的所述主数据执行所述纠错码解码操作。
7.根据权利要求1所述的半导体存储器件，还包括：
缓冲器裸片，所述缓冲器裸片包括所述接口电路，并且被配置为与所述外部设备通信，第一存储器裸片被堆叠在所述缓冲器裸片上；
另外的多个第二存储器裸片，所述多个第二存储器裸片堆叠在所述第一存储器裸片上；以及
多个衬底通路，所述多个衬底通路延伸穿过所述第一存储器裸片和所述多个第二存储器裸片以连接到所述缓冲器裸片，
其中，所述多个第二存储器裸片均包括存储单元阵列。
8.根据权利要求7所述的半导体存储器件，其中，所述缓冲器裸片包括内部命令生成器，所述内部命令生成器被配置为向所述接口电路提供模式信号，所述模式信号将所述操作模式指定为外部纠错码模式和数据掩码模式之一，
其中，所述接口电路还包括：
模式标记生成器，所述模式标记生成器被配置为在所述数据掩码模式下，基于所述子数据中包括的所述数据掩码信号的掩码位，生成指定正常写入操作和掩码写入操作之一的所述第一标记信号；
重复代码生成器，所述重复代码生成器被配置为基于所述第一标记信号生成复制的标记信号，并将所述复制的标记信号提供给所述第二子奇偶校验区域；
择多表决器，所述择多表决器被配置为对从所述第二子奇偶校验区域读取的所述复制的标记信号执行择多表决操作，以生成第二标记信号；以及
选择信号生成器，所述选择信号生成器被配置为响应于所述模式信号以及所述第一标记信号和所述第二标记信号，生成选择信号，并且
其中，所述纠错码引擎被配置为响应于所述模式信号、所述第一标记信号和所述第二标记信号，对所述主数据执行所述纠错码编码操作和所述纠错码解码操作。
9.根据权利要求8所述的半导体存储器件，其中，所述模式标记生成器包括OR门，所述OR门对所述数据掩码信号的掩码位执行“OR”运算，以输出所述第一标记信号，并且
其中，响应于所述掩码位中的至少一个掩码位是第一逻辑电平，所述第一标记信号指定所述掩码写入操作。
10.根据权利要求8所述的半导体存储器件，其中，所述纠错码引擎包括纠错码编码器，所述纠错码编码器被配置为响应于所述模式信号指定所述外部纠错码模式或者所述第一标记信号指定所述正常写入操作，对所述主数据执行所述纠错码编码操作以生成所述内部奇偶校验位。
11.根据权利要求8所述的半导体存储器件，其中，所述纠错码引擎包括纠错码解码器，所述纠错码解码器被配置为：
响应于所述第二标记信号具有第一逻辑电平而被禁用；以及
响应于所述第二标记信号具有与所述第一逻辑电平不同的第二逻辑电平，基于所述内部奇偶校验位，对从所述正常单元区域读取的所述主数据执行所述纠错码解码操作。
12.根据权利要求8所述的半导体存储器件，其中，所述接口电路还包括连接到所述外部设备的第一路径控制电路和连接到所述多个衬底通路中的一部分衬底通路的第二路径控制电路，
其中，所述第一路径控制电路被配置为在所述半导体存储器件的写入操作中，执行以下操作：
响应于所述模式信号指定所述外部纠错码模式，向所述第二路径控制电路提供所述外部奇偶校验位作为子数据；以及
响应于所述模式信号指定所述数据掩码模式，将所述掩码位提供给所述模式标记生成器，并将所述主数据提供给所述纠错码引擎和所述第二路径控制电路，并且
其中，所述第二路径控制电路被配置为：
响应于所述模式信号指定所述外部纠错码模式，将所述外部奇偶校验位提供给所述第二子奇偶校验区域；
响应于所述模式信号指定所述数据掩码模式，将所述复制的标记信号提供给所述第二子奇偶校验区域；并且
所述接口电路还包括选择电路，所述选择电路被配置为响应于所述选择信号，将所述内部奇偶校验位和默认奇偶校验之一提供给所述第一子奇偶校验区域。
13.根据权利要求8所述的半导体存储器件，其中，所述接口电路还包括连接到所述外部设备的第一路径控制电路和连接到所述多个衬底通路中的一部分衬底通路的第二路径控制电路，
其中，所述第二路径控制电路被配置为在所述半导体存储器件的读取操作中，执行以下操作：
响应于所述模式信号指定所述外部纠错码模式，将所述外部奇偶校验位提供给所述第一路径控制电路；以及
响应于所述模式信号指定所述数据掩码模式，将所述复制的标记信号提供给所述择多表决器，并将所述主数据提供给所述纠错码引擎，并且
其中，所述第一路径控制电路被配置为：
响应于所述模式信号指定所述外部纠错码模式，将所述外部奇偶校验位提供给所述外部设备；以及
响应于所述选择信号，向所述外部设备提供来自所述正常单元区域的所述主数据和来自所述纠错码引擎的所述校正后的主数据中的一者。
14.一种存储系统，包括：
存储控制器，所述存储控制器包括第一纠错码引擎，并且被配置为生成命令、主数据和子数据，所述主数据和所述子数据是响应于第一数据生成的；以及
半导体存储器件，所述半导体存储器件被配置为从所述存储控制器接收所述命令、所述主数据和所述子数据，
其中，所述半导体存储器件包括：
第一存储器裸片，所述第一存储器裸片包括存储单元阵列，所述存储单元阵列包括耦接到多条字线和多条位线的多个存储单元，其中，所述存储单元阵列包括正常单元区域以及奇偶校验单元区域，所述奇偶校验单元区域包括第一子奇偶校验区域和第二子奇偶校验区域；以及
接口电路，所述接口电路包括第二纠错码引擎，所述接口电路被配置为：
从所述存储控制器接收所述主数据和所述子数据，所述子数据包括外部奇偶校验位或数据掩码信号；
基于所述数据掩码信号的掩码位生成标记信号；
响应于能够由所述命令选择的操作模式和所述标记信号，对所述主数据执行纠错码编码操作，以生成内部奇偶校验位；
将所述主数据存储在所述正常单元区域中；
响应于所述操作模式，将所述外部奇偶校验位或所述标记信号存储在所述第二子奇偶校验区域中；以及
响应于所述操作模式和所述标记信号，对从所述正常单元区域读取的所述主数据执行纠错码解码操作，以生成校正后的主数据。
15.根据权利要求14所述的存储系统，其中，所述接口电路进一步被配置为：
通过将所述标记信号复制奇数次来生成复制的标记信号；
响应于所述操作模式，将所述复制的标记信号而非所述第一标记信号存储在所述第二子奇偶校验区域中；
响应于所述操作模式和所述复制的标记信号，对所述主数据执行所述纠错码编码操作以生成所述内部奇偶校验位；并且
响应于所述操作模式和所述复制的标记信号，对从所述正常单元区域读取的所述主数据执行所述纠错码解码操作，以生成所述校正后的主数据。
16.根据权利要求14所述的存储系统，其中，所述存储控制器还包括：
数据掩码生成器，所述数据掩码生成器被配置为响应于来自主机的掩码信号生成所述掩码位，其中，每个所述掩码位指定是否在所述第一数据中写入相应的单位数据；
中央处理单元，所述中央处理单元被配置为控制所述数据掩码生成器和所述第一纠错码引擎，并被配置为响应于来自所述主机的数据和所述掩码信号，生成第一模式信号和所述第一数据；以及
选择电路，所述选择电路被配置为响应于所述第一模式信号，提供所述外部奇偶校验位和包括所述掩码位的所述数据掩码信号中的一者作为所述子数据，
其中，所述第一纠错码引擎包括纠错码编码器，所述纠错码编码器被配置为基于所述第一数据生成所述外部奇偶校验位。
17.根据权利要求14所述的存储系统，其中，所述半导体存储器件还包括：
缓冲器裸片，所述缓冲器裸片包括所述接口电路，并且被配置为与所述存储控制器通信，所述第一存储器裸片被堆叠在所述缓冲器裸片上；
另外的多个第二存储器裸片，所述多个第二存储器裸片堆叠在所述第一存储器裸片上；以及
多个衬底通路，所述多个衬底通路延伸穿过所述第一存储器裸片和所述多个第二存储器裸片以连接到所述缓冲器裸片，
其中，所述多个第二存储器裸片均包括存储单元阵列，并且
其中，所述缓冲器裸片还包括内部命令生成器，所述内部命令生成器被配置为向所述接口电路提供第二模式信号，所述第二模式信号将所述操作模式指定为外部纠错码模式和数据掩码模式之一。
18.根据权利要求14所述的存储系统，其中，所述接口电路被配置为将所述主数据、所述外部奇偶校验位与所述标记信号之一分别存储在所述存储单元区域和所述第二子奇偶校验区域中的连接到同一条字线的同一页面中。
19.一种操作半导体存储器件的方法，其中，所述半导体存储器件包括与外部设备通信的缓冲器裸片、堆叠在所述缓冲器裸片上的一个或更多个存储器裸片、延伸穿过所述一个或更多个存储器裸片以连接到所述缓冲器裸片的多个衬底通路，其中，所述一个或更多个存储器裸片均包括存储单元阵列，并且其中，所述存储单元阵列包括耦接到多条字线和多条位线的多个存储单元，并且包括正常单元区域和奇偶校验单元区域，所述奇偶校验单元区域包括第一子奇偶校验区域和第二子奇偶校验区域，所述方法包括：
从所述外部设备接收第一命令、主数据和子数据；
确定所述第一命令指定的是外部纠错码模式还是数据掩码模式；
响应于所述第一命令指定所述外部纠错码模式或所述数据掩码模式，将所述主数据存储在所述正常单元区域中；
响应于所述第一命令指定所述外部纠错码模式，将所述子数据中的外部奇偶校验位存储在所述第二子奇偶校验区域中；
响应于所述第一命令指定所述数据掩码模式，将标记信号存储在所述第二子奇偶校验区域中，其中，所述标记信号是基于所述子数据中的数据掩码信号的掩码位生成的；
从所述外部设备接收第二命令；以及
响应于所述第二命令和从所述第二子奇偶校验区读取的所述标记信号的逻辑电平，对从所述正常单元区域读取的所述主数据执行纠错码解码操作。
20.根据权利要求19所述的方法，其中，分别在所述存储单元区域和所述第二子奇偶校验区域中的连接到同一条字线的同一页面中，执行对所述主数据、所述外部奇偶校验位与所述标记信号之一的存储。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113656346A (zh) * 2021-09-03 2021-11-16 西安紫光国芯半导体有限公司 一种三维芯片及计算系统
CN114490172A (zh) * 2022-04-02 2022-05-13 武汉杰开科技有限公司 数据存储系统及方法
WO2024108349A1 (zh) * 2022-11-21 2024-05-30 长江存储科技有限责任公司 存储系统和存储系统的操作方法

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10825526B1 (en) * 2019-06-24 2020-11-03 Sandisk Technologies Llc Non-volatile memory with reduced data cache buffer
US11200118B2 (en) 2019-08-29 2021-12-14 Micron Technology, Inc. Semiconductor device with modified command and associated methods and systems
US11042436B2 (en) 2019-08-29 2021-06-22 Micron Technology, Inc. Semiconductor device with modified access and associated methods and systems
US10963336B2 (en) * 2019-08-29 2021-03-30 Micron Technology, Inc. Semiconductor device with user defined operations and associated methods and systems
US11372717B2 (en) * 2019-08-30 2022-06-28 Qualcomm Incorporated Memory with system ECC
KR20210098728A (ko) * 2020-02-03 2021-08-11 삼성전자주식회사 적층형 메모리 장치 및 상기 적층형 메모리 장치의 동작 방법
KR20210121498A (ko) * 2020-03-30 2021-10-08 에스케이하이닉스 주식회사 적층형 반도체 장치 및 그의 동작 방법
KR20210149543A (ko) * 2020-06-02 2021-12-09 삼성전자주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
KR102374978B1 (ko) * 2020-07-16 2022-03-16 윈본드 일렉트로닉스 코포레이션 메모리 컨트롤러
US11226767B1 (en) * 2020-09-30 2022-01-18 Micron Technology, Inc. Apparatus with access control mechanism and methods for operating the same
KR20220050315A (ko) * 2020-10-16 2022-04-25 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
US11734114B2 (en) * 2020-12-09 2023-08-22 Advanced Micro Devices, Inc. Programmable error correction code encoding and decoding logic
CN117716332A (zh) 2021-07-29 2024-03-15 美光科技公司 分组存储器裸片的选择性存取
US11899954B2 (en) * 2022-02-02 2024-02-13 Texas Instruments Incorporated Memory with extension mode
KR20240010144A (ko) * 2022-07-15 2024-01-23 에스케이하이닉스 주식회사 메모리, 메모리 모듈, 메모리 시스템 및 메모리 시스템의 동작 방법
CN115412103B (zh) * 2022-11-01 2023-03-31 浙江力积存储科技有限公司 一种针对数据屏蔽的纠错方法、装置及存储介质
WO2024129699A1 (en) * 2022-12-15 2024-06-20 Rambus Inc. Eight channel memory module

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11203892A (ja) * 1998-01-07 1999-07-30 Matsushita Electric Ind Co Ltd 半導体不揮発性記憶装置
US7133302B1 (en) * 2003-11-15 2006-11-07 Netlogic Microsystems, Inc. Low power content addressable memory
US7257763B1 (en) * 2001-08-03 2007-08-14 Netlogic Microsystems, Inc. Content addressable memory with error signaling
US7451270B1 (en) * 2003-09-30 2008-11-11 Unisys Corporation System and method for detecting and correcting errors in a control system
US20130031439A1 (en) * 2011-07-26 2013-01-31 SK Hynix Inc. Semiconductor memory apparatus and semiconductor system having the same
US20170083401A1 (en) * 2015-09-22 2017-03-23 Samsung Electronics Co., Ltd. Semiconductor Memory Devices and Memory Systems Including the Same
CN107544887A (zh) * 2016-06-27 2018-01-05 阿尔特拉公司 用于数据检测和事件捕获的方法和装置
CN108121617A (zh) * 2016-11-30 2018-06-05 三星电子株式会社 存储器模块、存储器系统和操作存储器系统的方法
CN108292248A (zh) * 2015-11-20 2018-07-17 高通股份有限公司 存储器系统中的单独链路和阵列纠错

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060218467A1 (en) 2005-03-24 2006-09-28 Sibigtroth James M Memory having a portion that can be switched between use as data and use as error correction code (ECC)
JP5764392B2 (ja) 2011-06-13 2015-08-19 株式会社メガチップス メモリコントローラ
KR102143517B1 (ko) 2013-02-26 2020-08-12 삼성전자 주식회사 에러 정정회로를 포함하는 반도체 메모리 장치 및 반도체 메모리 장치의 동작방법
CN103594120B (zh) 2013-10-31 2018-08-21 西安紫光国芯半导体有限公司 以读代写的存储器纠错方法
US9823966B1 (en) 2013-11-11 2017-11-21 Rambus Inc. Memory component with error-detect-correct code interface
US9768147B2 (en) * 2014-02-03 2017-09-19 Micron Technology, Inc. Thermal pads between stacked semiconductor dies and associated systems and methods
KR20160017922A (ko) 2014-08-07 2016-02-17 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102204391B1 (ko) * 2014-08-18 2021-01-18 삼성전자주식회사 공유 가능한 ecc 셀 어레이를 갖는 메모리 장치
US9691505B2 (en) 2015-03-27 2017-06-27 Intel Corporation Dynamic application of error correction code (ECC) based on error type
KR20170121798A (ko) * 2016-04-26 2017-11-03 삼성전자주식회사 반도체 메모리 장치 및 이의 동작 방법

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11203892A (ja) * 1998-01-07 1999-07-30 Matsushita Electric Ind Co Ltd 半導体不揮発性記憶装置
US7257763B1 (en) * 2001-08-03 2007-08-14 Netlogic Microsystems, Inc. Content addressable memory with error signaling
US7451270B1 (en) * 2003-09-30 2008-11-11 Unisys Corporation System and method for detecting and correcting errors in a control system
US7133302B1 (en) * 2003-11-15 2006-11-07 Netlogic Microsystems, Inc. Low power content addressable memory
US20130031439A1 (en) * 2011-07-26 2013-01-31 SK Hynix Inc. Semiconductor memory apparatus and semiconductor system having the same
US20170083401A1 (en) * 2015-09-22 2017-03-23 Samsung Electronics Co., Ltd. Semiconductor Memory Devices and Memory Systems Including the Same
CN108292248A (zh) * 2015-11-20 2018-07-17 高通股份有限公司 存储器系统中的单独链路和阵列纠错
CN107544887A (zh) * 2016-06-27 2018-01-05 阿尔特拉公司 用于数据检测和事件捕获的方法和装置
CN108121617A (zh) * 2016-11-30 2018-06-05 三星电子株式会社 存储器模块、存储器系统和操作存储器系统的方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113656346A (zh) * 2021-09-03 2021-11-16 西安紫光国芯半导体有限公司 一种三维芯片及计算系统
CN114490172A (zh) * 2022-04-02 2022-05-13 武汉杰开科技有限公司 数据存储系统及方法
WO2024108349A1 (zh) * 2022-11-21 2024-05-30 长江存储科技有限责任公司 存储系统和存储系统的操作方法

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