CN113656346A - 一种三维芯片及计算系统 - Google Patents

Abstract

本申请公开一种三维芯片及计算系统，涉及集成芯片技术领域，能够改善现有随着计算量和存储量越来越大，上位系统与存储器之间会进行频繁的访存，存储墙影响日益增大，访存功耗增大的问题。三维芯片，包括：存储阵列芯片，包括存储阵列，所述存储阵列用于存储运算数据和目标指令；可重构运算芯片，包括可重构运算阵列，所述可重构运算阵列用于基于所述目标指令重构运算功能得到目标运算功能，以及基于所述运算数据执行所述目标运算功能；所述存储阵列芯片和所述可重构运算芯片通过三维异质集成层叠连接。

Description

一种三维芯片及计算系统

技术领域

本申请涉及集成芯片技术领域，尤其涉及一种三维芯片及计算系统。

背景技术

现代规模性计算系统中，计算量和存储量越来越大，然而，现有的计算处理系统通常采用上位系统负责运算，存储器负责数据存储，上位系统与存储器之间存在存储墙，随着计算量和存储量越来越大，上位系统与存储器之间会进行频繁的访存，存储墙影响日益增大，访存功耗增大。

发明内容

本申请实施例提供一种三维芯片及计算系统，能够改善现有随着计算量和存储量越来越大，上位系统与存储器之间会进行频繁的访存，存储墙影响日益增大，访存功耗增大的问题。

本申请实施例的第一方面，提供一种三维芯片，包括：

存储阵列芯片，包括存储阵列，所述存储阵列用于存储运算数据和目标指令；

可重构运算芯片，包括可重构运算阵列，所述可重构运算阵列用于基于所述目标指令重构运算功能得到目标运算功能，以及基于所述运算数据执行所述目标运算功能；

所述存储阵列芯片和所述可重构运算芯片通过三维异质集成层叠连接。

在一些实施方式中，所述存储阵列芯片还包括存储接口和接口控制器，所述存储接口和所述接口控制器连接，所述存储接口连接外部器件，所述接口控制器用于连接所述存储阵列。

在一些实施方式中，所述存储接口为标准存储接口，所述接口控制器为标准存储接口控制器。

在一些实施方式中，所述存储阵列芯片还包括存储控制器和多路选择器，所述存储控制器和所述多路选择器均与所述存储阵列连接；

所述多路选择器用于控制选择所述存储阵列与所述接口控制器的连接或控制选择所述存储阵列与所述可重构运算阵列的连接。

在一些实施方式中，所述可重构运算阵列包括：

指令序列单元，用于翻译所述目标指令中的指令序列；

固定运算单元，用于实现固定运算功能；

可重构运算单元，用于基于翻译后的所述指令序列编辑至少一个所述固定运算功能的执行流程得到所述目标运算功能，以及基于所述运算数据执行所述目标运算功能。

在一些实施方式中，所述可重构运算芯片包括：

指令序列阵列，用于翻译所述目标指令中的指令序列；

固定运算阵列，用于实现固定运算功能；

所述可重构运算阵列用于基于翻译后的所述指令序列编辑至少一个所述固定运算功能的执行流程得到所述目标运算功能，以及基于所述运算数据执行所述目标运算功能。

在一些实施方式中，所述可重构运算芯片还包括总线控制器，所述指令序列阵列通过所述总线控制器获取所述目标指令。

在一些实施方式中，所述存储阵列芯片和所述可重构运算芯片均包括有源层；

所述存储阵列芯片的所述有源层包括所述存储阵列、所述接口控制器、所述存储控制器和所述多路选择器；

所述可重构运算芯片的所述有源层包括所述可重构运算阵列。

在一些实施方式中，所述存储阵列芯片和所述可重构运算芯片之间设置有三维异质连接结构；

所述三维异质连接结构包括三维互连接口；

所述存储阵列芯片与所述可重构运算芯片通过所述三维互连接口连接。

在一些实施方式中，所述存储阵列芯片和所述可重构运算芯片均包括内部金属层；

所述存储阵列芯片的所述内部金属层包括外部存储访问总线、第一内部局部存储访问连接线和第一内部连接线，所述存储阵列和所述接口控制器通过所述外部存储访问总线连接，所述三维互连接口与所述存储阵列通过所述第一内部局部存储访问连接线连接，所述第一内部连接线用于连接所述存储阵列内的器件或连接所述存储阵列之间的器件；

可重构运算芯片的所述内部金属层包括第二内部局部存储访问连接线和第二内部连接线，所述可重构运算阵列和所述三维互连接口通过所述第二内部局部存储访问连接线连接，所述第二内部连接线用于连接所述可重构运算阵列内的器件或连接所述可重构运算阵列之间的器件。

在一些实施方式中，所述存储阵列芯片的芯片层数为至少两层；和/或，

所述可重构运算芯片的芯片层数为至少两层。

在一些实施方式中，所述存储阵列芯片或所述可重构运算芯片中设置有电平转换电路。

在一些实施方式中，所述存储阵列芯片包括存储阵列晶粒火存储阵列晶圆中的至少一种；和/或，

所述可重构运算芯片包括可重构运算晶粒或可重构运算晶圆中的至少一种。

本申请实施例的第二方面，提供一种三维芯片计算系统，包括：上位系统和如第一方面所述的三维芯片；

所述三维芯片中的所述存储阵列芯片上设置有对外引出接口；

所述三维芯片与所述上位系统通过所述对外引出接口连接。

本申请实施例提供的三维芯片及计算系统，存储阵列芯片与可重构运算芯片通过三维异质集成互连，不采用物理I/O接口电路，直接建立芯片间的金属连接，其物理及电气参数遵循半导体制程工艺特征，带宽得到极大提升，功耗显著降低。三维芯片设置存储阵列芯片与可重构运算芯片通过三维异质集成层叠连接，使得运算过程中的存储访问可以在三维芯片内部完成，能够克服现有上位系统与存储器之间的外部存储访问存在存储墙的问题，将上位系统的运算卸载到三维芯片中完成，将原有的外部存储访问转为内部存储访问，三维异质结成连接可以提高运算过程中的存储访问带宽，降低存储访问产生的功耗。可重构运算芯片通过可重构运算功能来使得运算功能的灵活性得到提到，应用范围更加广泛，同时为上位系统分担运算负担。

附图说明

图1为本申请实施例提供的一种三维芯片的结构示意图；

图2为本申请实施例提供的一种三维芯片逻辑结构示意图；

图3为本申请实施例提供的一种可重构运算阵列的逻辑结构示意图；

图4为本申请实施例提供的一种三维芯片的局部截面结构示意图；

图5为本申请实施例提供的一种三维芯片计算系统的结构示意图。

具体实施方式

为了更好的理解本说明书实施例提供的技术方案，下面通过附图以及具体实施例对本说明书实施例的技术方案做详细的说明，应当理解本说明书实施例以及实施例中的具体特征是对本说明书实施例技术方案的详细的说明，而不是对本说明书技术方案的限定，在不冲突的情况下，本说明书实施例以及实施例中的技术特征可以相互组合。

在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其它变体意在涵盖非排它性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其它要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。术语“两个以上”包括两个或大于两个的情况。

现代规模性计算系统中，计算量和存储量越来越大，然而，现有的计算处理系统通常采用上位系统负责运算，存储器负责数据存储，上位系统与存储器之间存在存储墙，随着计算量和存储量越来越大，上位系统与存储器之间会进行频繁的访存，存储墙影响日益增大，访存功耗增大。

有鉴于此，本申请实施例提供一种三维芯片及计算系统，能够改善现有随着计算量和存储量越来越大，上位系统与存储器之间会进行频繁的访存，存储墙影响日益增大，访存功耗增大的问题。

本申请实施例的第一方面，提供一种三维芯片，图1为本申请实施例提供的一种三维芯片的结构示意图。如图1所示，本申请实施例提供一种三维芯片，包括：存储阵列芯片100和可重构运算芯片200。存储阵列芯片100包括存储阵列110，存储阵列110用于存储运算数据和目标指令；可重构运算芯片200包括可重构运算阵列210，可重构运算阵列210用于基于目标指令重构运算功能得到目标运算功能，以及基于运算数据执行目标运算功能；存储阵列芯片100和可重构运算芯片200通过三维异质集成层叠连接。运算数据和目标指令可以来源于外部器件，外部器件可以是上位系统，本申请不作具体限定。

继续参考图1，存储阵列芯片100与可重构运算芯片200的连接通过三维异质集成连接，而不通过I/O接口电路，相对于对于近距离、小负载的同封装内的三维异质集成互连，现有技术中的I/O接口电路所提供的驱动、外部电平升压(输出时)、外部电平降压(输入时)、三态控制器、ESD防护和浪涌保护电路等，都可以取消，相较外部器件载入存储阵列芯片100中数据计算的方式，运算芯片200直接使用存储阵列芯片100中数据完成运算，显著降低运算存储访问的代价。

可重构运算阵列210可以通过修改可编程配置在线重新定义运算功能，实现动态重构,对于运算需求相对固定的情况，可部分或全部将可重构运算阵列设置成硬核IP，以提高运算功能的实现效率，硬核IP功能包含但不仅限于乘加计算阵列、乘法计算阵列、脉动处理器阵列、哈希计算阵列、多种编码器阵列、机器学习的专用层阵列、检索功能阵列、图像/视频处理阵列以及CPU和MCU等硬核运算/处理单元的一种或多种任意组合。硬核IP可以理解为现有的固化有效运算单元(硬件器件)，以增加计算密度，本申请不作具体限定。也可以将可重构运算阵列210中的固定运算功能设置成硬核IP，再通过对固定运算功能的执行流程进行编辑得到目标计算功能，本申请不作具体限定。

示例性的，目标运算功能的数量为多个。目标运算功能通过可重构运算阵列210对至少一个固定运算功能的执行流程进行编辑得到，目标运算功能的数量越多即步骤的数量越多，运算数据停留在三维芯片内部的运算次数越多，避免运算数据穿越存储墙的次数越多，三维芯片对上位系统的算力的分担越多，能够提高计算和存储访问效率，降低功耗，克服存储墙约束。需要说明的是，运算可以包括计算或处理，本申请不作具体限定。

本申请实施例提供的三维芯片，存储阵列芯片100与可重构运算芯片200通过三维异质集成互连，不采用物理I/O接口电路，直接建立芯片间的金属连接，其物理及电气参数遵循半导体制程工艺特征，带宽得到极大提升，功耗显著降低。三维芯片设置存储阵列芯片100与可重构运算芯片200通过三维异质集成层叠连接，使得运算过程中的存储访问可以在三维芯片内部完成，能够克服现有上位系统与存储器之间的外部存储访问存在存储墙的问题，将上位系统的运算卸载到三维芯片中完成，将原有的外部存储访问转为内部存储访问，三维异质结成连接可以提高运算过程中的存储访问带宽，降低存储访问产生的功耗。可重构运算芯片200通过可重构运算功能来使得运算功能的灵活性得到提到，应用范围更加广泛，同时为上位系统分担运算负担。

在一些可行的实施方式中，存储阵列芯片还包括存储接口和接口控制器，存储接口和接口控制器连接，存储接口用于连接外部器件，接口控制器用于连接存储阵列。存储接口可以为标准存储接口(符合JEDEC协议的接口)，接口控制器可以为标准存储接口控制器。存储阵列芯片还包括存储控制器和多路选择器，存储控制器和多路选择器均与存储阵列连接；多路选择器用于控制选择存储阵列与接口控制器连接或控制选择存储阵列与可重构运算阵列连接。

示例性的，标准存储接口控制器也可以替换为CXL、CCIX、NVLINK或GenZ等新型内存标准协议控制器，本申请不作具体限定。接口控制器可以用于控制三维芯片的读写、刷新和数据管理等，本申请不作具体限定。

示例性的，图2为本申请实施例提供的一种三维芯片逻辑结构示意图。如图2所示，存储阵列芯片100包括存储阵列110、接口控制器120、多路选择器和存储控制器。可重构运算芯片200包括可重构运算阵列210，存储阵列芯片100与可重构运算芯片200之间通过三维异质集成连接，跨芯片信号连接的区域为三维异质集成连接区域。每个存储阵列110可以对应连接一个多路选择器和一个存储控制器，本申请不作具体限定，存储阵列110与可重构运算阵列210的连接可以是一对一、多对一或一对多，本申请也不作具体限定。多路选择器可以控制存储阵列110选择连接接口控制器120或选择连接可重构运算阵列210。存储阵列110选择连接接口控制器120时，可以实现存储阵列110通过接口控制器120与外部器件的存储访问。存储阵列110选择连接可重构运算阵列210时，可以实现三维芯片的内部存储访问，具体是存储阵列110与可重构运算阵列210通过三维异质集成实现的存储访问。

示例性的，存储控制器可以用于控制存储阵列的刷新和预取等，存储控制器可以分散分布设计在存储阵列芯片100上，存储控制器靠近每组存储阵列附近或靠近存储阵列芯片上的三维异质集成连接设置。三维异质结成连接可以采用Hybrid Bonding(混合键合)的方式实现，本申请不作具体限定。

示例性的，接口控制器120也可以结合三维异质集成连接与可重构运算芯片200实现跨芯片连接。

示例性的，存储阵列110选择连接接口控制器120时，可以实现存储阵列110通过接口控制器120与外部器件的存储访问。存储阵列110选择连接可重构运算阵列210时，可以实现三维芯片的内部存储访问，具体是，存储阵列110与可重构运算阵列210通过三维异质集成实现的存储访问。能够实现存储阵列110上的访问接口的分时复用，进一步实现存储访问的动态管理。多路选择器可以针对每个存储阵列110和可重构运算阵列210的组合进行单独切换，以实现通过接口控制器120的外部存储访问与可重构运算阵列210的存储访问在不同的存储阵列110上同时进行。多路选择器可以部分或全部长时间切换至与接口控制器120互连，此时三维芯片内可以部分或全部被当作通用内存器件使用，本申请不作具体限定。

示例性的，三维芯片的运行步骤说明如下：

上位系统通过存储接口和接口控制器120，将运算数据、目标指令和地址空间等写入存储阵列110，此时存储阵列110对应的多路选择器将存储阵列110的访问接口切换至与接口控制器120互连。

存储阵列110对应的多路选择器将存储阵列110的访问接口切换至与可重构运算阵列210互连，可重构运算阵列210根据写入的运算数据、目标指令和地址空间等，执行若干步骤的目标计算功能，将执行目标计算功能得到的结果数据写入对应存储阵列110的指定地址空间。

存储阵列110对应的多路选择器将存储阵列110的访问接口切换至与口控制器120互连，上位系统从存储阵列110中读取结果数据。

本申请实施例提供的三维芯片，通过设置多路选择器控制存储阵列110选择连接接口控制器120或选择连接可重构运算阵列210。能够实现存储阵列110上的访问接口的分时复用，进一步实现存储访问的动态管理。能够提高三维芯片的数据存储访问效率，并提高运算效率，进一步降低存储访问功耗。

在一些实施方式中，图3为本申请实施例提供的一种可重构运算阵列的逻辑结构示意图。如图3所示，可重构运算阵列210包括：

指令序列单元211，用于翻译目标指令中的指令序列；

固定运算单元212，用于实现固定运算功能；

可重构运算单元213，用于基于翻译后的指令序列编辑至少一个固定运算功能的执行流程得到目标运算功能，以及基于运算数据执行目标运算功能。可重构运算阵列210还可以包括总线控制器214和物理层215，指令序列单元211可以通过总线控制器214获取目标指令。物理层215可以通过三维互连接口与存储阵列连接，物理层215可以包括电平转换电路和三维互连接口的时序调整电路，本申请不作具体限定。

示例性的，指令序列单元211可以解释指令序列，可重构运算单元213可以基于翻译解释后的指令序列对固定运算单元212的固定运算功能实施的执行流程进行编辑，以得到目标计算功能，可重构运算单元213或指令序列单元211可以包含一个嵌入式处理器，以更灵活的方式参与指令序列解释或实施。总线控制器214可以用来实现指令序列单元211与上位系统的指令序列应答，如上位系统发送到可重构运算阵列210上的信息可以包括可重构运算阵列210需要完成运算指令序列、数据源地址、结果数据的地址空间等，可重构运算阵列210发送到上位系统的信息可以包括执行状态查询、执行结果中断等信息，本申请不作具体限定。

示例性的，可重构运算阵列的运行步骤如下：

上位系统通过总线控制器，配置指令序列单元211和可重构运算单元213；指令序列单元211控制可重构运算单元213与固定运算单元212组成满足指令序列中部分或者全部运算功能的目标计算功能；

可重构运算单元213，通过三维异质集成的三维互连接口、物理层215，从对应存储阵列110中的上位系统指定地址空间读取运算数据，并完成指令序列的部分和全部，得到结果数据；

可重构运算单元213，通过三维异质集成的三维互连接口、物理层215，将结果数据保存到存储阵列110中的上位系统指定地址空间中；

重复上述步骤直至所有指令序列完成，指令序列单元通过总线控制器214上报产生结果数据。

本申请实施例提供的三维芯片，通过在可重构运算阵列210内设置指令序列单元211、固定运算单元212、可重构运算单元213和总线控制器214，实现对于固定运算功能的重构得到目标运算功能，能够提高三维芯片的运算能力，以使三维芯片分担上位系统的算力的同时，运算数据和中间结果数据不必反复被上位系统调用，即穿越存储墙，能够提高计算和存储访问效率，降低功耗。

固定运算功能的重构可以通过指令序列单元211和/或可重构运算单元213，调整固定运算单元212中的多个多类运算电路的执行顺序，以及对运算电路提供不同的运算数据等方法实现，本申请不作具体限定。

在一些实施方式中，可重构运算芯片还包括：

指令序列阵列，用于翻译目标指令中的指令序列；

固定运算阵列，用于实现固定运算功能；

可重构运算阵列用于基于翻译后的指令序列编辑至少一个固定运算功能的执行流程得到目标运算功能，以及基于运算数据执行目标运算功能。可重构运算芯片还包括总线控制器，指令序列阵列通过总线控制器获取目标指令。

本申请实施例提供的三维芯片，将设置指令序列阵列、固定运算阵列、可重构运算阵列和总线控制器，实现对于固定运算功能的重构得到目标运算功能，能够提高三维芯片的运算能力，以使三维芯片分担上位系统的算力的同时，运算数据和中间结果数据不必反复被上位系统调用，即穿越存储墙，能够提高计算和存储访问效率，降低功耗。

在一些实施方式中，存储阵列芯片和可重构运算芯片均包括有源层；存储阵列芯片的有源层包括存储阵列、接口控制器、存储控制器和多路选择器；可重构运算芯片的有源层包括可重构运算阵列。

存储阵列芯片和可重构运算芯片之间设置有三维异质连接结构；三维异质连接结构包括三维互连接口；存储阵列芯片与可重构运算芯片通过三维互连接口连接。

存储阵列芯片和可重构运算芯片均包括内部金属层；存储阵列芯片的内部金属层包括外部存储访问总线、第一内部局部存储访问连接线和第一内部连接线，存储阵列和接口控制器通过外部存储访问总线连接，三维互连接口与存储阵列通过第一内部局部存储访问连接线连接，第一内部连接线用于连接存储阵列内的器件或连接存储阵列之间的器件；可重构运算芯片的内部金属层包括第二内部局部存储访问连接线和第二内部连接线，可重构运算阵列和三维互连接口通过第二内部局部存储访问连接线连接，第二内部连接线用于连接可重构运算阵列内的器件或连接可重构运算阵列之间的器件。

示例性的，图4为本申请实施例提供的一种三维芯片的局部截面结构示意图。如图4所示，三维芯片包括存储阵列芯片100和可重构运算芯片200，图4所示的三维芯片包括一层存储阵列芯片100和两层可重构运算芯片200，图4只是示意性的，不作为本申请的具体限定。有源层可以是第一有源层150或第二有源层250；内部金属层可以是第一内部金属层160或第二内部金属层260；顶层金属层可以是第一顶层金属层170或第二顶层金属层270。结合图1所示，图1所示存储阵列芯片还包括第一连接结构130，可重构运算芯片还包括第二连接结构220，第一连接结构130和第二连接结构220均对应连接三维异质连接结构230。第一连接结构130和第二连接结构220可以与三维异质连接结构230的材料相同或不同，采用金属键合的方式连接，本申请不作具体限定。

存储阵列芯片100可以包括第一衬底层140、第一有源层150、第一内部金属层160和第一顶层金属层170。可重构运算芯片200可以包括第二衬底层240、第二有源层250、第二内部金属层260和第二顶层金属层270。第一有源层150可以包括存储阵列110、接口控制器120、存储控制器和多路选择器。结合图2，存储控制器和多路选择器在第一有源层150内与存储阵列110连接。第二有源层250可以包括可重构运算阵列210。存储阵列芯片100和可重构运算芯片200之间设置有三维异质连接结构230，两个可重构运算芯片200之间也可以设置三维异质连接结构230。三维异质连接结构230可以包括三维互连接口A；存储阵列芯片100与可重构运算芯片200可以通过三维互连接口A连接，两个可重构运算芯片200也可以通过三维互连接口A连接。

继续参考图4，第一内部金属层160可以包括外部存储访问总线B、第一内部局部存储访问连接线C和第一内部连接线D，存储阵列110和接口控制器120通过外部存储访问总线B连接，三维互连接口A与存储阵列110通过第一内部局部存储访问连接线C连接，第一内部连接线D用于连接存储阵列110内的器件或连接存储阵列110之间的器件。第一内部连接线D还用于连接外部存储访问总线B和存储阵列110。第二内部金属层260可以包括第二内部局部存储访问连接线和第二内部连接线F，可重构运算阵列210和三维互连接口A通过第二内部局部存储访问连接线E2连接，不同层的两个三维互连接口A之间可以通过内部局部存储访问连接线E1连接，第二内部连接线F用于连接可重构运算阵列210内的器件或连接可重构运算阵列210之间的器件。第一顶层金属层170可以包括第一连接线171，第二顶层金属层270可以包括第二连接线271，第二连接线271可以分别连接三维互连接口A和第二内部金属层260，第一连接线171可以分别连接三维互连接口A和第一内部金属层160。存储阵列芯片100背离可重构运算阵列210的一侧可以设置有最外层界面层400，最外层界面层400可以保护三维芯片。三维芯片还可以包括多个硅通孔500，硅通孔500可以贯穿于衬底层和有源层，如图2所示，硅通孔500可以贯穿第一衬底层140和第一有源层150，硅通孔500还贯穿第二衬底层240和第二有源层250。硅通孔500用于将硅通孔500两端的金属线连接。

示例性的，三维异质集成连接结构230还可以包括电平转换电路和I/O电路等，本申请不作具体限定。存储阵列芯片100和可重构运算芯片200之间通过三维异质集成连接结构230的高密度互连，形成一一对应的存储运算阵列组合，可以根据不同的运算功能需求，存储阵列110和可重构运算阵列210的组合搭配也可以设计成一对多或多对一，本申请不作具体限定。

示例性的，多路选择器可以针对每个存储阵列110和可重构运算阵列210的组合单独切换，以实现通过标准存储接口控制器的上位存储访问，与可重构运算阵列210的存储访问可以在不同的存储阵列110上同时进行。

示例性的，存储阵列110上的存储控制器和/或多路选择器也可以结合三维异质集成，跨芯片连接并设计到可重构运算阵列210上，以充分利用可重构运算阵列210上的半导体工艺相较存储阵列110上的存储半导体工艺，在相关功能的功耗和频率优势。具体可以以存储阵列110内部存储单元到多路选择器的内部总线为界面，跨芯片将存储控制器和多路选择器设计到可重构运算阵列210上。

示例性的，图4所示，接口控制器120可以通过外部存储访问总线B互连所有存储阵列110。第一内部金属层160还可以包括对外引出接口G，接口控制器120采用标准存储接口控制器，通过内部逻辑，将存储阵列110的外部存储访问总线协议转换成标准存储接口引出信号，通过对外引出接口G输出。对外引出接口G可以通过硅通孔500内的连接线与外部器件连接。

图4所示的，存储阵列110和可重构运算阵列210之间通过三维异质连接结构230高密度互连：两层芯片中的可重构运算阵列210之间也通过三维异质连接结构230高密度互连。

本申请实施例提供的三维芯片，存储阵列芯片100与可重构运算芯片200之间通过三维异质连接结构230高密度互连，可以实现存储访问的高带宽，低功耗的三维芯片。通过设置接口控制器、多路选择器和存储控制器，通过外部存储访问总线，实现三维互连接口的分时复用，提高存储访问效率，降低存储访问功耗。

在一些实施方式中，存储阵列芯片100的芯片层数为至少两层；和/或，可重构运算芯片200的芯片层数为至少两层。

示例性的，对于存储访问容量相对较大的需求，可以层叠多于1层的存储阵列芯片100，构成的多层结构的三维芯片。对于可重构运算需求相对较大的需求，可以层叠多于1层的可重构运算芯片200，构成的多层结构的三维芯片。对于部分功能模块确定的应用，可以添加ASIC(特殊应用集成电路)芯片层作为硬核IP的扩展，构成的多层结构的三维芯片。对于包含模拟硬核IP的设计，包含但不仅限于ADC、DAC、传感器和收发器等，也可以添加模拟ASIC芯片层，提供对模拟信号的前端处理功能，构成的多层异构结构的三维芯片，本申请均不做具体限定。

本申请实施例提供的三维芯片，可以根据运算需求或者存储需求将三维芯片设置为多层结构，以满足更多的运算和存储访问需求，能够扩大三维芯片的应用范围。

在一些实施方式中，存储阵列芯片或可重构运算芯片中设置有电平转换电路。

示例性的，当存储阵列芯片100和可重构运算芯片200内核电压相同时直接进行三维异质集成的金属互连，当存储阵列芯片100和可重构运算芯片200内核电压不同时，需要在存储阵列芯片100上设计电平转换电路，通常在三维异质集成连接区域上或附近。

本申请实施例提供的三维芯片，通过设置电平转换电路，可以实现不同芯片之间内核电压不同的情况，依然能够实现跨芯片的存储访问。

需要说明的是，芯片可以为晶粒(die或者chip)、晶圆(wafer)中至少一种，但不以此为限，也可以是本领域技术人员所能想到的任何替换。其中，晶圆是指制作硅半导体电路所用的硅晶片，芯片或晶粒是指将上述制作有半导体电路的晶圆进行分割后的硅晶片。本申请的具体实施例中以芯片为例进行介绍。

示例性的，存储阵列芯片可以包括存储阵列晶粒和存储阵列晶圆中的至少一种，可重构运算芯片可以包括可重构运算晶粒和可重构运算晶圆中的至少一种，本申请均不作具体限定。

本申请实施例的第二方面，提供一种三维芯片计算系统，图5为本申请实施例提供的一种三维芯片计算系统的结构示意图。如图5所示，本申请实施例提供的三维芯片计算系统，包括：上位系统2000和如第一方面所述的三维芯片1000；结合图4，三维芯片1000中的存储阵列芯片100上设置有对外引出接口G；三维芯片1000与上位系统2000通过对外引出接口G和接口控制器120连接。示例性的，三维芯片1000与上位系统2000之间的存储访问涉及到的数据可以包括运算数据、目标指令和结果数据。可重构运算阵列芯片200中的可重构运算阵列210与存储阵列芯片100内的存储阵列110通过三维异质集成连接。可重构运算阵列210和存储阵列110与接口控制器120可以通过三维异质集成连接。

本申请实施例的提供的三维芯片计算系统，存储阵列芯片与可重构运算芯片通过三维异质集成互连，不通过物理I/O接口电路，直接建立芯片间的金属连接，其物理及电气参数遵循半导体制程工艺特征，带宽得到极大提升，功耗显著降低。三维芯片设置存储阵列芯片与可重构运算芯片通过三维异质集成层叠连接，使得运算过程中的存储访问可以在三维芯片内部完成，能够克服现有上位系统与存储器之间的外部存储访问存在存储墙的问题，将上位系统的运算卸载到三维芯片中完成，将原有的外部存储访问转为内部存储访问，三维异质结成连接可以提高运算过程中的存储访问带宽，降低存储访问产生的功耗。可重构运算芯片通过可重构运算功能来使得运算功能的灵活性得到提到，应用范围更加广泛，同时为上位系统分担运算负担。

尽管已描述了本说明书的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本说明书范围的所有变更和修改。

显然，本领域的技术人员可以对本说明书进行各种改动和变型而不脱离本说明书的精神和范围。这样，倘若本说明书的这些修改和变型属于本说明书权利要求及其等同技术的范围之内，则本说明书也意图包含这些改动和变型在内。

Claims (14)

1.一种三维芯片，其特征在于，包括：

存储阵列芯片，包括存储阵列，所述存储阵列用于存储运算数据和目标指令；

可重构运算芯片，包括可重构运算阵列，所述可重构运算阵列用于基于所述目标指令重构运算功能得到目标运算功能，以及基于所述运算数据执行所述目标运算功能；

所述存储阵列芯片和所述可重构运算芯片通过三维异质集成层叠连接。

2.根据权利要求1所述的三维芯片，其特征在于，所述存储阵列芯片还包括存储接口和接口控制器，所述存储接口和所述接口控制器连接，所述存储接口用于连接外部器件，所述接口控制器连接所述存储阵列。

3.根据权利要求2所述的三维芯片，其特征在于，所述存储接口为标准存储接口，所述接口控制器为标准存储接口控制器。

4.根据权利要求2所述的三维芯片，其特征在于，所述存储阵列芯片还包括存储控制器和多路选择器，所述存储控制器和所述多路选择器均与所述存储阵列连接；

所述多路选择器用于控制选择所述存储阵列与所述接口控制器的连接或控制选择所述存储阵列与所述可重构运算阵列的连接。

5.根据权利要求4所述的三维芯片，其特征在于，所述可重构运算阵列包括：

指令序列单元，用于翻译所述目标指令中的指令序列；

固定运算单元，用于实现固定运算功能；

可重构运算单元，用于基于翻译后的所述指令序列编辑至少一个所述固定运算功能的执行流程得到所述目标运算功能，以及基于所述运算数据执行所述目标运算功能。

6.根据权利要求4所述的三维芯片，其特征在于，所述可重构运算芯片包括：

指令序列阵列，用于翻译所述目标指令中的指令序列；

固定运算阵列，用于实现固定运算功能；

所述可重构运算阵列用于基于翻译后的所述指令序列编辑至少一个所述固定运算功能的执行流程得到所述目标运算功能，以及基于所述运算数据执行所述目标运算功能。

7.根据权利要求6所述的三维芯片，其特征在于，所述可重构运算芯片还包括总线控制器，所述指令序列阵列通过所述总线控制器获取所述目标指令。

8.根据权利要求4所述的三维芯片，其特征在于，所述存储阵列芯片和所述可重构运算芯片均包括有源层；

所述存储阵列芯片的所述有源层包括所述存储阵列、所述接口控制器、所述存储控制器和所述多路选择器；

所述可重构运算芯片的所述有源层包括所述可重构运算阵列。

9.根据权利要求8所述的三维芯片，其特征在于，所述存储阵列芯片和所述可重构运算芯片之间设置有三维异质连接结构；

所述三维异质连接结构包括三维互连接口；

所述存储阵列芯片与所述可重构运算芯片通过所述三维互连接口连接。

10.根据权利要求9所述的三维芯片，其特征在于，所述存储阵列芯片和所述可重构运算芯片均包括内部金属层；

所述存储阵列芯片的所述内部金属层包括外部存储访问总线、第一内部局部存储访问连接线和第一内部连接线，所述存储阵列和所述接口控制器通过所述外部存储访问总线连接，所述三维互连接口与所述存储阵列通过所述第一内部局部存储访问连接线连接，所述第一内部连接线用于连接所述存储阵列内的器件或连接所述存储阵列之间的器件；

可重构运算芯片的所述内部金属层包括第二内部局部存储访问连接线和第二内部连接线，所述可重构运算阵列和所述三维互连接口通过所述第二内部局部存储访问连接线连接，所述第二内部连接线用于连接所述可重构运算阵列内的器件或连接所述可重构运算阵列之间的器件。

11.根据权利要求1所述的三维芯片，其特征在于，所述存储阵列芯片的芯片层数为至少两层；和/或，

所述可重构运算芯片的芯片层数为至少两层。

12.根据权利要求1所述的三维芯片，其特征在于，所述存储阵列芯片或所述可重构运算芯片中设置有电平转换电路。

13.根据权利要求1-12中任一项所述的三维芯片，其特征在于，所述存储阵列芯片包括存储阵列晶粒和存储阵列晶圆中的至少一种；和/或，

所述可重构运算芯片包括可重构运算晶粒和可重构运算晶圆中的至少一种。

14.一种三维芯片计算系统，其特征在于，包括：上位系统和如权利要求1-13中任一项所述的三维芯片；

所述三维芯片中的所述存储阵列芯片上设置有对外引出接口；

所述三维芯片与所述上位系统通过所述对外引出接口连接。

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