JPS5925250B2 - 記憶消去方式 - Google Patents
記憶消去方式Info
- Publication number
- JPS5925250B2 JPS5925250B2 JP50084090A JP8409075A JPS5925250B2 JP S5925250 B2 JPS5925250 B2 JP S5925250B2 JP 50084090 A JP50084090 A JP 50084090A JP 8409075 A JP8409075 A JP 8409075A JP S5925250 B2 JPS5925250 B2 JP S5925250B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- information
- input
- gate
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Techniques For Improving Reliability Of Storages (AREA)
- Calculators And Similar Devices (AREA)
Description
【発明の詳細な説明】
本発明は、複数個の記憶レジスタのうちオーバーフロー
状態の記憶レジスタのみを自動的に検出し、該当するオ
ーバーフロー記憶情報を消去する記憶消去方式に関する
。
状態の記憶レジスタのみを自動的に検出し、該当するオ
ーバーフロー記憶情報を消去する記憶消去方式に関する
。
従来、複数個の記憶レジスタを有する電子式卓上計算機
においては、任意の記憶レジスタが、オーバーフロー状
態になつたときには、エラー表示がなされ、計算機に対
する全入力は一旦禁止（以下このことをキーロック状態
と称する。
においては、任意の記憶レジスタが、オーバーフロー状
態になつたときには、エラー表示がなされ、計算機に対
する全入力は一旦禁止（以下このことをキーロック状態
と称する。
）される。しかして再び演算を開始する時には、キーロ
ック状態を解除し、人力操作を行なえる状態にした後、
クリアキーにより該当する記憶レジスタ内の情報を消去
しなければならず、操作者は、キーロック状態の解除お
よび該当レジスタの消去と二回のキー操作を行なつてい
た。このことは、操作者にとつて繁雑であると共に誤操
作を招き易いという欠点があつた。本発明は上記欠点を
除去し、複数個の記憶レジスタ内のオーバーフロー情報
を自動的に判定し、その検出出力で、該当する記憶レジ
スタの記憶情報を消去し得る記憶消去方式を提供するこ
とを目的とする。
ック状態を解除し、人力操作を行なえる状態にした後、
クリアキーにより該当する記憶レジスタ内の情報を消去
しなければならず、操作者は、キーロック状態の解除お
よび該当レジスタの消去と二回のキー操作を行なつてい
た。このことは、操作者にとつて繁雑であると共に誤操
作を招き易いという欠点があつた。本発明は上記欠点を
除去し、複数個の記憶レジスタ内のオーバーフロー情報
を自動的に判定し、その検出出力で、該当する記憶レジ
スタの記憶情報を消去し得る記憶消去方式を提供するこ
とを目的とする。
以下図面を参照して本発明の一実施例について説明する
。
。
第１図に示すように、複数個、例えば５個の記憶レジス
タ１、２、３、４、及び５を並列に配置し、夫々の出力
端は、ゲート回路６を介して加算回路□に接続される。
又前記夫々の記憶レジスタ１、２、３、４、及び５は出
力端を対応するリサキユレート回路８、９、１０、１１
及び１２を夫々介して入力端に接続され、外部循環回路
を形成する。これら記憶レジスタ１、２、３、４、及び
５は夫々１ワード単位の記憶容量を有している。前記リ
サキユレート回路８、９、１０、１１及び１２の具体的
な回路構成は第２図に示す通りである。即ち、後述する
演算回路からの演算入力情報と、記憶レジスタの選択指
定入力情報とを夫々そのゲート人力とするアンド回路１
３と、前記選択指定入力情報を入力とするインバータ１
４と、前記インバータ１４の出力と前記各記憶レジスタ
の外部循環回路の情報入力とをゲート入力とするアンド
回路１５と、前記アンド回路１３及び１５の夫々の出力
をゲート入力とし、その出力を前記記憶レジスタの夫々
に対する情報入力とするオア回路１６とより構成される
。前記加算回路Ｔからの演算情報出力は、アンド回路１
１を介して前記夫々の記憶レジスタに対応するリサキユ
レート回路８、９、１０、１１及び１２の前記アンド回
路１３に演算情報入力として供給される。前記加算回路
７から得られたキヤリ一信号はオーバーフロー情報とし
て例えばフリツプフロツプ回路で構成されるオーバーフ
ロー判定回路１８で判定され、その検出出力は、インバ
ータ１９を介して前記アンド回路１７の他のゲート入力
とされる。前記複数個の記憶レジスタのうち任意の記憶
レジスタへの情報入力の入力制御を行うための選択指定
のため図示されていないが記憶レジスタ指定キー部を含
む記憶コード保持部２０が設けられ、この記憶コード保
持部２０からの出力は、アンド回路２１及びオア回路２
２を順に介して、例えばデコーダを含む記憶レジスタ選
択回路２３に入力される。前記選択回路２３からは前記
各記憶レジスタの個数に対応する出力Ｍｌ，ｍ２，・・
・・・・Ｍ５までの選択指定出力が、前記各リサキユレ
ート回路８，９，・・・・・・，１２の各アンド回路１
３の他方のゲートに供給される。前記アンド回路２１の
他方のゲートには通常状態において、例えばＲＯＭ（Ｒ
ｅａｄＯｎｌｙＭｅｍＯｒｙ）等で構成される制御回路
２４からの通常ルーチン命令が供給される。
タ１、２、３、４、及び５を並列に配置し、夫々の出力
端は、ゲート回路６を介して加算回路□に接続される。
又前記夫々の記憶レジスタ１、２、３、４、及び５は出
力端を対応するリサキユレート回路８、９、１０、１１
及び１２を夫々介して入力端に接続され、外部循環回路
を形成する。これら記憶レジスタ１、２、３、４、及び
５は夫々１ワード単位の記憶容量を有している。前記リ
サキユレート回路８、９、１０、１１及び１２の具体的
な回路構成は第２図に示す通りである。即ち、後述する
演算回路からの演算入力情報と、記憶レジスタの選択指
定入力情報とを夫々そのゲート人力とするアンド回路１
３と、前記選択指定入力情報を入力とするインバータ１
４と、前記インバータ１４の出力と前記各記憶レジスタ
の外部循環回路の情報入力とをゲート入力とするアンド
回路１５と、前記アンド回路１３及び１５の夫々の出力
をゲート入力とし、その出力を前記記憶レジスタの夫々
に対する情報入力とするオア回路１６とより構成される
。前記加算回路Ｔからの演算情報出力は、アンド回路１
１を介して前記夫々の記憶レジスタに対応するリサキユ
レート回路８、９、１０、１１及び１２の前記アンド回
路１３に演算情報入力として供給される。前記加算回路
７から得られたキヤリ一信号はオーバーフロー情報とし
て例えばフリツプフロツプ回路で構成されるオーバーフ
ロー判定回路１８で判定され、その検出出力は、インバ
ータ１９を介して前記アンド回路１７の他のゲート入力
とされる。前記複数個の記憶レジスタのうち任意の記憶
レジスタへの情報入力の入力制御を行うための選択指定
のため図示されていないが記憶レジスタ指定キー部を含
む記憶コード保持部２０が設けられ、この記憶コード保
持部２０からの出力は、アンド回路２１及びオア回路２
２を順に介して、例えばデコーダを含む記憶レジスタ選
択回路２３に入力される。前記選択回路２３からは前記
各記憶レジスタの個数に対応する出力Ｍｌ，ｍ２，・・
・・・・Ｍ５までの選択指定出力が、前記各リサキユレ
ート回路８，９，・・・・・・，１２の各アンド回路１
３の他方のゲートに供給される。前記アンド回路２１の
他方のゲートには通常状態において、例えばＲＯＭ（Ｒ
ｅａｄＯｎｌｙＭｅｍＯｒｙ）等で構成される制御回路
２４からの通常ルーチン命令が供給される。
この通常ルーチン命令は前記オーバーフロー判定回路１
８から検出された検出出力を前記制御回路２４の所定の
端子にエラー処理ルーチンスタート命令が入力すること
で中止され、前記記憶レジスタに対して、キーロツク状
態することができる。又前記オーバーフロー判定回路１
８からの検出出力はアンド回路２５のゲート入力とされ
る。この判定回路１８からの出力はキヤリ一信号が検出
された後１ワード間出力するものである。このアンド回
路２５は、前記記憶コード保持部２０からの出力を他力
のゲート入力とし、その出力を前記オア回路２２の他方
のゲート入力として供給する。前記制御回路２４は、演
算プログラムに従つて前記加算回路７に対して加減算制
御指令を発し、又前記ゲート回路６に対し、所定のゲー
トを選択するゲート選択指令を与える。次に上記の如く
構成されたこの発明の作用について言及する。
８から検出された検出出力を前記制御回路２４の所定の
端子にエラー処理ルーチンスタート命令が入力すること
で中止され、前記記憶レジスタに対して、キーロツク状
態することができる。又前記オーバーフロー判定回路１
８からの検出出力はアンド回路２５のゲート入力とされ
る。この判定回路１８からの出力はキヤリ一信号が検出
された後１ワード間出力するものである。このアンド回
路２５は、前記記憶コード保持部２０からの出力を他力
のゲート入力とし、その出力を前記オア回路２２の他方
のゲート入力として供給する。前記制御回路２４は、演
算プログラムに従つて前記加算回路７に対して加減算制
御指令を発し、又前記ゲート回路６に対し、所定のゲー
トを選択するゲート選択指令を与える。次に上記の如く
構成されたこの発明の作用について言及する。
説明の便宜上、ａ＋ｂ−ｃの演算を行うものとし、前記
第１の記憶レジスタ１に対し数値情報ａを、第２の記憶
レジスタ２に対して、数値情報ｂを入力して記憶させ、
第３の記憶レジスタ３に対して演算結果情報ｃを入力し
て記憶させるものとする。先ず数値情報ａは、前記ゲー
ト回路６の所定のゲートを前記制御回路２４からのゲー
ト選択指令によつて開き、前記加算回路７及び前記アン
ド回路１７を順に介し更に、前記リサキユレート回路８
の前記アンド回路１３の一方のゲートに入力される。こ
のとき、前記記憶コード保持部２０に含まれる第１の記
憶レジスタ１を指定するキーを操作することにより、前
記制御回路２４から通常ルーチン命令を発生させ、前記
アンド回路２１のゲートを開き、前記オア回路２２を介
して、前記記憶レジスタ選択回路２３に入力し、前記記
憶レジスタ指定キーに対応する出力ｍ１を前記リサキユ
レート回路８の前記アンド回路１３の他方のゲートに供
給する。従つて前述した入力情報ａは、記憶レジスタ１
を指定する出力ｍ１によつて前記アンド回路１３及びオ
ア回路１６を介して前記記憶レジスタ１内に入力され記
憶され１ワード分に相当するパルス巾だけ前記出力ｍ１
が供給された後、途絶えると前記インバータ１４を導通
状態とし外部循環回路を通じて循環保持される。同様に
して前記第２の記憶レジスタ２に対しては数値情報ｂが
入力され記憶される。これら被演算数と演算数とは前記
制御回路２４を介して、外部から入力されるフアンクシ
ヨン指令に基づいて前記加算回路７で、加算が行なわれ
、その演算結果は、前記アンド回路１７及び前記リサキ
ユレート回路１０を介して記憶レジスタ３に記憶される
。しかるに、前記加算回路７で演算された演算結果が前
記第３の記憶レジスタ３の記憶容量を越えてオーバーフ
ローした場合には、前記演算結果からキヤリ一信号を前
記オーバーフロー判定回路１８で検出することでオーバ
ーフロー状態にあることを判定し、その検出出力をエラ
ー信号として前記制御回路２４に供給し、前記通常ルー
チン命令を前記アンド回路２１に供給することを中止さ
せ更に、前記ゲート回路６のゲートを閉じ前記演算回路
に入力される全ての数値情報の入力を禁止してあたかも
、計算機をキーロツクした状態とする。このとき前記オ
ーバーフロー判定回路１８からの検出出力は同時に前記
アンド回路２５に供給され、依然として前記記憶コード
保持部２０からの第３の記憶レジスタ３への選択指定出
力Ｍ３を前記アンド回路２５及び前記オア回路２２を介
して、前記記憶レジスタ選択回路２３から供給し続けて
いる。しかしながら、前記オーバーフロー判定回路１８
から検出出力が得られることで、前記インバータ１９か
らの出力は阻止され、前記アンド回路１７からの出力情
報は零情報として、前記リサキユレート回路１０のアン
ド回路１３のゲートに供給されることになる。この零情
報が入力されることでオーバーフロー状態となるべき第
３の記憶レジスタ３はクリアされ、又前記選択指定出力
Ｍ３が前記インバータ１４に入力されることで前記外部
循環回路の循環動作も停止される。この状態で、前記制
御回路２４に対してキーロツクの解除指令を与えること
で再び通常ルーチン命令を前記アンド回路２１に発する
ことで、再度演算可能状態とすることができる。なお、
上記実施例では複数の記憶レジスタを並列配置したが、
これに限らず例えば、直列配置し、記憶レジスタ指定入
力および入力情報を対応するタイミングで入力する事も
可能であり、その他本発明の要旨を逸脱しない範囲で種
々変形応用が可能である。
第１の記憶レジスタ１に対し数値情報ａを、第２の記憶
レジスタ２に対して、数値情報ｂを入力して記憶させ、
第３の記憶レジスタ３に対して演算結果情報ｃを入力し
て記憶させるものとする。先ず数値情報ａは、前記ゲー
ト回路６の所定のゲートを前記制御回路２４からのゲー
ト選択指令によつて開き、前記加算回路７及び前記アン
ド回路１７を順に介し更に、前記リサキユレート回路８
の前記アンド回路１３の一方のゲートに入力される。こ
のとき、前記記憶コード保持部２０に含まれる第１の記
憶レジスタ１を指定するキーを操作することにより、前
記制御回路２４から通常ルーチン命令を発生させ、前記
アンド回路２１のゲートを開き、前記オア回路２２を介
して、前記記憶レジスタ選択回路２３に入力し、前記記
憶レジスタ指定キーに対応する出力ｍ１を前記リサキユ
レート回路８の前記アンド回路１３の他方のゲートに供
給する。従つて前述した入力情報ａは、記憶レジスタ１
を指定する出力ｍ１によつて前記アンド回路１３及びオ
ア回路１６を介して前記記憶レジスタ１内に入力され記
憶され１ワード分に相当するパルス巾だけ前記出力ｍ１
が供給された後、途絶えると前記インバータ１４を導通
状態とし外部循環回路を通じて循環保持される。同様に
して前記第２の記憶レジスタ２に対しては数値情報ｂが
入力され記憶される。これら被演算数と演算数とは前記
制御回路２４を介して、外部から入力されるフアンクシ
ヨン指令に基づいて前記加算回路７で、加算が行なわれ
、その演算結果は、前記アンド回路１７及び前記リサキ
ユレート回路１０を介して記憶レジスタ３に記憶される
。しかるに、前記加算回路７で演算された演算結果が前
記第３の記憶レジスタ３の記憶容量を越えてオーバーフ
ローした場合には、前記演算結果からキヤリ一信号を前
記オーバーフロー判定回路１８で検出することでオーバ
ーフロー状態にあることを判定し、その検出出力をエラ
ー信号として前記制御回路２４に供給し、前記通常ルー
チン命令を前記アンド回路２１に供給することを中止さ
せ更に、前記ゲート回路６のゲートを閉じ前記演算回路
に入力される全ての数値情報の入力を禁止してあたかも
、計算機をキーロツクした状態とする。このとき前記オ
ーバーフロー判定回路１８からの検出出力は同時に前記
アンド回路２５に供給され、依然として前記記憶コード
保持部２０からの第３の記憶レジスタ３への選択指定出
力Ｍ３を前記アンド回路２５及び前記オア回路２２を介
して、前記記憶レジスタ選択回路２３から供給し続けて
いる。しかしながら、前記オーバーフロー判定回路１８
から検出出力が得られることで、前記インバータ１９か
らの出力は阻止され、前記アンド回路１７からの出力情
報は零情報として、前記リサキユレート回路１０のアン
ド回路１３のゲートに供給されることになる。この零情
報が入力されることでオーバーフロー状態となるべき第
３の記憶レジスタ３はクリアされ、又前記選択指定出力
Ｍ３が前記インバータ１４に入力されることで前記外部
循環回路の循環動作も停止される。この状態で、前記制
御回路２４に対してキーロツクの解除指令を与えること
で再び通常ルーチン命令を前記アンド回路２１に発する
ことで、再度演算可能状態とすることができる。なお、
上記実施例では複数の記憶レジスタを並列配置したが、
これに限らず例えば、直列配置し、記憶レジスタ指定入
力および入力情報を対応するタイミングで入力する事も
可能であり、その他本発明の要旨を逸脱しない範囲で種
々変形応用が可能である。
以上述べたように、本発明によれば、複数個の記憶レジ
スタのうちのオーバーフロー情報を自動的に判定し、そ
の検出出力で、計算機をキーロツク状態と白、該当する
記憶レジスタの記憶情報を消去し得るので、キーロツク
の解除、即ち一回のキー操作のみで新たな演算を実行す
ることが出来、操作が簡単になると共に、誤まつた数値
情報に働きかけることが無くなる為に、誤操作も無くな
る等種々の利点を有する。
スタのうちのオーバーフロー情報を自動的に判定し、そ
の検出出力で、計算機をキーロツク状態と白、該当する
記憶レジスタの記憶情報を消去し得るので、キーロツク
の解除、即ち一回のキー操作のみで新たな演算を実行す
ることが出来、操作が簡単になると共に、誤まつた数値
情報に働きかけることが無くなる為に、誤操作も無くな
る等種々の利点を有する。
第１図は、この発明の一実施例であるブロツク回路図、
第２図は第１図におけるリサキユレート回路における回
路構成図である。 １，２，３，４，５・・・・・・記憶手段、６，７，２
４・・・・・・演算手段、２０，２１，２２，２３，２
４，２５・・・・・・記憶手段の選択指定手段、１８・
・・・・・オーバーフロー判定手段、１９，１７・・・
・・・記憶消去手段。
第２図は第１図におけるリサキユレート回路における回
路構成図である。 １，２，３，４，５・・・・・・記憶手段、６，７，２
４・・・・・・演算手段、２０，２１，２２，２３，２
４，２５・・・・・・記憶手段の選択指定手段、１８・
・・・・・オーバーフロー判定手段、１９，１７・・・
・・・記憶消去手段。
Claims (1)
- １ 複数個の記憶手段と、該記憶手段に対して記憶すべ
き演算情報の演算制御を行なう演算手段と、該演算手段
から出力される演算情報が入力されるべき記憶手段を選
択指定する選択手段と、該選択指定手段で指定された記
憶手段に記憶されるべき演算情報のオーバーフローを判
定する判定手段と、該判定手段でオーバーフローが検出
された際に、当該オーバーフローした記憶手段の記憶情
報を消去する消去手段とより成る記憶消去方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50084090A JPS5925250B2 (ja) | 1975-07-09 | 1975-07-09 | 記憶消去方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50084090A JPS5925250B2 (ja) | 1975-07-09 | 1975-07-09 | 記憶消去方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS528738A JPS528738A (en) | 1977-01-22 |
| JPS5925250B2 true JPS5925250B2 (ja) | 1984-06-15 |
Family
ID=13820795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50084090A Expired JPS5925250B2 (ja) | 1975-07-09 | 1975-07-09 | 記憶消去方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5925250B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1031992B1 (en) * | 1989-04-13 | 2006-06-21 | SanDisk Corporation | Flash EEPROM system |
| US7447069B1 (en) | 1989-04-13 | 2008-11-04 | Sandisk Corporation | Flash EEprom system |
-
1975
- 1975-07-09 JP JP50084090A patent/JPS5925250B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS528738A (en) | 1977-01-22 |
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