JPH05274873A

JPH05274873A - ダイナミック・ランダム・アクセス・メモリ装置とその検査方法

Info

Publication number: JPH05274873A
Application number: JP4348101A
Authority: JP
Inventors: Hiroshige Hirano; 博茂平野
Original assignee: Matsushita Electronics Corp
Current assignee: Panasonic Holdings Corp
Priority date: 1992-01-31
Filing date: 1992-12-28
Publication date: 1993-10-22
Anticipated expiration: 2017-05-13
Also published as: JP3282253B2

Abstract

(57)【要約】【目的】ＤＲＡＭのリフレッシュ周期時間の実力値が
長く、そのリフレッシュ周期時間に対してセルフリフレ
ッシュ周期信号を設定でき、セルフリフレッシュ機能時
の消費電力を少なくする。【構成】セルフリフレッシュ周期制御信号ＳＥＬＦＳ
が論理電圧“Ｈ”になると、Ｐチャンネル型ＭＯＳトラ
ンジスタＱｐ１４がオフ、Ｎチャンネル型ＭＯＳトラン
ジスタＱｎ１４がオンとなり、ノードＮ１４は接地電圧
（Ｖ_SS）レベルとなる。Ｐチャンネル型ＭＯＳトランジ
スタＱｐ１１およびＱｐ１３とＮチャンネル型ＭＯＳト
ランジスタＱｎ１１およびＱｎ１３とで時定数を決め、
その周期で発振させる。その発振出力がメモリセルに印
加されて、セルフリフレッシュ機能が作動する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ダイナミック・ランダ
ム・アクセス・メモリ装置とその検査方法に関するもの
である。

【０００２】

【従来の技術】近年、ダイナミック・ランダム・アクセ
ス・メモリ装置（以下、ＤＲＡＭと記す）の利用が高ま
ってきている。特に、バッテリーバックアップを考慮し
て、データ保持時間が長く、リフレッシュ時間の長いＤ
ＲＡＭやセルフリフレッシュ機能を搭載したＤＲＡＭの
要望が高まっている。ここでは、従来のセルフリフレッ
シュ機能を搭載したＤＲＡＭとその検査方法について説
明する。

【０００３】まず、ＤＲＡＭの特徴について簡単に説明
する。ＤＲＡＭはメモリセル容量に電荷を蓄積すること
によりデータを記憶し、データの読み出し時にはメモリ
セル容量に蓄積された電荷を読み出す。このメモリセル
容量に蓄積された電荷は時間の経過と共にリークし、そ
の電荷量が減少する。このため一定時間経過後には、デ
ータを正確には読み出せなくなる。

【０００４】一定時間経過後に電荷を保持する動作を別
に行わなければならない。この電荷を保持する動作のこ
とをリフレッシュ動作という。通常このリフレッシュ動
作を行うためには外部制御信号を入力しなければならな
い。

【０００５】ここでセルフリフレッシュ機能とは、外部
入力からの制御信号は無くても、ＤＲＡＭの内部で発生
する内部制御信号によってリフレッシュ動作を行なう機
能である。セルフリフレッシュ機能も含めたリフレッシ
ュ動作によってメモリセル容量に蓄積された電荷はセン
スアンプにより増幅され、再書き込みを行う際には、そ
のデータの保持が行われる。このため、センスアンプの
動作時により多くの電流が流れ電力が消費される。よっ
て、データ保持時間を長くし、リフレッシュ周期時間を
長くすることができれば、消費電力が少なくなる。バッ
テリーバックアップの用途に用いる場合には、特に有利
になる。

【０００６】図７は、セルフリフレッシュ機能付きＤＲ
ＡＭのセルフリフレッシュ周期回路の従来例である。

【０００７】Ｑｐ１〜Ｑｐ４はＰチャンネル型ＭＯＳト
ランジスタ、Ｑｎ１〜Ｑｎ４はＮチャンネル型ＭＯＳト
ランジスタ、Ｖ_CCは電源電圧、Ｖ_SSは接地電圧、ＳＥＬ
ＦＳはセルフリフレッシュ周期制御信号、Ｔはセルフリ
フレッシュ周期信号、Ｃ４は容量、Ｒ１，Ｒ２は抵抗、
Ｎ１〜Ｎ５はノード名である。

【０００８】まず、図７のセルフリフレッシュ周期回路
について説明する。セルフリフレッシュ周期制御信号Ｓ
ＥＬＦＳが論理電圧“Ｌ”の状態であるときに、Ｐチャ
ンネル型ＭＯＳトランジスタＱｐ４がオンとなる。これ
によってセルフリフレッシュ周期信号Ｔが論理電圧
“Ｈ”の状態に固定される。このとき、セルフリフレッ
シュ機能は作動していない。セルフリフレッシュ周期制
御信号ＳＥＬＦＳが論理電圧“Ｈ”の状態になると、Ｐ
チャンネル型ＭＯＳトランジスタＱｐ４がオフし、Ｎチ
ャンネル型ＭＯＳトランジスタＱｎ４がオンとなる。こ
れによってノードＮ４は接地電圧（Ｖ_SS）レベルとな
る。このようにすることで、セルフリフレッシュ周期回
路は、Ｐチャンネル型ＭＯＳトランジスタＱｐ１〜Ｑｐ
３とＮチャンネル型ＭＯＳトランジスタＱｎ１〜Ｑｎ３
とで構成された３段の否定回路と、容量Ｃ４と抵抗Ｒ
１，Ｒ２とで構成された時定数回路で発振する。このと
きの発振信号はセルフリフレッシュ周期信号Ｔの発振信
号となる。この発振信号によってメモリセル容量に蓄積
した電荷をリフレッシュする機能が作動する。

【０００９】図８は、従来のＤＲＡＭの検査方法のフロ
ー図である。検査開始でＤＣ（Direct Current）テスト
を行う。次にメモリセルの通常の書き込み・読み出しに
関して、全メモリセルの動作を確認するパターンファン
クションテストを行う。次にスペックＩでのリフレッシ
ュ時間ファンクションテストと、ファンクションテスト
の冗長救済判定とを行う。

【００１０】まず、検査開始後、レジスタＡをリセット
して回路の初期設定を行い、ＤＣテストを行う。ＤＣテ
ストでスペックを満足しない（以下、この状態を“不合
格”（ＦＡＩＬ）という）ものを不良品とする。ここで
スペックを満足する（以下、この状態を“合格”（ＰＡ
ＳＳ）という）ものは次のパターンファンクションテス
トを行う。

【００１１】パターンファンクションテストで、不合格
となったものに対して冗長救済判定を行う。この冗長救
済判定を行った後、さらにパターンファンクションテス
トを行う。このテストでも再度不合格となったものにつ
いては、それらを不良品とする。そして、冗長救済判定
で合格すると、レジスタＡに冗長救済アドレス情報を記
憶させる。次に、パターンファンクションテストを合格
した良品とともに、次の検査であるスペックＩでのリフ
レッシュ時間ファンクションテストをする。

【００１２】リフレッシュ時間ファンクションテスト
で、不合格になると冗長救済判定を行う。この冗長救済
判定を行った後、さらにリフレッシュ時間ファンクショ
ンテストを行う。このテストでも再度不合格になったも
のについては、不良品とする。そして、冗長救済判定で
合格すると、レジスタＡに冗長救済アドレス情報を記憶
させる。スペックＩでのリフレッシュ時間ファンクショ
ンテストの合格品とともに良品とする。以上のようにし
て検査が終了する。ここでは、冗長救済アドレスの救済
には、検査終了後にレーザートリマーを用いてレジスタ
Ａに記憶された冗長救済アドレスを救済する。

【００１３】

【発明が解決しようとする課題】しかし、このような従
来のＤＲＡＭおよび検査方法は、一つのスペックのデー
タ保持時間を検査した後、冗長救済を行うものである。
このため、データ保持時間のゆるいスペックＩで検査
し、冗長救済を行って良品としたものに対して、データ
保持時間の厳しいスペックＩＩで検査した場合、スペッ
クＩＩでは冗長救済していないので不良品となることが
多い。これに対して、データ保持時間の厳しいスペック
ＩＩで検査し、冗長救済を行うと、結果的に冗長救済さ
れずに不良品と判定される場合がある。このため、歩留
まりが低下してしまうという課題があった。

【００１４】そこで、従来では、歩留まりを低下させる
ことがないように、データ保持時間のゆるいスペックＩ
で検査し、冗長救済を行っていた。したがって、よりリ
フレッシュ周期時間の実力値が長いデバイス（スペック
ＩＩを満足するデバイス）として合格品にすることがで
きない。

【００１５】また、製造ばらつきがあると、上記従来例
では３段の否定回路と、容量Ｃ４と抵抗Ｒ１，Ｒ２とで
構成された回路が発生するセルフリフレッシュ周期信号
の周期がばらつく。このため、ＤＲＡＭのデータ保持時
間の実力値を全メモリセルをリフレッシュするために必
要なリフレッシュ回数で割ったＤＲＡＭのリフレッシュ
周期時間の実力値よりも、セルフリフレッシュ周期信号
の周期の方が長くなる場合がある。

【００１６】この場合、リフレッシュ周期時間の実力値
以内ではセルフリフレッシュ動作が行われなくなる。こ
のため、容量での電荷保持ができなくなり、セルフリフ
レッシュ機能が働かなくなる。また、デバイスのリフレ
ッシュ時間の実力値が非常に長いものに対してはセルフ
リフレッシュ周期信号の周期時間が一定となり、変化さ
せることができない。このため、セルフリフレッシュ機
能を動作させたとき、デバイスの消費電力が大きくなる
という課題があった。

【００１７】

【課題を解決するための手段】このような課題を解決す
るために、本発明のダイナミック・ランダム・アクセス
装置は、セルフリフレッシュ機能を有し、前記セルフリ
フレッシュの周期を変更するセルフリフレッシュ周期時
間切り換え回路を有する。

【００１８】また、データ保持機能のデータ保持時間の
実力値に合わせて、前記セルフリフレッシュ周期時間切
り換え回路によりセルフリフレッシュ周期を切り換え
る。

【００１９】また、セルフリフレッシュ機能と、前記セ
ルフリフレッシュの周期を変更するセルフリフレッシュ
周期時間切り換え回路と、冗長メモリセルとを有し冗長
救済アドレスで不良メモリセルを前記冗長メモリセルに
救済するとともに、前記セルフリフレッシュ周期時間切
り換え回路によりセルフリフレッシュ周期を切り換え
る。

【００２０】さらに、冗長メモリセルと、前記冗長メモ
リセルの容量が、通常メモリセルの容量よりも大きい。

【００２１】また、本発明のダイナミック・ランダム・
アクセス装置の検査方法は、デバイスを複数の検査規格
のデータ保持時間の検査を行い、前記各検査毎に不良メ
モリセルを冗長メモリセルに置き換えるために冗長救済
アドレスを記憶し、良品のメモリセルが得られた前記デ
ータ保持時間の検査のうちもっとも厳しい検査規格によ
る検査を行う際に、記憶された前記冗長救済アドレスを
前記デバイスの冗長救済アドレスとする。

【００２２】また、前記複数の検査規格によるデータ保
持時間の検査を高温で実施する。

【００２３】

【作用】本発明のＤＲＡＭおよび検査方法では、リフレ
ッシュ周期時間の実力値が長いデバイスとすることがで
き、また、そのリフレッシュ周期時間の実力値に対して
セルフリフレッシュ周期信号を設定できるため、セルフ
リフレッシュ機能時の消費電力が少ないＤＲＡＭを実現
することができる。

【００２４】

【実施例】以下、図面を用いながら本発明を説明する。
図１は、本発明のセルフリフレッシュ周期時間切り換え
回路を有するセルフリフレッシュ機能付きＤＲＡＭのセ
ルフリフレッシュ周期時間切り換え回路の一実施例であ
る。図２は、本発明のＤＲＡＭの検査方法の一実施例の
フロー図である。図４は、冗長メモリセルテスト回路の
一実施例の回路図である。図５は図４の動作タイミング
図である。

【００２５】Ｑｐ１１〜Ｑｐ３４はＰチャンネル型ＭＯ
Ｓトランジスタ、Ｑｎ１１〜Ｑｎ３５はＮチャンネル型
ＭＯＳトランジスタ、Ｖ_CCは電源電圧、Ｖ_SSは接地電
圧、ＳＥＬＦＳはセルフリフレッシュ周期制御信号、Ｔ
はセルフリフレッシュ周期信号、ＲＳは冗長メモリセル
テスト信号、ＰＳはプリチャージ信号、ＲＤＡは冗長メ
モリセル選択信号、Ａ０，／Ａ０，Ａ１，／Ａ１はアド
レス信号、Ｆ１１〜Ｆ３４はヒューズ、Ｃ１〜Ｃ３は容
量、Ｒ１１〜Ｒ１６は抵抗、Ｎ１１〜Ｎ３５はノード
名、Ｐ１は通常モード期間、Ｐ２は冗長メモリセルテス
トモード期間である。

【００２６】まず、図１のセルフリフレッシュ周期時間
切り換え回路を有するセルフリフレッシュ周期回路につ
いて説明する。

【００２７】この回路の構成は、Ｑｐ１１〜Ｑｐ１４の
ソースに電源電圧（Ｖ_CC）端子に接続され、Ｑｎ１１〜
Ｑｎ１３のソースがノードＮ１４に接続されている。ノ
ードＮ１１はＱｐ１１のゲートとＱｎ１１のゲートとに
接続されている。また、ノードＮ１２はＱｐ１１のドレ
インと、Ｑｎ１１のドレインと、Ｑｐ１２のゲートと、
Ｑｎ１２のゲートとに接続されている。ノードＮ１３は
Ｑｐ１２のドレインと、Ｑｎ１２のドレインと、Ｑｐ１
３のゲートと、Ｑｎ１３のゲートとに接続されている。
また、セルフリフレッシュ周期信号ＴはＱｐ１３のドレ
インと、Ｑｎ１３のドレインとに接続されている。ま
た、ノードＮ１４と接地電圧（Ｖ_SS）端子との間にＱｎ
１４が接続されている。さらに、セルフリフレッシュ周
期制御信号ＳＥＬＦＳはＱｎ１４のゲートとＱｐ１４の
ゲートとに接続されている。セルフリフレッシュ周期信
号Ｔ（ノードＮ１８）とノードＮ１７との間に、抵抗Ｒ
１６とＱｎ１６とが並列に接続されている。ノードＮ１
７とノードＮ１５との間に抵抗Ｒ１２が接続されてい
る。さらに、ノードＮ１７とノードＮ１５との間に、抵
抗Ｒ１４とヒューズＦ１２が直列に接続されている。ノ
ードＮ１５とノードＮ１６との間に抵抗Ｒ１１が接続さ
れ、さらに、ノードＮ１５とノードＮ１６との間に、抵
抗Ｒ１３とヒューズＦ１１が直列に接続されている。ノ
ードＮ１６とノードＮ１１との間に、抵抗Ｒ１５とＱｎ
１５が並列に接続されている。さらにノードＮ１５とノ
ードＮ１３との間に容量Ｃ１が接続されている。Ｑｐ１
５〜Ｑｐ１６のソースは電源電圧（Ｖ_CC）端子に接続さ
れており、Ｑｐ１５〜Ｑｐ１６のゲートは接地電圧（Ｖ
_SS）端子に接続されている。Ｑｐ１５のドレインはノー
ドＮ１９とＱｎ１５のゲートとに接続されている。Ｑｐ
１６のドレインはノードＮ２０とＱｎ１６のゲートとに
接続されている。またノードＮ１９と接地電圧（Ｖ_SS）
端子との間にヒューズＦ１３が接続されており、ノード
Ｎ２０と接地電圧（Ｖ _SS）端子との間にヒューズＦ１４
が接続されている。

【００２８】このセルフリフレッシュ周期回路の基本動
作は、セルフリフレッシュ周期制御信号ＳＥＬＦＳが論
理電圧“Ｌ”の状態のとき、Ｐチャンネル型ＭＯＳトラ
ンジスタＱｐ１４がオンとなり、セルフリフレッシュ周
期信号Ｔは論理電圧“Ｈ”の状態に固定される。このと
きにはセルフリフレッシュ機能は作動していない。

【００２９】セルフリフレッシュ周期制御信号ＳＥＬＦ
Ｓが論理電圧“Ｈ”の状態になると、Ｐチャンネル型Ｍ
ＯＳトランジスタＱｐ１４がオフ、Ｎチャンネル型ＭＯ
ＳトランジスタＱｎ１４がオンとなる。このため、ノー
ドＮ１４は接地電圧（Ｖ_SS）レベルとなる。このように
Ｑｐ１４がオフ、Ｑｎ１４がオンとなると、Ｐチャンネ
ル型ＭＯＳトランジスタＱｐ１１〜Ｑｐ１３とＮチャン
ネル型ＭＯＳトランジスタＱｎ１１〜Ｑｎ１３とで構成
された３段の否定回路を縦続接続した回路と、容量Ｃ１
と抵抗Ｒ１１〜Ｒ１６とで構成される時定数回路とによ
って負帰還ループが構成されて発振する。このような負
帰還ループによって、その時定数で決定される周期の発
振が生じる。たとえば、ノードＮ１１，Ｎ１３での入力
スイッチング電圧をＶ_CC／２とすると、このときのセル
フリフレッシュ周期信号Ｔは、Ｔ＝２.２×Ｃ１×Ｒで示される。

【００３０】ただし、上式において、ＲはＲ＝（Ｒ１６＋１）／｛（１／Ｒ１２）＋（１／Ｒ１４）｝で示される。

【００３１】その発振出力であるセルフリフレッシュ周
期信号Ｔは、ＤＲＡＭ内のメモリセルをリフレッシュす
る。すなわちセルフリフレッシュ機能が作動する。

【００３２】たとえば４ＭビットＤＲＡＭでは、全メモ
リセルをリフレッシュするためには、１０２４回のリフ
レッシュ動作が必要となる。メモリセルのデータ保持時
間がたとえば２００×１０^-3秒であるとすると、セルフ
リフレッシュ周期を２００／１０２４＝１９５.３×１
０^-6秒程度に設定しておく。セルフリフレッシュ機能を
動作させるためには、ＳＥＬＦＳを論理電圧“Ｈ”の状
態にする。このときのセルフリフレッシュ周期Ｔは、メ
モリセルのデータ保持時間に応じた周期としておく。

【００３３】本実施例では、ヒューズＦ１１〜Ｆ１４の
特定部を切断し、そのヒューズの有無によって、抵抗Ｒ
１１〜Ｒ１６の合成抵抗値を可変とすることができる。
容量Ｃ１とその合成抵抗値で決定される時定数は、この
合成抵抗値を可変することで、セルフリフレッシュ回路
の発振周波数を任意に設定することができる。

【００３４】たとえば、ヒューズＦ１１〜Ｆ１４がすべ
て切断されていない場合には、Ｐチャンネル型ＭＯＳト
ランジスタＱｐ１５，Ｑｐ１６はオン状態である。この
とき、ノードＮ１９とＮ２０がヒューズＦ１３，Ｆ１４
を通して接地されている。このため、Ｎチャンネル型Ｍ
ＯＳトランジスタＱｎ１５，Ｑｎ１６はオフ状態とな
る。この状態では、抵抗Ｒ１１〜Ｒ１６のすべての抵抗
が時定数の値に影響する。すなわち、ノードＮ１１とＮ
１５との間の抵抗値は｛１／（１／Ｒ１１＋１／Ｒ１
３）｝＋Ｒ１５で決定される。また、ノードＮ１５とＮ
１８との間の抵抗値は｛１／（１／Ｒ１２＋１／Ｒ１
４）｝＋Ｒ１６で決定される。

【００３５】ここで、セルフリフレッシュ周期信号Ｔの
発振周期を長くするためには、ヒューズＦ１１あるいは
Ｆ１２を切断すればよい。このときのノードＮ１１とＮ
１５との間の抵抗値はＲ１１＋Ｒ１５で決定される。ま
た、ノードＮ１５とＮ１８との間の抵抗値はＲ１２＋Ｒ
１６で決定される。このようにして、時定数を大きくす
ることができる。

【００３６】ＤＲＡＭのリフレッシュ周期時間の実力値
よりセルフリフレッシュ周期信号の周期が長くなる。こ
の場合、リフレッシュ周期時間の実力値以内ではセルフ
リフレッシュ動作が行われなくなる。このため、容量で
の電荷保持ができなくなり、セルフリフレッシュ機能が
働かなくなる。そこで、セルフリフレッシュ周期信号Ｔ
の発振周期を短くする必要がある。このためには、ヒュ
ーズＦ１３あるいはＦ１４を切断すればよい。すなわ
ち、ヒューズＦ１３，１４を切断したとき、Ｐチャンネ
ル型ＭＯＳトランジスタＱｐ１５，Ｑｐ１６はオン状態
である。ヒューズＦ１３あるいはＦ１４を切断している
ので、ノードＮ１９とＮ２０とは接地されていない。こ
のため、ノードＮ１９およびＮ２０の論理電圧が“Ｈ”
の状態となる。このようにして、Ｎチャンネル型ＭＯＳ
トランジスタＱｎ１５，Ｑｎ１６はオン状態となる。こ
のときのノードＮ１１とＮ１５との間の抵抗値は１／
（１／Ｒ１１＋１／Ｒ１３）で決定される。また、ノー
ドＮ１５とＮ１８との間の抵抗値は１／（１／Ｒ１２＋
１／Ｒ１４）で決定される。このようにすれば、時定数
の値は小さくなる。

【００３７】次に、図２のＤＲＡＭの検査方法のフロー
図について説明する。ここでは、ＤＣテスト、メモリセ
ルのパターンファンクションテスト、スペックＩでのリ
フレッシュ周期時間ファンクションテスト、スペックＩ
Ｉでのリフレッシュ周期時間ファンクションテストとフ
ァンクションテストの冗長救済判定を行っている。

【００３８】まず、検査開始後、レジスタＡ，Ｂをリセ
ットし、回路状態を初期設定する。レジスタＡ，Ｂはプ
ログラム中の変数である。レジスタＡ，Ｂをリセットす
れば冗長救済アドレスが１本も存在しない状態になる。

【００３９】ＤＲＡＭの入出力端子コンタクトテストや
入力リークテスト、およびスタンバイ電流、オペレーテ
ィング電流などの電気的特性をＤＣテストとして行う。
そこで、検査規格を満足しない場合（以下、この状態を
“不合格”という）には、不良品とする。もしこの検査
で検査規格を満足している場合（以下、この状態を“合
格”という）には、次にパターンファンクションテスト
を行う。

【００４０】パターンファンクションテストとは、それ
ぞれのメモリセルが正常に動作するかどうかをテストす
るものである。たとえば、簡単なものでは、まず全メモ
リセルにデータを書き込む。その後全メモリセルのデー
タを読み出す。その読み出したデータが書き込んだデー
タと等しい、すなわち正しいかどうかを判定するのがパ
ターンファンクションテストである。このとき、全メモ
リセルが正常であるときを“合格”という。メモリセル
のうち一つ（１ビット）でも異常があるときを“不合
格”という。そして、もし“不合格”になると、次は冗
長救済判定を行う。この判定でもさらに“不合格”にな
ると、それについては不良品とする。冗長救済判定は次
の順序で行われる。まずパターンファンクションテスト
で不良となったメモリセルを冗長メモリセルに置き換え
る。これに再度パターンファンクションテストを行い、
良品とすることができるかどうかの判定を行う。もし冗
長メモリセルに置き換えることにより良品とすることが
できる場合、冗長救済判定の結果が“合格”であるとい
う。一方、冗長メモリセルに置き換えて良品とすること
ができないときには、冗長救済判定の結果は“不合格”
であるという。

【００４１】そして、冗長救済判定の合格品について
は、レジスタＡにその冗長救済アドレスを記憶する。そ
して、パターンファンクションテストの合格品ととも
に、次のスペックＩでのリフレッシュ時間ファンクショ
ンテストを行う。ここで、リフレッシュ時間ファンクシ
ョンテストとは、メモリセルのデータ保持時間の検査を
含めたメモリセルのテストである。たとえば、データ保
持時間を２００×１０^-3秒とするというスペックのテス
トは、次のように行われる。まず全メモリセルにデータ
を書き込み、それから２００×１０^-3秒経過したところ
で、全メモリセルのデータを読み出す。この読み出した
データが書き込んだときのデータと同じであるかどうか
を検査する。

【００４２】そして、このテストにおいて読み出したデ
ータが異なっていて、不合格であると判定されると、第
２の冗長救済判定を行う。この第２の冗長救済判定は第
１の冗長救済判定と同様の工程で行う。この第２の冗長
救済判定においても不合格になった場合には、不良品と
する。

【００４３】第２の冗長救済判定の結果、合格品となっ
たものについては、レジスタＡにその冗長救済を行った
冗長救済アドレスを記憶しておく。この際、第１のアド
レスの上に第２のアドレスを書き直す。ここで、第１の
アドレス上に第２のアドレスを書き直さず、第１の冗長
救済判定のアドレスを別のレジスタ等を設けて記憶して
おくことは、この製品が合格か不合格かを知る上では必
要ない。しかし、パターンファンクションテスト時にど
の程度のアドレスが不良であるのかを知ることができる
ようになっている場合には、第２のアドレスは別に設け
られたレジスタに書き込んでもよい。

【００４４】これを、スペックＩでのリフレッシュ周期
時間ファンクションテストの合格品とともに、次の検査
であるスペックＩＩでのリフレッシュ周期時間ファンク
ションテストを行う。

【００４５】このテストでも、もし不合格になると、こ
の不合格品に対して第３の冗長救済判定を行う。この判
定においてもさらに不合格になったときには、レジスタ
Ｂに良品ランクＩを記憶する。一方、第３の冗長救済判
定で合格すると、レジスタＢに良品ランクＩＩを記憶す
る。この良品ランクＩまたは良品ランクＩＩの情報を基
にセルフリフレッシュ周期時間切り換え回路の周期時間
を延ばす。

【００４６】次に、冗長救済判定で不合格になったもの
と合格になったものの両方ともにレジスタＡに記憶され
た冗長救済アドレスを救済して良品とする。このように
レジスタＡは冗長救済アドレスを記憶しておく変数であ
り、レジスタＢは良品ランクを記憶しておく変数であ
る。

【００４７】一方、スペックＩＩでのリフレッシュ周期
時間ファンクションテストで合格したものは、レジスタ
Ｂに良品ランクＩＩを記憶する。そしてセルフリフレッ
シュ周期時間切り換え回路によってその周期時間を延ば
す。これによって良品とすることができ、検査が終了す
る。

【００４８】冗長救済アドレスの救済やセルフリフレッ
シュ周期時間の切り換えは、検査終了後にレーザートリ
マーなどを用いてヒューズの切断を行って実現する。こ
のようにしてレジスタＡに記憶された冗長救済アドレス
を救済する。ただし、スペックＩＩでの合格品について
は、アドレスを冗長救済する必要がない。この場合、セ
ルフリフレッシュ周期のみを切り換えればよい。

【００４９】具体的には、スペックＩＩの方がスペック
Ｉより厳しい検査規格である。スペックＩはメモリセル
のデータ保持時間を２００×１０^-3秒とした検査であ
る。一方、スペックＩＩはメモリセルのデータ保持時間
を５００×１０^-3秒とした検査である。ここで、もし、
レジスタＢが良品ランクＩであれば、メモリセルのデー
タ保持時間が２００×１０^-3秒である。たとえば４Ｍビ
ットＤＲＡＭでは全メモリセルをリフレッシュするため
には、１０２４回のリフレッシュが必要である。このた
め、１回のリフレッシュ周期時間は２００×１０^-3秒／
１０２４＝１９５.３×１０^-6秒に設定されている。ま
た、レジスタＢが良品ランクＩＩであれば、メモリセル
のデータ保持時間が５００×１０^-3秒である。このた
め、１回のリフレッシュ周期時間は５００×１０^-3秒／
１０２４＝４８８.３×１０^-6秒に設定しておく。この
ように、メモリセルのデータ保持時間が長いデバイスに
対してはセルフリフレッシュ周期時間を長く設定するよ
うにする。セルフリフレッシュ周期時間を長くすること
により、セルフリフレッシュ機能動作時のセルフリフレ
ッシュ電流を少なくすることができる。

【００５０】図３は、セルフリフレッシュ周期時間とセ
ルフリフレッシュ電流の関係を示した図である。横軸に
リフレッシュ周期時間を、縦軸にセルフリフレッシュ電
流値を示している。リフレッシュ周期時間とセルフリフ
レッシュ電流値との間には、反比例の関係がある。すな
わち、リフレッシュ周期時間が長くなると、セルフリフ
レッシュ電流の値が小さくなる。この図からわかるよう
に、メモリセルのデータ保持時間が２００×１０^-3秒の
ときは、リフレッシュ周期時間を１９５.３×１０^-6秒
に設定してある。このとき、セルフリフレッシュ電流は
７５.５μＡである。また、メモリセルのデータ保持時
間が５００×１０^-3秒であるときには、リフレッシュ周
期時間を４８８.３×１０^-6秒に設定してある。このと
き、セルフリフレッシュ電流は３６.２μＡである。こ
のようにメモリセルのデータ保持時間が５００×１０^-3
秒と長いデバイスに対しては、セルフリフレッシュ電流
を半減することができる。

【００５１】本発明の検査方法では、たとえばメモリセ
ルのデータ保持時間が２００×１０ ^-3秒以上のデバイス
を良品とし、かつ、メモリセルのデータ保持時間が長い
５００×１０^-3秒のデバイスを冗長救済をできる限り使
用することができる。このため、その製造における歩留
まりを高くすることができる。

【００５２】従来の検査方法では、メモリセルのデータ
保持時間が２００×１０^-3秒以上のデバイスを良品とし
ているので、メモリセルのデータ保持時間が２００×１
０^-3秒以上で５００×１０^-3秒以下のメモリセルについ
ては、充分に冗長救済されていない。このため、従来の
検査方法によって得られたデバイスのうち、メモリセル
のデータ保持時間が５００×１０^-3秒以上であるものは
ほとんどない。また、従来の検査方法で、メモリセルの
データ保持時間が５００×１０^-3秒以上であるデバイス
を良品とすると、メモリセルのデータ保持時間が２００
×１０^-3秒以上で５００×１０^-3秒未満のデバイスは不
良となり、歩留りを低下させる。このように、本発明の
検査方法では、歩留りを低下させることなくメモリセル
のデータ保持時間の長いデバイスを製造することができ
る。

【００５３】また、メモリセルのパターンファンクショ
ンテストやスペックＩおよびスペックＩＩでのリフレッ
シュ周期時間ファンクションテストは、以下に示す冗長
メモリセルテスト回路を用いることで、冗長メモリセル
についても適用することができる。

【００５４】次に、図４の冗長メモリセルテスト回路の
一実施例を図５の動作タイミング図を参照しながら説明
する。

【００５５】ＲＤＡが冗長メモリセル選択信号である。
ＲＤＡの論理電圧が“Ｈ”の状態のときに冗長メモリセ
ルが選択される。そして、論理電圧が“Ｌ”の状態のと
きには、通常メモリセルが選択される。ＲＳは冗長メモ
リセルテスト信号である。

【００５６】まず、通常動作時について説明する。図５
の動作タイミング図で、通常モード期間Ｐ１では冗長メ
モリセルテスト信号ＲＳはオープン状態である。オン状
態のＰチャンネル型ＭＯＳトランジスタＱｐ３３を通し
てＲＳは論理電圧“Ｈ”の状態となっている。このよう
にすると、ノードＮ３１は論理電圧“Ｌ”の状態に、Ｐ
チャンネル型ＭＯＳトランジスタＱｐ３４はオン状態と
なって、ＲＳを論理電圧“Ｈ”の状態に固定（ラッチ）
される。このとき、ノードＮ３２は論理電圧“Ｈ”の状
態で、Ｎチャンネル型ＭＯＳトランジスタＱｎ３４はオ
ン状態で、ノードＮ３３は論理電圧“Ｌ”の状態であ
る。

【００５７】ここで、プリチャージ信号ＰＳに論理電圧
“Ｌ”のパルス信号を入力して、Ｐチャンネル型ＭＯＳ
トランジスタＱｐ３１をオン状態にさせると、ノードＮ
３４を一度論理電圧“Ｈ”にプリチャージしようとす
る。すなわち、初期状態として最初に論理電圧“Ｈ”に
設定する。その後、ヒューズが切断されているか否かに
よって、論理電圧“Ｈ”または“Ｌ”の状態に選択す
る。論理電圧を“Ｌ”の状態にするには、プリチャージ
されているノードＮ３４の正の電荷を引き抜いて行う。
論理電圧“Ｈ”の状態にするには、そのままの状態を保
持しておく。冗長メモリセルテスト回路は以上に説明し
た動作を行うものである。

【００５８】Ａ０，／Ａ０，Ａ１，／Ａ１はアドレス信
号で、アドレス信号／Ａ０，／Ａ１はそれぞれアドレス
信号Ａ０，Ａ１の逆論理信号である。

【００５９】冗長メモリセル選択用ヒューズＦ３１〜Ｆ
３４のそれぞれが切断されていないときは、ノードＮ３
４は、オン状態のＮチャンネル型ＭＯＳトランジスタＱ
ｎ３１〜Ｑｎ３４のそれぞれを通して論理電圧“Ｌ”の
状態になる。そこで、ノードＮ３５は論理電圧“Ｈ”の
状態で、冗長メモリセル選択信号ＲＤＡは論理電圧
“Ｌ”の状態となる。これによって、通常メモリセルが
選択される。ここで、たとえば、アドレス信号Ａ０が論
理電圧“Ｌ”の状態で、アドレス信号Ａ１が論理電圧
“Ｈ”の状態であるときに、冗長メモリセルを選択した
い場合には、冗長メモリセル選択用ヒューズＦ３２とＦ
３３を切断する。これによってアドレス信号Ａ０が論理
電圧“Ｌ”の状態、アドレス信号／Ａ０が論理電圧
“Ｌ”の状態となり、Ｎチャンネル型ＭＯＳトランジス
タＱｎ３１，Ｑｎ３４はオフ状態となる。このとき、ノ
ードＮ３４は論理電圧“Ｈ”の状態を保持している。ま
た、ノードＮ３５は論理電圧“Ｌ”の状態で、冗長メモ
リセル選択信号ＲＤＡは論理電圧“Ｈ”の状態となって
冗長メモリセルが選択される。

【００６０】次に、冗長メモリセルテストモード動作時
について説明する。冗長メモリセルテストモードとは、
冗長メモリセル選択用ヒューズを切断することなく冗長
メモリセルを選択するモードである。

【００６１】図５の動作タイミング図では、Ｐ２は冗長
メモリセルテストモード期間である。冗長メモリセルテ
ストモード時には、冗長メモリセルテスト信号ＲＳは論
理電圧“Ｌ”の状態である。このため、ノードＮ３１は
論理電圧“Ｈ”の状態で、Ｐチャンネル型ＭＯＳトラン
ジスタＱｐ３４はオフ状態となる。また、ノードＮ３２
が論理電圧“Ｌ”の状態では、Ｎチャンネル型ＭＯＳト
ランジスタＱｎ３５はオフ状態で、ノードＮ３３はオー
プン状態である。ここで、プリチャージ信号ＰＳに論理
電圧“Ｌ”のパルス信号を入力して、Ｐチャンネル型Ｍ
ＯＳトランジスタＱｐ３１をオン状態にさせる。これに
よってノードＮ３４を一度論理電圧“Ｈ”の状態にプリ
チャージしようとする。すると、ノードＮ３５は論理電
圧“Ｌ”の状態となる。これにより、Ｐチャンネル型Ｍ
ＯＳトランジスタＱｐ３２がオン状態となり、ノードＮ
３４は論理電圧“Ｈ”の状態にラッチされる。そして、
アドレス信号Ａ０，Ａ１の論理電圧が“Ｈ”または
“Ｌ”の状態であろうとも、冗長メモリセル選択信号Ｒ
ＤＡは論理電圧“Ｈ”の状態となり、冗長メモリセルが
選択される。

【００６２】このようにして、冗長メモリセル選択用ヒ
ューズを切断することなく強制的に冗長メモリセルを選
択することによって、冗長メモリセルを検査することが
できる。このように、冗長メモリセル選択用ヒューズを
切断することなく強制的に冗長メモリセルを選択し、冗
長メモリセルを検査することによって、不良の冗長メモ
リセルを検出することができる。このため、冗長救済時
に不良の冗長メモリセルは使用せずに、不良でない冗長
メモリセルのみに置き換えることにより、冗長救済率を
あげることができる。

【００６３】また、図２のＤＲＡＭの検査方法のフロー
図の検査において、リフレッシュ周期時間は、通常、高
温の方が短い。このため、高温検査を行うことによっ
て、検査時間を短縮することができる。

【００６４】ここで、温度とメモリセルのデータ保持時
間との関係を図６に示す。横軸に温度を、縦軸にデータ
保持時間を示している。この両者は線形で、逆比例の関
係にある。すなわち、温度が上昇すると、データ保持時
間が減少する。

【００６５】この図６からわかるように、データ保持時
間が温度２５℃で２０００×１０^-3秒であったデバイス
が、そのデータ保持時間が温度７５℃では２００×１０
^-3秒となる。４ＭビットＤＲＡＭを１Ｍビット品４箇で
構成している製品において、温度２５℃でのデータ保持
時間が２０００×１０^-3秒の製品についての検査時間が
４６４０×１０^-3秒であるのに対して、温度７５℃での
データ保持時間が２００×１０^-3秒の場合には、その検
査時間が１０４０×１０^-3秒となる。このように検査時
間は２２.４％に短縮される。

【００６６】また、できるだけリフレッシュ周期時間の
長いデバイスとするために、図２のＤＲＡＭの検査方法
のフロー図に従って検査を行ない、リフレッシュ周期時
間の短いメモリセルを冗長メモリセルに置き換える。す
なわち、リフレッシュ周期時間の短いメモリセルを冗長
メモリセルに置き換えることで、この冗長メモリセルの
容量を通常メモリセルの容量よりも大きくすることがで
きる。メモリセルの容量に比例してデータ保持時間も長
くなる。このため、データ保持時間の短い通常メモリセ
ルを、データ保持時間の長い冗長メモリセルに置き換え
ることができる。

【００６７】

【発明の効果】本発明のＤＲＡＭとその検査方法では、
リフレッシュ周期時間の実力値が長く、セルフリフレッ
シュ機能時の消費電力のより少ないデバイスをより多く
供給することができる。

【図面の簡単な説明】

【図１】本発明の一実施例のセルフリフレッシュ機能付
きＤＲＡＭのセルフリフレッシュ周期時間切り換え回路
の構成を示す図

【図２】本発明の一実施例のＤＲＡＭの検査方法のフロ
ー図

【図３】リフレッシュ電流とリフレッシュ周期時間との
関係を示す図

【図４】本発明の冗長メモリセルテスト回路の構成の一
例を示す図

【図５】本発明の冗長メモリセルテスト回路の動作タイ
ミングを示す図

【図６】データ保持時間と温度との関係を示す図

【図７】従来のセルフリフレッシュ機能付きＤＲＡＭの
セルフリフレッシュ周期回路の構成の一例を示す図

【図８】従来のＤＲＡＭの検査方法のフロー図

【符号の説明】

Ｑｐ１１〜Ｑｐ４４Ｐチャンネル型ＭＯＳトランジス
タＱｎ１１〜Ｑｎ４４Ｎチャンネル型ＭＯＳトランジス
タＶ_CC 電源電圧Ｖ_SS 接地電圧ＳＥＬＦＳセルフリフレッシュ周期制御信号Ｔセルフリフレッシュ周期信号ＲＳ冗長メモリセルテスト信号ＰＳプリチャージ信号ＲＤＡ冗長メモリセル選択信号Ｆ１１〜Ｆ３４ヒューズＣ１〜Ｃ４容量Ｒ１１〜Ｒ４２抵抗Ｎ１１〜Ｎ４５ノード名Ｐ１通常モード期間Ｐ２冗長メモリセルテストモード期間

Claims

【特許請求の範囲】

【請求項１】セルフリフレッシュ機能を有し、前記セル
フリフレッシュの周期を変更するセルフリフレッシュ周
期時間切り換え回路を有することを特徴とするダイナミ
ック・ランダム・アクセス・メモリ装置。
【請求項２】データ保持機能のデータ保持時間の実力値
に合わせて、前記セルフリフレッシュ周期時間切り換え
回路によりセルフリフレッシュ周期を切り換えることを
特徴とするダイナミック・ランダム・アクセス・メモリ
装置。
【請求項３】セルフリフレッシュ機能と、前記セルフリ
フレッシュの周期を変更するセルフリフレッシュ周期時
間切り換え回路と、冗長メモリセルとを有し冗長救済ア
ドレスで不良メモリセルを前記冗長メモリセルに救済す
るとともに、前記セルフリフレッシュ周期時間切り換え
回路によりセルフリフレッシュ周期を切り換えることを
特徴とするダイナミック・ランダム・アクセス・メモリ
装置。
【請求項４】冗長メモリセルと、前記冗長メモリセルの
容量が、通常メモリセルの容量よりも大きいことを特徴
とするダイナミック・ランダム・アクセス・メモリ装
置。
【請求項５】デバイスを複数の検査規格のデータ保持時
間の検査を行い、前記各検査毎に不良メモリセルを冗長
メモリセルに置き換えるために冗長救済アドレスを記憶
し、良品のメモリセルが得られた前記データ保持時間の
検査のうちもっとも厳しい検査規格による検査を行う際
に、記憶された前記冗長救済アドレスを前記デバイスの
冗長救済アドレスとすることを特徴とするダイナミック
・ランダム・アクセス・メモリ装置の検査方法。
【請求項６】前記複数の検査規格によるデータ保持時間
の検査を高温で実施することを特徴とする請求項５記載
のダイナミック・ランダム・アクセス・メモリ装置の検
査方法。