JP5329650B2 - バイアス温度不安定性により引き起こされる閾値電圧シフトにさらされる電界効果トランジスタ（ｆｅｔ）を有するメモリデバイスのテスト - Google Patents

Description

本発明は、一般に、電界効果トランジスタ（ＦＥＴ）回路に関する。より詳細には、本発明は、バイアス温度不安定性（bias temperature instability:BTI）により引き起こされる閾値電圧（Ｖ_T）シフトにさらされる電界効果トランジスタ（ＦＥＴ）を有するメモリデバイスをテストすることに関する。

現代のエレクトロニクスデバイスおよびシステム、例えば、コンピュータプロセッサ、携帯電話、パーソナル・デジタル・アシスタント（PDA）、デジタルカメラおよびそれらの組合せは、現在、チップと呼ばれる集積回路を形成するための半導体材料を用いて製造される、ロジック（例えば、コントローラー）回路および記憶（例えば、メモリ）回路に頼っている。

ランダムアクセスメモリ（ＲＡＭ）は、メモリチップ中でのデータの物理的位置に拘わらず、かつ、データが前のデータ（previous data）に関係するか関係しないかに拘わらず、如何なる順序（例えば、ランダム）でもデータにアクセスすることが許された一般的な記憶回路の一例である。２種類のＲＡＭは、通常はリフレッシュされる必要がないスタティックＲＡＭ（ＳＲＡＭ）、および、通常はリフレッシュされる必要があるダイナミックＲＡＭ（ＤＲＡＭ）を含んでいる。ＳＲＡＭはＤＲＡＭよりも通常は速いがより高価である。ＳＲＡＭおよびＤＲＡＭはともにメモリチップから電力が絶たれるとデータを失うという意味において一般には揮発性である。

相補型金属酸化膜半導体（ＣＭＯＳ）技術は、比較的高速度かつ低電力をもたらしてくれるので、そのようなロジックおよび記憶回路において広く用いられている。ＣＭＯＳ回路は、Ｐチャネル電界効果トランジスタ（ＰＦＥＴ）およびＮチャネル電界効果トランジスタ（ＮＦＥＴ）を使用する。

ＣＭＯＳ製造技術における近年の進歩はＦＥＴの物理的寸法を縮小している。ＦＥＴ供給電圧（Ｖ_DD）は、電力を節約するために、ならびに、ＦＥＴの物理的寸法における縮小の要求に適合するために低下している。供給電圧の低下がもたらした低下ＦＥＴゲート電圧の性能劣化効果を軽減するために、ＦＥＴ閾値電圧（Ｖ_T ）は下がっている。

物理的寸法の縮小およびＦＥＴの閾値電圧（Ｖ_T ）の低下に起因して、負バイス温度不安定性（ＮＢＴＩ）により引き起こされる、ＰＦＥＴにおける閾値電圧（Ｖ_T ）シフトが、重大な信頼性の問題となってきている。ＮＢＴＩは、トランジスタ特性パラメータ（例えば、ドレイン電流、トランスコンダクタンス、閾値電圧（Ｖ_T ）、キャパシタンスなど）を減らす。

ＮＢＴＩにより引き起こされるＰＦＥＴにおける閾値電圧（Ｖ_T ）シフトは、ＰＦＥＴにおける閾値電圧（Ｖ_T ）シフトの絶対値の増加を引き起こす。ＰＦＥＴにおける閾値電圧（Ｖ_T ）シフトの増加は、ＰＦＥＴ上でのソースおよびドレイン電圧に対するゲート電圧の関数である。ＮＢＴＩにより引き起こされるＰＦＥＴにおける閾値電圧（Ｖ_T ）シフトは時間とともに蓄積し、その間はＰＦＥＴは電圧ストレス条件（voltage stress condition）内にあり、それはエージング（aging）として知られている条件である。

ＰＦＥＴが反転状態（例えば、Ｖ_S ＝Ｖ_D ＝Ｖ_B ＝Ｖ_DDかつＶ_G ＝０）にバイアスされている時のように、ＰＦＥＴのソースおよびドレインがともにロジック”ｈｉｇｈ”電圧レベルかつゲートがロジック”ｌｏｗ”電圧レベルの時に、ＰＦＥＴはＮＢＴＩ電圧ストレス条件内にある。例えば、１．２ボルト供給電圧を有し、現状の技術を採用しているＣＭＯＳチップにおいて、ソースおよびドレインが１．２ボルトかつゲートがグランド（つまり０ボルト）の時に、ＰＦＥＴはＮＢＴＩ電圧ストレス条件内にある。ゲートがロジック”ｈｉｇｈ”、ソースがロジック”ｈｉｇｈ”の時、ＰＦＥＴはＶ_T 増加によって引き起こされたＮＢＴＩはいくぶん回復する傾向がある。複数のＰＦＥＴに対してのバランストデューティサイクル（balanced duty cycle）（ＮＢＴＩ電圧ストレス条件内が５０％、ＮＢＴＩ電圧ストレス条件内でないのが５０％）は、ＰＦＥＴ上で変動するストレスを生じるであろう。複数のＰＦＥＴに対してのフルデューティサイクル（full duty cycle）（ＮＢＴＩ電圧ストレス条件内が１００％）は、ＰＦＥＴ上で最大のストレスを生じるであろう。複数のＰＦＥＴに対しての最小デューティサイクルまたは無デューティサイクル（no duty cycle）（ＮＢＴＩ電圧ストレス条件内でないのが１００％）は、ＰＦＥＴ上で殆どまたは全くストレスを生みださないであろう。

ＮＢＴＩにより引き起こされるＰＦＥＴにおける閾値電圧（Ｖ_T ）シフトに関連した問題を対処するためのいくつかの方法が試みられている。ある方法では、不良チップの数を最小にするように生じる閾値電圧（ＶT ）シフト量を最小にするためのＣＭＯＳ製造プロセス技術を用いている。他の方法では、ＣＭＯＳ製造プロセスの後に、不良があるチップと不良がないチップとに分けるために、チップをふるいにかける（screen）。

現在のＣＭＯＳ製造プロセス技術は、ＰＦＥＴのゲートターミナルに使用される酸化物などのように、薄い誘電体材料を採用している。しかしながら、薄い誘電体材料は、ＮＢＴＩにより引き起こされるＰＦＥＴにおける閾値電圧（Ｖ_T ）シフトを、通常の閾値電圧（Ｖ_T ）可変性（variability）の百分率全体としてはより深刻なものとさせる。高温などの環境条件もＮＢＴＩにより引き起こされるＰＦＥＴにおける閾値電圧（Ｖ_T ）シフトを促進する。

現状のＣＭＯＳ製造設計（例えば、６５ｎｍノード）において、代表的なＮＢＴＩにより引き起こされる閾値電圧（Ｖ_T ）シフトは、ＰＦＥＴの５０％デューティサイクル（つまり、ＰＦＥＴは、時間の半分をＮＢＴＩ電圧ストレス条件内において、そして、時間の半分をＮＢＴＩ電圧ストレス条件内においてではなくて費やす）に関して、３０から４０ｍＶ（ミリボルト）の可能性がある。しかしながら、ＮＢＴＩにより引き起こされる閾値電圧（Ｖ_T ）シフトは、もしデューティサイクルが１００％（つまり、ＰＦＥＴは殆ど常にＮＢＴＩ電圧ストレス条件内にある）に近ければ、８０から９０ｍＶの可能性がある。もし殆ど０％デューティサイクルが存在すれば（つまり、ＰＦＥＴは殆ど決してＮＢＴＩ電圧ストレス条件内にない）、事実上、ＮＢＴＩにより引き起こされる閾値電圧（Ｖ_T ）シフトはない。

多くの状況は特定のＰＦＥＴのデューティサイクルを５０％よりもはっきりと高くさせることができ、その一例はＳＲＡＭである。例えば、電子システムの通常の動作の期間、ＳＲＡＭなどのあるストーレッジ・エレメントは、書き込まれるかもしれないし、そして、ほとんど変更がないかもしれなく、いくつかのＰＦＥＴが、ＮＢＴＩにより引き起こされる閾値電圧（Ｖ_T ）シフトを蓄積させる原因となる電圧条件内に、ほとんど常に維持されることを引き起こしている。例えば、オペレーティングシステムコードは、ディスクなどの不揮発性ストーレッジからコピーされ、コンピュータなどの電子システム中のメモリアレイなどのオンチップストーレッジ・エレメント中にコピーされ、そして、それは通常コンピュータが動作している全時間において変更されない。さらに、コンピュータがリスタートするたびに、ストーレッジ・エレメント中の同じロケーションにオペレーティングシステムコードが格納されることはありそうなことである。したがって、ＮＢＴＩにより引き起こされるＰＦＥＴにおける閾値電圧（Ｖ_T ）シフトは、ＳＲＡＭの信頼性への大きな脅威である。

ＮＢＴＩはまた、ＳＲＡＭの安定性を下げるなどのように、ぎりぎりではあっただろうが機能していたメモリ・ストーレッジ・ロケーション（memory storage location）が、欠陥ストーレッジ・ロケーションメモリになることを引き起こす。例えば、メモリセルアレイ（例えば、ＳＲＡＭまたはＤＲＡＭ）において、セルフテストが内蔵されたアレイ（array built in self-test: ABIST）・コントローラーは、チップのテスト中に普通に使用される。

セルフテストが内蔵されたアレイ（ＡＢＩＳＴ）・コントローラーは、メモリアレイ（例えばＳＲＡＭまたはＤＲＡＭ）などのチップ中の欠陥を特定するための、高温動作寿命（high temperature operating life: HTOL）テストなどのバーイン（burn-in）ストレス・コンディション（例えば、高められた温度および／または供給電圧）中に使用される可能性がある。バーイン中に適用された増加された温度および供給電圧条件は、ＮＢＴＩにより引き起こされるＰＦＥＴにおける閾値電圧（Ｖ_T ）シフトによる劣化レート（rate of degradation）を増加させる。バーインの期間に、ＡＢＩＳＴコントローラーは、メモリアレイに送られるデータパターンを生成する。ＡＢＩＳＴは、欠陥がないメモリセルアレイから期待されるデータパターン結果に反する、メモリアレイからの出力データをチェックする。多種の支障を来す（disturb）データパターンを持った欠陥タイプを探すために、メモリセルアレイに前記生成されたデータを適用してメモリセルにストレスを与える。ＡＢＩＳＴデータパターンのあるセットは、メモリセルアレイ内の少なくともいくつかのＰＦＥＴに対して１００％に近いデューティサイクルをもたらす結果となる。ある電子システムもまたその電子システムのリスタートの期間中にＡＢＩＳＴを実行する。電子システムに電源が入れられた時にリスタートは起こる。電子システム上のリスタートはまた手動介入（manual intervention）によって引き起こされる可能性がある。

ＣＭＯＳ製造プロセスの後に、不良があるチップと不良がないチップとに分けるための、チップをふるいにかけるための二つの従来方法がある。第１のふるいわけの方法は、上述したストレステストまたはバーインテストで、長期にわたって高供給電圧Ｖddおよび／または高温のストレスをメモリに加える。ストレステストの後、チップは、公称電圧および公称温度の条件下で機能性が通常はテストされる。一つの不利点はテストの完了まで長時間あることである。

第２のふるいわけの方法は低電圧テストで、設計仕様された（design-specified）最小電圧未満でチップの機能性をテストする。低電圧テストにおいては、設計仕様された最小電圧よりも低い電圧でデータパターンはチップに書き込まれる。その後、データパターンは、設計仕様された最小電圧よりも低い電圧（つまり、ガード−バンド電圧ギャップ(guard-band voltage gap)）でチップから読み出される。設計仕様された最小電圧よりも低い電圧で書き込まれたデータパターンと読み出されたデータパターンは、チップがスクリーニング（screening）に合格したか落ちたかを決定するために比較される。この方法の利点はストレス方法よりも遙に速い方法であることである。しかしながら、この方法の不利な点は、チップが機能するようにとは設計されていない、設計仕様された最小電圧よりも低い電圧で、データパターンが書き込まれ、そして、読み込まれることである。それ故に、この方法は、チップにおけるセンシングマージン（sensing margin）および／またはタイミングの問題が起因して、ふるいわけではじかれるはずの部分ばかりか多くのよい部分がふるいわけではじかれる。

同様の閾値電圧（Ｖ_T ）シフトはＮＦＥＴにおいて存在し、とはいえ現在の技術におけるＰＦＥＴの閾値電圧（Ｖ_T ）シフトよりも程度は低く、正バイス温度不安定性（ＰＢＴＩ）と呼ばれている。ＮＦＥＴ上のゲートがロジック“ＨＩＧＨ”かつＮＦＥＴのソースおよびドレインがロジック“ｌｏｗ”電圧である時に、ＮＦＥＴはＰＢＴＩ電圧ストレス条件内にある。ここに述べられる例は、如何にして本発明の実施形態がＮＢＴＩにより引き起こされるＰＦＥＴにおける閾値電圧（Ｖ_T ）シフトの悪影響を克服するかを説明するものではあるが、ＰＢＴＩにより引き起こされるＮＦＥＴにおける閾値電圧（Ｖ_T ）シフトを減少するための同様の実施形態も意図している。

したがって、バイアス温度不安定性により引き起こされる閾値電圧シフトにさらされる電界効果トランジスタを有するメモリデバイスをテストする必要がある。

本発明の一態様によれば、前記メモリデバイスに対しての供給電圧が第１の供給電圧レベルに設定される。前記供給電圧を設定することに応えて（in response to）前記メモリデバイスにテストデータが前記第１の供給電圧レベルで書き込まれる。前記テストデータを書き込むことに応えて前記メモリデバイスに対しての前記供給電圧が前記第１の供給電圧レベルよりも低い第２の供給電圧レベルに下げられる。前記供給電圧を下げることに応じて前記メモリデバイスから前記テストデータが前記第２の供給電圧レベルで読み出される。前記テストデータを読み出すことに応じて前記メモリデバイスに対しての前記供給電圧が前記第２の供給電圧レベルよりも高い第３の供給電圧レベルに上げられる。前記供給電圧を上げることに応じて前記メモリデバイスから前記テストデータが前記第３の供給電圧レベルで読み出される。前記第３の供給電圧レベルで前記メモリデバイスから前記テストデータを読み出すことに応じて、前記第１の供給電圧レベルで前記メモリデバイスに書き込まれた前記テストデータが、前記第３の供給電圧レベルで前記メモリデバイスから読み出された前記テストデータと比較される。

本発明の他の態様によれば、本発明は、方法、装置、システム、メモリデバイスおよび／またはコンピュータ読取り可能なメモリを用いる。前記装置、前記システムおよび／または前記メモリデバイスは、前記方法を行うデータ処理システム、および、前記データ処理システム上で実行された時に、前記データ処理システムに前記方法を実行させせる実行可能アプリケーションを記憶しているコンピュータ読取り可能メディアを含んでいても構わない。

これらおよび本発明の他の態様は添付している図面および以下の詳細な説明から明らかになるであろう。

本発明の態様は例を通して説明されるが、添付している図面の図には限定されず、その中において同様の参照符号は対応する要素を示している。
従来の技術による、バイアス温度不安定性により引き起こされる閾値電圧シフトにさらされる電界効果トランジスタを有するスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セルを示している。 本発明の一例による、図１に示されるようなメモリセルであり、バイアス温度不安定性により引き起こされる閾値電圧シフトにさらされる電界効果トランジスタを有するメモリセルを組み込んだメモリデバイスのためのテストシステムのブロック・ダイアグラム表示を示している。 本発明の一例による、バイアス温度不安定性により引き起こされる閾値電圧シフトにさらされる電界効果トランジスタを有し、図２に示されるメモリデバイスをテストするための方法を示している。 本発明の一例による、図３に示された方法に対応する、メモリデバイスをテストするためのタイミング図を示している。

以下の記載および図面は発明の実例であり、発明を限定していると解釈されるものではない。多くの具体的な詳細は本発明の十分な理解を提供するために記載されている。しかしながら、ある例においては、本発明の説明を不明瞭にしないために、周知または慣用の詳細は説明されていない。本開示における一実施形態またはある実施形態への言及は必ずしも同じ実施形態へのものではなく、このような言及は一つまたはそれ以上の実施形態を含んでいる。

図１は、従来の技術による、バイアス温度不安定性により引き起こされる閾値電圧シフトにさらされる電界効果トランジスタを有するスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セル１００を示している。ＳＲＡＭセルは６個のトランジスタを含みＣＭＯＳ技術を組み入れている。６個のトランジスタ（Ｍ１−Ｍ６）は一般的に４個のｎチャネル金属−酸化膜−半導体電界効果トランジスタ（ＮＭＯＳＦＥＴ）（Ｍ１，Ｍ３，Ｍ５，Ｍ６）と２個のｐチャネルＭＯＳＦＥＴ（ＰＭＯＳＦＥＴ）（Ｍ２およびＭ４）を含む。例えば、図１に示されるように、ＳＲＡＭセルは一般的に双安定ラッチ回路（bistable latching circuit）を用いる。ＳＲＡＭセルは、１ビットのデータを記憶するための二つの安定状態を有するという点において双安定である。ラッチ回路は一般的に各々のビットのデータを記憶するための記憶セルを形成するための二つのたすきがけのインバータ（cross-coupled inveters）として実行する四つのトランジスタ（Ｍ１−Ｍ４）を用いる。付加的な二つのアクセストランジスタ（Ｍ５およびＭ６）はＲＥＡＤおよびＷＲＩＴＥ動作の期間に記憶セルへのアクセスを制御する働きをする。したがって、典型的なＳＲＡＭセルはメモリ内に各々のビットのデータを記憶するために６個のトランジスタ（Ｍ１−Ｍ６）を用いる。

セルへのアクセスは、二つのアクセストランジスタＭ５およびＭ６をコントロールするワードライン(ＷＬ)によって、言い換えれば、ビットライン（bit lines）：ＢＬおよびＢＬの反転であるＢＬバーにセルを接続する否かをコントロールすることによってもたらせられる。前記ビットラインはＲＥＡＤおよびＷＲＩＴＥ動作のためにデータを転送するために使用される。厳密には二つのビットラインを有することは必要ではないが、セルは一般的にノイズに対する信号のマージンを高めるために信号およびその反転を用いる。

ＳＲＡＭセルは、回路がアイドルの時のＳＴＡＮＢＹモード、回路からデータがリクエストされる時のＲＥＡＤモード、そして、回路にデータが提供される時のＷＲＩＴＥモードを含む三つの異なるモードを有する。

ＳＴＡＮＢＹモードにおいて、もしワードライン（ＷＬ）がアクティブな状態でなければ、アクセストランジスタＭ５およびＭ６はビットライン（bit lines）からセル（Ｍ１−Ｍ４）を絶縁する。トランジスタＭ１−Ｍ４により形成された二つのたすきがけのインバータは、アクセストランジスタＭ５およびＭ６によって絶縁されている間は、互いに補強し合い（reinforce）そしてそれらのモードを維持する。

ＲＥＡＤモードにおいて、メモリの内容が１で、Ｑに記憶されるとする。リードサイクルは、両方のビットラインをロジック１にプリチャージし、それからワードラインＷＬをアクティブな状態にし、両方のアクセストランジスタを有効にすることにより、開始される。第２のステップは、ＢＬはそのプリチャージされた値のままにし、かつ、ＢＬバーはＭ１およびＭ５を介して放電してロジック０にすることによって、ＱおよびＱバーに記憶された値がビット線（bit lines）に転送された時に起こる。ＢＬ側では、トランジスタＭ４およびＭ６がビットラインをＶｄｄ、ロジック１の方向へ引き寄せる。もしメモリの内容が０であるとすると、反対のことが起こり、そして、ＢＬバーはロジック１の方向へ、ＢＬはロジック０の方向へ引き寄せられる。

ＷＲＩＴＥモードにおいて、ＷＲＩＴＥサイクルの開始は、ビットライン（bit lines）に書き込まれるべき値を当てはめること（applying）により始まる。ロジック０を書き込むために、ロジック０がビットラインに当てはめられるであろう、つまり、ＢＬバーをロジック１そしてＢＬをロジック０に設定する。ロジック１はビットラインの値を反転することにより書き込まれる。ＷＬはそれからアクティブな状態になり記憶されるべき値がラッチされる。ビットラインインプット・ドライバ（Ｍ５およびＭ６）はセル自身内において相対的弱いトランジスタ（Ｍ１−Ｍ４）よりも強く設計されるので、ビットラインインプット・ドライバ（Ｍ５およびＭ６）は二つのたすきがけのインバータ（Ｍ１−Ｍ４）の前回のモードを容易に覆す（override）ことができる。

本発明は、概して、図２に示されたテストシステムを採用することにより、そして、図３に示された方法３００を採用することにより、バイアス温度不安定性により引き起こされる閾値電圧シフトにさらされる電界効果トランジスタを有するメモリデバイスをテストするための方法および装置を提供する。現在の技術（例えば、６５ｎｍノード）においては、Ｐ−チャネルＦＥＴ（ＰＦＥＴ）は、特に、負バイアス温度不安定性（ＮＢＴＩ）により引き起こされる閾値電圧シフトにさらされる。しかしながら、本発明はまた、Ｎ−チャネルＦＥＴ（ＮＦＥＴ）における正バイアス温度不安定性（ＰＢＴＩ）により引き起こされる閾値電圧シフトも意図している。現在の技術におけるＰＦＥＴに関連するＮＢＴＩにより引き起こされる閾値電圧シフトの問題は、現在の技術におけるＮＦＥＴに関連するＰＢＴＩにより引き起こされる閾値電圧シフトの問題よりももっと大きいので、議論および例はＰＦＥＴにおけるＮＢＴＩ効果に焦点を合わせる。しかしながら、ＮＦＥＴにおけるＰＢＴＩにより引き起こされる閾値電圧シフトも意図している。このようなＮＢＴＩ（ＰＦＥＴ）およびＰＢＴＩ（ＮＦＥＴ）をまとめてＢＴＩ（バイアス温度不安定性）と呼ぶ。

図２は、本発明の一例による、図１に示されるようなメモリセルであり、バイアス温度不安定性により引き起こされる閾値電圧シフトにさらされる電界効果トランジスタを有するメモリセル１００を組み込んだメモリデバイスのためのテストシステム２００のブロック・ダイアグラム表示を示している。

テストシステム２００は、少なくとも一つのメモリデバイス２０２−２０４、コントロールシステム２０５、および、電源２０７を含む。メモリデバイス２０２は、例えば、図１に示されたようなメモリセル１００を複数含む、メモリアレイ２０８を含んでいる。コントロールシステム２０５は、コントローラー２０６および／またはアレイ・ビルトイン・セルフテスト（array built in self-test）（ＡＢＩＳＴ）・コントローラー２１０を含んでいる。図２は、メモリデバイスの技術においてよく知られたビットラインドライバ、ワードラインドライバおよびセンスアンプなどの示されていない他のエレメントを含んでも構わない。メモリデバイス２０２は、プロセッサで読み取り可能で、かつ、データおよび／またはプロセスを具現する一連の命令（instructions）を記憶することができる如何なるデバイスであっても構わない。

メモリデバイス２０２は、如何なる電子デバイスまたはシステムに、例えば通信デバイス（communication device）などに採用されても構わない。通信デバイスは、有線または無線でもよく、携帯電話（cellular）、固定無線（fixed wireless）、ＰＣＳまたは衛星通信を含んでおり、制限はない。通信デバイスは、例えば、ＣＤＭＡ、ＴＤＭＡ、ＦＤＭＡまたはＧＳＭ（登録商標）、または、それらの組合せなどの如何なる標準またはプロトコルに従う、マルチアクセス通信をもたらす通信システム内において動作しても構わない。通信デバイスは固定されても（つまり、動かない）および／またはモバイル（つまり、持ち運びできる）でも構わない。通信デバイスは、下記の一つまたは二つ以上を含むもの、だがそれには限定されずに、さまざまな形態において使用されても構わない。記：パーソナルコンピュータ（ＰＣ）、デスクトップコンピュータ、ラップトップコンピュータ、ワークステーション、ミニコンピュータ、メインフレーム、スーパーコンピュータ、ネットワーク基盤型デバイス、データプロセッサ、パーソナル・デジタル・アシスタント（ＰＤＡ）、スマートカード、携帯電話、カメラ、ページャー、腕時計。

メモリデバイス２０２は一般にストーレッジ・エレメントと呼ばれ、多種の実施例：シンプルラッチ、複数のラッチを有するレジスタ、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、および、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）内に含んでいても構わない。

コントロールシステム２０５は、設計、エンジニアリング、生産（production）、コスト、サイズ、入出力の数などのさまざまな考慮するべき事項に基づいて、いろいろな方法で（in a variety of ways）使用される可能性がある。例えば、コントローラー２０６がないＡＢＩＳＴコントローラー２１０などのように、例えば、コントロールシステム２０５はもっぱらメモリデバイス２０２の内部で使用されても構わない。また、例えば、ＡＢＩＳＴコントローラー２１０がないコントローラー２０６などのように、例えば、コントロールシステム２０５はもっぱらメモリデバイス２０２の外部で使用されても構わない。また、図２に示されるように、コントロールシステム２０５は、例えば、ＡＢＩＳＴコントローラー２１０などのように、部分的にメモリデバイス２０２の内部で使用されても構わなく、そして、例えば、コントローラー２０６などのように、部分的にメモリデバイス２０２の外部でも使用されても構わない。

コントロールシステム２０５は、図３に示された方法を実行する。コントロールシステム２０５の別の実行（implementation）は、図３の方法３００中のステップ３０１から３１１を、ＡＢＩＳＴコントローラー２１０内で、コントローラー２０６内で、または、部分的にＡＢＩＳＴコントローラー２１０内および部分的にコントローラー２０６内で、実行させることを許可する。したがって、方法３００中のさまざまなステップと組み合わせたコントロールシステム２０５のさまざまな実行は、メモリデバイス２０２をテストするために使用されるいろいろな別の実行を可能にする。

共有または分散されたコントロールシステムを有するテストシステム２００においては、コントローラー２０６はＷＲＩＴＥライン２１４を通してメモリデバイス２０２に情報を送り、そして、ＲＥＡＤライン２１６を通してメモリデバイス２０２から情報を受け取る。メモリデバイス２０２はコントローラー２０６から供給電圧Ｖｄｄをライン２１２にて受ける。メモリデバイス２０２において、ＡＢＩＳＴコントローラー２１０はＷＲＩＴＥライン２２０を通してメモリアレイ２０８に情報を送り、そして、ＲＥＡＤライン２１８を通してメモリセルアレイ２０８から情報を受け取る。

テストシステム２００は、ファンダリ（foundry）環境内の一つまたは二つ以上のメモリデバイス２０２−２０４をテストするための方法の一例を表している。コントローラー２０６は、図３の方法３００に従って、メモリデバイス２０２をテストするためのメモリデバイス２０２内のＡＢＩＳＴコントローラー２１０と協働して働く。この場合、コントローラー２０６は製造施設（例えば、ファンダリまたはファクトリ）内に残り、メモリデバイス２０２は顧客に出荷される前にテストされる。また、テストシステム２００は、例えば、通信デバイスなど如何なる電子デバイスまたはシステムなどのファンダリ環境外を含む、如何なる環境に使用されても構わない。

一つのメモリデバイス２０２または複数（つまり、グループまたはバッチ）のメモリデバイス２０２−２０４を含む、メモリデバイス２０２−２０４の如何なる個数が一度にテストされても構わない。テストは、製造ラインの一つのステージまたは製造ラインのさまざまなステージで行われても構わない。さらに、テストは、一つの持続時間（time duration）の期間中または異なる持続時間（time durations）の期間中に行われても構わない。

半導体ダイに保護パッケージングおよび外部コンタクトが提供される前または後のどちらかで、メモリデバイス２０２は、半導体ダイとしてテストされても構わない。パッケージングおよび外部コンタクトなしで半導体ダイをテストすることは、テストをパスしない材料（material）のコストを下げる可能性はあるが、クリーンルーム環境内で行われる必要がある可能性がある。また、パッケージングおよび外部コンタクトありで半導体ダイをテストすることは、テストをパスしない材料（material）のコストを上げる可能性はあるが、クリーンルーム環境内で行われる必要はない可能性がある。

コントローラー２０６とＡＢＩＳＴコントローラー２１０との間の通信ライン２１４および２１６、ならびに、ＡＢＩＳＴコントローラー２１０とメモリセルアレイ２０８との間の通信ライン２１８および２２０は、さまざま代替のコンフィギュレーション（configuration）を有する可能性がある。例えば、通信ラインは、シングルラインもしくはマルチプルライン、専用（dedicated）ラインもしく多重化（multiplexed）ライン、単方向ラインもしくは双方向ライン、入力ラインもしくは出力ライン、コンプリメンタリ（complimentary）出力もしくはノンコンプリメンタリ（non-complimentary）出力、反転入力もしくは非反転入力、シングルクロックもしくは複数（multiple）クロック、同じプロトコルもしくは異なったプロトコルを使用しても構わないし、そして、書き込みまたは読み込まれるべきさまざまなワード長を運んでも構わない。例えば、半導体チップ上のＳＲＡＭｓは代表的には３２または６４のデータ入力を有しているが、より多くの入力またはより少ない入力を有するＳＲＡＭｓもまた一般的である。

図３は、本発明の一例による、バイアス温度不安定性により引き起こされる閾値電圧シフトにさらされる電界効果トランジスタを有し、図２に示されるメモリデバイス２０２をテストするための方法３００を示している。図４は、本発明の一例による、図３に示された方法３００に対応する、メモリデバイス２０２をテストするためのタイミング図を示している。各図は、異なる視点から本発明の一例を説明するための、異なる形式（つまり、図３のフローチャート３００および図４のタイミング図）における同じ情報（つまり、ステップ３０２から３１１）を示しているので、図３および４は一緒に説明する。

ステップ３０１で、方法３００がスタートする。典型的には、方法３００は、既にテストされているか、または、指定された設計パラメータ内において適切に動作することが確認されているメモリデバイス２０２に適用される。

ステップ３０２で、メモリデバイス２０２に対しての供給電圧、Ｖｄｄが指定電圧（specified voltage）（例えば、Ｖdd spec．）に設定される。６５ｎｍノードなどのような現在のＣＭＯＳ製造設計で製造されたメモリデバイスにおいては、指定電圧、Ｖdd spec．は、典型的には、１．２０Ｖ公称±１０％である。指定電圧の最高電圧の限界は１．２０Ｖ＋１０％＝１．３２Ｖである。指定電圧の最低電圧の限界は１．２０Ｖ−１０％＝１．０８Ｖであり、それはＶdd min. spec. と略記される最小指定電圧である。最小指定電圧は、メモリデバイスが動作すると指定されている指定温度範囲を超えるところの最小電圧である。したがって、一つの例においては、供給電圧、Ｖｄｄは、１．２０Ｖ公称などのように１．０８Ｖと１．３２Ｖとの間の、指定電圧、Ｖdd spec．にセットされる。図４において、ステップ３０２は、時刻、Ｔ１に起こる。

ステップ３０３で、テストデータは、指定電圧、Ｖdd spec．（例えば、１．２０Ｖ）で、メモリデバイス２０２内のメモリセル１００に書き込まれる。ステップ３０３における指定電圧、Ｖdd spec．は、ステップ３０２における指定電圧、Ｖdd spec．と異なっていても構わないが、一般には、便宜のために同じである。典型的には、指定電圧、Ｖdd spec．は、室温であると考えられる、約摂氏２５度（つまり、華氏７７度）の温度で、メモリデバイス２０２に書き込まれる。テストデータは、特定のタイプのメモリデバイスをテストするために設計された如何なるデータパターンでも構わないし、そして、特定の技術で形成されても構わない。テストデータは、一つのメモリセル、複数のメモリセル、または、メモリセルデバイス２０２の全てのメモリセルをテストできるものであれば、如何なる長さまたはサイズのものでも構わない。したがって、サイズおよびデータパターンなどのような、テストデータの特性は、精度および／または速度などのような、テストの結果に影響する。図４においては、ステップ３０３は、時刻、Ｔ１（ステップ３０２においてＶｄｄが安定することを許すための小さな時間遅延をプラスする）で起こる。

ステップ３０４で、供給電圧、Ｖｄｄは、最小指定供給電圧、Ｖｄｄ（Ｖdd min. spec.）より下のテスト供給電圧（Ｖdd test）へと下げられる（つまり、スケールされる）。１．０８Ｖに等しい最小指定供給電圧（Ｖdd min. spec.）を有する６５ｎｍノード製造技術の例においては、テスト供給電圧（Ｖdd test）は例えば０．９６Ｖでも構わない。この場合、１．０８Ｖの最小指定供給電圧は、０．９６Ｖのテスト供給電圧へと、０．１２Ｖ（または１２０ｍＶ）減少される。図４においては、ステップ３０４は、時刻、Ｔ２（ステップ３０３においてデータが書き込まれることを許すための小さな時間遅延をプラスする）で起こる。

テスト供給電圧、Ｖdd testは、さまざまな方法で決定される可能がある。一例においては、研究室またはエンジニアリング環境において、テスト供給電圧は実験的に決定される。この場合、決定されたテスト供給電圧は、一つまたは二つ以上のテスト供給電圧の可能性があり、これは全ての生産メモリデバイス（production memory devices）のテイストに使用される。一例においては、サンプルメモリデバイスにストレステストを実施することにより、テスト供給電圧は決定される。ストレステストの期間、サンプルメモリデバイスは、延長時間（例えば、１６８から１０００時間）を越えて、昇温（例えば、摂氏１２５から１５０度）および昇圧（例えば、公称電圧（例えば、１．２０Ｖ）の１．５から１．６倍）にさらされる。Ｖｄｄシフト（例えば、１２０ｍＶシフト）の量を決定するためのストレステストの前および後に、メモリデバイスの最小指定電圧、Ｖdd min. spec.はテストされる。例えば、１．０８Ｖdd min. spec.マイナス１２０ｍＶのＶｄｄシフトは、テスト供給電圧、０．９６ＶのＶdd testに等しい。典型的には、ストレステストは、サンプルメモリデバイス（sample memory devices）間の供給電圧シフトの分布をもたらす（つまり、メモリデバイス（memory devices）はそれぞれ異なる供給電圧シフトを有する可能性がある）。如何なる特定の供給電圧シフトが選ばれても構わないが、典型的には、生産メモリデバイスの徹底的なスクリーニングテストを提供するために、全ての電圧シフトの分布範囲内の９５％またはそれより高い電圧シフトを選ぶ。また、どのメモリデバイスがストレステストをパスするのかを見るために（つまり、メモリデバイス（memory devices）をそれらの特性に基づいて分けるか又は捨てる（bin）ために）、ストレステストは、さまざまなテスト供給電圧、Ｖdd testを有するメモリデバイス（memory devices）に実施されても構わない。また、他の例においては、最小テスト供給電圧は、リアルタイム生産環境におけるフィードバック信号によって決定されても構わない。この場合、個々のメモリデバイスまたはグループ（つまり、バッチ(batches）)の間で、テスト供給電圧、Ｖdd testは異なっていても構わない。また、固定および可変なテスト供給電圧、Ｖdd testの組合せが使用されても構わない。この場合、個々のメモリデバイスまたはグループ（つまり、バッチ(batches）)の間で、テスト供給電圧は、フィードバック信号に応えて所定の離散電圧ステップ（discrete voltage steps）内において異なっている可能性がある。固定テスト供給電圧は実施するのがより容易および／または速いものの、可変なテスト供給電圧より適応性が低い可能性がある。可変なテスト供給電圧はより適応性が高いものの、固定テスト供給電圧より実施するのが複雑および／または時間がかかる可能性がある。固定および可変なテスト供給電圧の組合せは、フィードバック信号の頻度（frequency）を減らす可能性があり、実施の複雑性を軽減する。

メモリデバイス２０２に０．９６Ｖのテスト供給電圧を印加することの意図された効果（intended effect）は、１．０８Ｖの最小指定電圧よりも低い供給電圧でメモリセル機能を有することによって、メモリセル（memory cells）１００のスクリーニングまたはテスト条件を作成することである。テスト供給電圧はメモリセルにスクリーニング条件を加える（apply）。これは、生産環境内での実施が困難および／または時間がかかる可能性がある、指定された高い又は低い温度での動作にメモリセルをさらすこと、高い供給電圧レベルで動作すること、および／または、ある期間を超えてメモリセルを動作すること（例えば、データを書き込むことおよび読み込むこと）などのような他のよく知られた物理的ストレス条件に取って代わる魅力的なものになる可能性がある。もちろん、希望されるのであれば、以上述べたような周知の擬似（simulated）物理的ストレス条件との組合せで、印加テスト供給電圧（an applied test supply voltage）、Ｖdd testは用いられても構わない。

ステップ３０５で、メモリセル１００に書き込まれたテストデータは、同じメモリセル１００内のテストデータ内の各ビットにアクセスするために、テスト供給電圧、Ｖdd test（例えば、０．９６Ｖ）で、同じメモリセル１００から読み出される。ＲＥＡＤ機能は、一般に、メモリセルにアクセスすること、および、アクセスされたメモリセルのビット値（例えば、ロジック０または１）を決定することを含んだ二つの目的を有する。ステップ３０５において、テストデータが書き込まれたメモリセル１００はアクセスされるが、アクセスされたメモリセルのビット値は決定されない（例えば、メモリデバイス２０２がビット値を認知することはなくて、図１中のＲＥＡＤモードのビット線（ＢＬ）に連結したワードライン（ＷＬ）がターンオンするだけである）。アクセスされたメモリセルのビット値を決定することなく、メモリセルにアクセスすることは、メモリセルをディスタービング（disturbing）ＲＥＡＤまたはメモリセルのダミーＲＥＡＤと呼ばれても別に構わない。メモリセルは最小テスト供給電圧で動作するようにとは仕様で定められていないので、設計仕様された（design-specified）動作条件下において、アクセスされたメモリセルのビット値を決定することには限界的な意義（limited value）があるものの、もし、テスト値（testing value）を有するように決定されているのであれば、行われても構わない。図４においては、ステップ３０５は、時刻、Ｔ２（ステップ３０４においてＶdd testを安定にすることを許すための小さな時間遅延をプラスする）で起こる。

メモリデバイス２０２に０．９６Ｖのテスト供給電圧、Ｖdd testを印加することとの組合せで、メモリセル１００にアクセスこと及びディスターブすること（disturbing）の意図された効果（intended effect）は、メモリセル（memory cells）１００のスクリーニングまたはテスト条件を作成することである。これらの二つの条件は、テストデータが書き込まれたメモリセル１００のビット値を変える（つまり、フリップする、シェイクアウトする(shake out)）こと（つまり、ロジック１から０又はロジック０から１）を試みる。ビット値が変えられたメモリセルは、そのような条件下では、ビット値を維持することが物理的に弱いと考えられる可能性がある。ビット値が同じにとどまっているメモリセルは、そのような条件下では、ビット値を維持するのに物理的に十分に強いと考えられる可能性がある。

例えば、図１に示されたＳＲＡＭセル１００のアレイを用いている、ＳＲＡＭとして構築されたメモリデバイス２０２について、従来のＳＲＡＭデバイスのスクリーニングの期間における主要な障害（failure）は、供給電圧が最小指定電圧より下の時にアクセスしてセル１００のビット値を決めること（つまり、フルＲＥＡＤ機能）によって生じる。主要な障害は、典型的には、センス不良（sensing failure）または十分な信号マージンを有さないセンスアンプによって引き起こされる。ＳＲＡＭのＲＥＡＤ機能が最小指定電圧より下の時に行われた時に、主要な障害はよいパーツを捨てかねない。ＳＲＡＭのスクリーニングの期間において、不必要な歩留まりロスを最小にする（つまり、よいパーツを最大にする）ために、方法３００は、メモリセルのビット値を決定することなく、メモリセルをディスターブするために、最小指定電圧（例えば、１．０８Ｖ）より下の供給電圧で、メモリセルにダミーＲＥＡＤを行う。方法３００は、より小さい安定性マージンを有し、そして、ＢＴＩに対して脆弱なメモリセルを悪いパーツとして選り抜く（つまり、排除する）ことを可能とする。

ステップ３０６で、供給電圧Ｖｄｄは増大されて指定電圧、Ｖdd spec．（例えば、１．２０Ｖ）に戻る。これは、メモリデバイス２０２が動作するように求められている設計仕様された動作条件下に、メモリデバイス２０２を戻す。ステップ３０６における指定電圧、Ｖdd spec．は、ステップ３０２および３０３における指定電圧、Ｖdd spec．と異なっていても構わないが、一般には、便宜のために同じである。図４においては、ステップ３０６は、時刻、Ｔ３（ステップ３０５においてテストデータが読み出されることを可能にするための小さな時間遅延をプラスする）で起こる。

ステップ３０７で、テストデータは、指定電圧、Ｖdd spec．（例えば、１．２Ｖ）で、メモリセル１００から読み出される。このステップにおいて、ＲＥＡＤ機能の両方の側面（aspects）は、メモリセルをアクセスすること及びアクセスされたメモリセルのビット値（つまり、ロジック０または１）を決めることを含みながら行われる。ステップ３０７における指定電圧、Ｖdd spec．は、ステップ３０２、３０３および３０６における指定電圧、Ｖdd spec．と異なっていても構わないが、一般には、便宜のために同じである。図４においては、ステップ３０７は、時刻、Ｔ３（ステップ３０６においてＶdd spec．が安定することを可能にするための小さな時間遅延をプラスする）で起こる。

ステップ３０８で、ステップ３０４および３０５におけるスクリーニング条件を適用する前に、指定電圧、Ｖdd spec．（例えば、１．２Ｖ）で、メモリセル１００に書き込まれたテストデータは、ステップ３０４および３０５におけるスクリーニング条件を解除した後に、同じ又は異なる指定電圧、Ｖdd spec．（例えば、１．２Ｖ）で、同じメモリセル１００から読み出されたテストデータと比較される。

前記の比較は、メモリセル（memory cells）１００に書き込まれたテストデータの各ビットを、同じ対応するメモリセル（memory cells）１００から読み出されたテストデータの各ビットと比較することによって、行われても構わない。また、希望するのであるならば、ビット（例えば、全ての他のビットまたはビット（bits）のストリング）の全てのさまざまなサブセット（subsets）は、対応するメモリセル（memory cells）との間で比較されても構わない。さらに、希望するのであるならば、テストデータ内のビット（bits）の比較は、固定されていても（つまり、同じビットをテストすること）または可変（例えば、フィードバック信号に基づいてテストされたビットを調整する）されても構わない。

ステップ３０９で、ステップ３０８で行った比較の結果が受け入れられる（例えば、同じ、望ましい、マッチする、オーケーなど）どうかについての決定が行われる。もし比較の結果が受け入れられると決定されたならば、方法３００はステップ３１０に続く。もし比較の結果が受け入れられないと決定されたならば、方法３００はステップ３１１に続く。

何が受け入れられる比較であるかの解釈は変更しても構わない。例えば、受け入れられる比較は各ビットが同じであることを意味していても構わない。この場合、メモリセルに書き込んだ各ビットは、同じ対応するメモリセルから読み出した各ビットと同じである（つまり、ロジック１＝ロジック１、そして、ロジック０＝ロジック０）。この場合、ステップ３０４および３０５でメモリセルに加えられた物理的ストレスは、メモリセル内に記憶された情報（つまり、ビット値）をディスターブ（つまり、変化、反転）しなかった。別の解釈においては、ビット（bits）の１００％未満で、決定されてしまっている（bits）のパーセンテージが、変わっていなければ、受け入れられると考えても構わない。別の解釈においては、決定されてしまっているビット（bits）のロケーションが変わっていなければ受け入れられると考えても構わない。これらおよび／または他の解釈は、ステップ309において、単独または組み合わせて使用されても構わない。

ステップ３１０で、メモリデバイス２０２は、ステップ３０９における比較の結果が受け入れられると決定された時には、比較テストをパスしたと特定される。比較テストをパスしたメモリデバイス２０２は顧客に出荷される。

ステップ３１１で、メモリデバイス２０２は、ステップ３０９における比較の結果が受け入れられないと決定された時には、比較テストを落ちた（failed）と特定される。比較テストを落ちたメモリデバイス２０２は顧客に出荷されない。

ステップ３１０および３１１において、メモリデバイス２０２がパスしたか又は落ちたかの特定は、それぞれ、ロジック信号でも構わない（例えば、パスしたに対してはロジック１、落ちたに対してロジック０）。もう一つの方法として、つまり、組合せにおいては、前記特定は、他の付加的な情報、例えば、幾つのメモリセルが落ちたか、メモリセルのロケーション、方法３００のどのステップの期間においてメモリデバイス２０２が落ちたかなどとの通信（communication with）であっても構わない。

パスしたメモリデバイス２０２と落ちたメモリデバイス２０２との間の数学的関係は、テスト結果の歩留まり（yield）を規定する。方法３００は、上述した従来の低電圧スクリーニング方法を越えてメモリデバイス２０２の歩留まりを２０％から３０％だけ改善する可能性がある。

図４において、ステップ３１０またはステップ３１１は時刻Ｔ４で終了し、そして、希望するのであるならば、方法３００は、ステップ３０２で、異なるメモリデバイスまたは同じメモリデバイスに対して、繰り返されることが許される。メモリデバイス２０２に対して方法３００を１回実行することは、同じメモリデバイス２０２に対して方法３００を複数回実行するよりも速くなるべきである。しかしながら、テストされたメモリデバイス２０２の歩留まりを改善するための配慮はなされても構わない。例えば、異なるテスト方法論（test methodologies）（例えば、データパターン、電圧、温度、テスト継続時間（duration）、異なるメモリセルなど、またはそれらの組合せ）を用いて、方法３００を同じメモリデバイス２０２に対して２回以上を実行することは、大幅な時間追加なしに、歩留まりを改善する可能性がある。

図４において、コントローラー２０６はステップ３０２、３０４および３０６を行っても構わなく、そして、ＡＢＩＳＴコントローラー２１０はステップ３０３、３０５および３０７から３１１を行っても構わない。通信（communications）および／または供給電圧が送られたかおよび／または受け取られたかの確認を提供するなどのように、通信を改善するために、図３に示されていない、コントローラー２０６とＡＢＩＳＴコントローラー２１０との間のさまざまな他の通信（communication）は、方法３００に含まれても構わない。例えば、コントローラー２０６は、ＡＢＩＳＴコントローラー２１０をイネーブルにするために、メモリデバイス２０２にコマンドを送っても構わなく、そして、ＡＢＩＳＴコントローラー２１０は、コントローラー２０６に、ＡＢＩＳＴコントローラー２１０はイネーブルされたとコマンドを送っても構わない。別の例においては、コントローラー２０６は、供給電圧Ｖｄｄを特定の電圧（例えば、ステップ３０２、３０４および３０６）で設定しても構わなく、そして、メモリデバイス２０２は、コントローラー２０６に、指定電圧が検知されたとコマンドを送っても構わない。別の例においては、コントローラー２０６は、ステップ３０３でのＷＲＩＴＥ機能、ステップ３０５でのＲＥＡＤディスターブ機能およびステップ３０７でのＲＥＡＤ機能を行うために、ＡＢＩＳＴコントローラー２１０にコマンドを送っても構わないし、そして、ＡＢＩＳＴコントローラー２１０は各コマンドが受信および／または完了されたと確認（confirmation）コマンドをコントローラー２０６に提供しても構わない。同じように同様のコマンドはコントローラー２０６とＡＢＩＳＴコントローラー２１０との間でステップ３０８から３１１の間に交換されても構わない。要約すると、テストスピード（testing speed）、テストシステム２００を修理すること（troubleshooting）、テスト（testing）の信頼性の確認および精度などのさまざまな考慮に対応するために、コントローラー２０６とＡＢＩＳＴコントローラー２１０との間の如何なるレベルの通信は、提供され、交換され、確認されるなどしても構わない。

本明細書に含まれるシステム、要素および／またはプロセスは、ハードウェアで、ソフトウェアで、または、両方の組合せで実施しても構わないし、そして、一つ以上のプロセッサを含んでいても構わない。プロセッサは、タスクを実行するためのデバイスおよび／または一組の機械読取り可能な指令である。プロセッサは、プロセスを体現する一組の指令を実行することができる、コンピュータ、マイクロプロセッサ、コントローラー、特定用途向け集積回路（ＡＳＩＣ）、有限状態機械、デジタル・シグナル・プロセッサ（ＤＳＰ）、または、ある他のメカニズムを含むが、それらには限定されない、如何なるデバイスでも構わない。プロセッサは、ハードウェア、ファームウェアおよび／またはソフトウェアの如何なる組合せを含む。プロセッサは、実行可能なアプリケーションまたはプロシージャ（procedure）または情報デバイスの用途のため、および／または、出力デバイスに情報をルーティングする用途のために、計算し、操作し、分析し、変更し、変換し、転送し、または情報を転送することで、記憶および／または受信された情報に作用する。

実行可能アプリケーションは、例えば、オペレーティングシステムの機能、ソフトウェアアプリケーションプログラムの機能、または、他の情報プロセッシングシステムの機能、例えば、ユーザーコマンドまたは入力に応じた機能を含んでいる、所定の機能を、実行するためのマシンコードまたはマシーン読取り可能な指令（instructions）を具備している。

実行可能プロシージャは、コードのセグメント（つまり、マシーン読取り可能な指令）、サブルーチン、またはコードの他の別のセクションまたは一つ以上の特定のプロセスを実行するための実行可能アプリケーションの部分であり、そして、受信した入力パラメータのオペレーション（または受信した入力パラメータに応じたオペレーション）を行うことを含んでいても構わなく、そして、結果として生じる出力パラメータを提供しても構わない。

さまざまな実施形態において、本発明を実施するために、配線回路（hardwired circuitry）はソフトウェア指令（instructions）との組合せで用いられても構わない。したがって、その技術は、如何なる特定のハードウェア回路とソフトウェアとの組合せ、または、データ処理システムにより実行される指令（instructions）のための特定のソースには限定されない。さらに、この記載を通して、さまざまな機能および動作は、記載を簡単にするために、ソフトウェアコードによって行われるか又はもたらせられるとして記載されている。しかしながら、当業者は、このような表現によって意味されていることは、プロセッサによるコードの実行に由来する機能であることは認識できるであろう。

この記載から、本発明の態様は、少なくとも部分的には、ソフトウェアで体現されても構わないことは明らかであろう。すなわち、その技術は、マシーン読取り可能媒体内に格納された指令（instructions）のシークエンスを実行しているコンピュータシステムまたは他のデータ処理システムのプロセッサに応じて、上記のコンピュータシステムまたは他のデータ処理システム内において実行されても構わない。

マシーン読取り可能媒体は、マシーン（例えば、コンピュータ、ネットワークデバイス、パーソナル・デジタル・アシスト、コンピュータ、データプロセッサ、製造ツール、一組の一つ以上のプロセッサを持った如何なるデバイスなど）によりアクセス可能な形の情報を提供する（つまり、記憶する、および／または、送る）、任意のメカニズムを含む。マシーン読取り可能媒体は、データ処理システムにより実行された時にシステムに本発明のさまざまな方法を行わせるソフトウェアおよびデータを記憶するために用いることができる。この実行可能なソフトウェアおよび／またはデータの部分は、さまざまな場所に記憶させても構わない。

例えば、マシーン読取り可能媒体は、電気的、光学的、音響的またはその他の形態の伝搬信号（例えば、搬送波、赤外線信号、デジタル信号など）などのみならず、記録可能／記録不可媒体（例えば、リード・オンリー・メモリ（ＲＯＭ））、ランダム・アクセス・メモリ（ＲＡＭ）、マグネティックディスク記憶メディア、光学記憶メディア、フラッシュメモリデバイス、不揮発性メモリ、キャッシュ、リモート・ストーレッジ・デバイスなど）を含む。

上述の明細書においては、本発明は、本発明の具体的な典型的な実施形態に関して説明してきた。下記の請求項（claims）に記述の本発明の広義の趣旨および範囲を逸脱しなければ、さまざまな変形がそれに行われても構わないことは明らかであろう。明細書および図面は、従って、限定的な意味よりも実例な意味において考えられるべきである。
［付記１］
メモリデバイスをテストするための方法であって、
前記メモリデバイスに対しての供給電圧を第１の供給電圧レベルに設定すること、
前記供給電圧を設定することに応えて前記メモリデバイスにテストデータを前記第１の供給電圧レベルで書き込むこと、
前記テストデータを書き込むことに応えて前記メモリデバイスに対しての前記供給電圧を前記第１の供給電圧レベルよりも低い第２の供給電圧レベルに下げること、
前記供給電圧を下げることに応じて前記メモリデバイスから前記テストデータを前記第２の供給電圧レベルで読み出すこと、
前記テストデータを読み出すことに応じて前記メモリデバイスに対しての前記供給電圧を前記第２の供給電圧レベルよりも高い第３の供給電圧レベルに上げること、
前記供給電圧を上げることに応じて前記メモリデバイスから前記テストデータを前記第３の供給電圧レベルで読み出すこと、および、
前記第３の供給電圧レベルで前記メモリデバイスから前記テストデータを読み出すことに応じて、前記第１の供給電圧レベルで前記メモリデバイスに書き込まれた前記テストデータを、前記第３の供給電圧レベルで前記メモリデバイスから読み出された前記テストデータと比較すること
を具備してなる方法。
［付記２］
付記１の方法において、前記第１の供給電圧レベルは、前記メモリデバイスを動作させるための指定電圧レベルである。
［付記３］
付記１の方法において、前記第３の供給電圧レベルは、前記メモリデバイスを動作させるための指定電圧レベルである。
［付記４］
付記１の方法において、前記第１の供給電圧レベルおよび前記第３の供給電圧レベルの各々は、前記メモリデバイスを動作させるための指定電圧レベルである。
［付記５］
付記１の方法において、第２の供給電圧レベルは、前記メモリデバイスを動作するための最小指定電圧レベルよりも低い。
［付記６］
付記１の方法は、前記テストデータを比較することに応えて前記メモリデバイスが受け入れるか又は受け入れられないかを決定することを具備する。
［付記７］
付記６の方法は、
前記テストデータを比較することが良好な結果（favorable result）を生んだ時に前記メモリデバイスを受け入れることができると特定すること、および、
前記テストデータを比較することが不良な結果（unfavorable result）を生んだ時に前記メモリデバイスを受け入れられないと特定すること
を具備する。
［付記８］
付記１の方法において、前記メモリデバイスから前記テストデータを前記第２の供給電圧レベルで読み出すことは、
前記テストデータを特定することなく、前記メモリデバイスから前記テストデータを前記第２の供給電圧レベルでアクセスすることを具備する。
［付記９］
付記１の方法において、前記メモリデバイスは、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）デバイスである。
［付記１０］
メモリデバイスをテストするための方法であって、
前記メモリデバイスに対しての供給電圧を指定供給電圧レベルに設定すること、
前記供給電圧を設定することに応えて前記メモリデバイスにテストデータを前記指定供給電圧で書き込むこと、
前記テストデータを書き込むことに応えて前記メモリデバイスに対しての前記供給電圧を最小指定供給電圧よりも低い電圧レベルに下げること、
前記供給電圧を下げることに応じて前記メモリデバイスから前記テストデータを前記最小指定供給電圧よりも低い前記電圧レベルで読み出すこと、
前記テストデータを読み出すことに応じて前記メモリデバイスに対しての前記供給電圧を前記指定供給電圧にまで上げ戻すこと、
前記供給電圧を上げることに応じて前記メモリデバイスから前記テストデータを前記指定供給電圧で読み出すこと、
前記最小供給電圧で前記メモリデバイスから前記テストデータを読み出すことに応じて、前記指定供給電圧で前記メモリデバイスに書き込まれた前記テストデータを、前記指定供給電圧で前記メモリデバイスから読み出された前記テストデータと比較すること
を具備してなる方法。
［付記１１］
付記１０の方法は、前記テストデータを比較することに応えて前記メモリデバイスが受け入れるか又は受け入れられないかを決定することを具備する。
［付記１２］
付記１１の方法は、
前記テストデータを比較することが良好な結果（favorable result）を生んだ時に前記メモリデバイスを受け入れることができると特定すること、および、
前記テストデータを比較することが不良な結果（unfavorable result）を生んだ時に前記メモリデバイスを受け入れられないと特定すること
を具備する。
［付記１３］
付記１０の方法において、前記メモリデバイスから前記テストデータを前記第２の供給電圧レベルで読み出すことは、
前記テストデータを特定することなく、前記メモリデバイスから前記テストデータを前記指定供給電圧よりも低い電圧レベルでアクセスすることを具備する。
［付記１４］
付記１０の方法において、前記メモリデバイスは、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）デバイスである。
［付記１５］
メモリデバイスをテストするための装置であって、以下の活動（activities）を行うようために適合された（adapted）コントロールシステムを具備する：
前記メモリデバイスに対しての供給電圧を第１の供給電圧レベルに設定すること、
前記供給電圧を設定することに応えて前記メモリデバイスにテストデータを前記第１の供給電圧レベルで書き込むこと、
前記テストデータを書き込むことに応えて前記メモリデバイスに対しての前記供給電圧を前記第１の供給電圧レベルよりも低い第２の供給電圧レベルに下げること、
前記供給電圧を下げることに応じて前記メモリデバイスから前記テストデータを前記第２の供給電圧レベルで読み出すこと、
前記テストデータを読み出すことに応じて前記メモリデバイスに対しての前記供給電圧を前記第２の供給電圧レベルよりも高い第３の供給電圧レベルに上げること、
前記供給電圧を上げることに応じて前記メモリデバイスから前記テストデータを前記第３の供給電圧レベルで読み出すこと、および、
前記第３の供給電圧レベルで前記メモリデバイスから前記テストデータを読み出すことに応じて、前記第１の供給電圧レベルで前記メモリデバイスに書き込まれた前記テストデータを、前記第３の供給電圧レベルで前記メモリデバイスから読み出された前記テストデータと比較すること。
［付記１６］
付記１５の装置において、前記コントローラーシステムは、前記メモリデバイスから分離され、かつ、前記メモリデバイスの外部にあるコントローラーを具備する。
［付記１７］
付記１５の装置において、前記コントローラーシステムは、前記メモリデバイスに統合され（integrated）、かつ、前記メモリデバイスの内部にあるアレイ・ビルトイン・セルフテスト・コントローラーを具備する。
［付記１８］
付記１５の装置において、前記コントローラーシステムは、
前記メモリデバイスから分離され、かつ、前記メモリデバイスの外部にあるコントローラー、および
前記メモリデバイスに統合され（integrated）、かつ、前記メモリデバイスの内部にあるアレイ・ビルトイン・セルフテスト（ＡＢＩＳＴ）・コントローラー
を具備し、
前記コントローラーシステムのいくつかの活動（some activities）は前記コントローラーによって行われ、かつ、前記コントローラーシステムの他の活動（other activities）は前記ＡＢＩＳＴコントローラーによって行われる。
［付記１９］
メモリデバイスであって、
メモリセルに書き込まれたデーターを記憶し、かつ、前記メモリセルから読み出されたデータを提供するために適合された（adapted）メモリセルのアレイを具備してなり、
以下の活動（activities）が前記メモリセルに行われる：
前記メモリセルに対しての供給電圧を第１の供給電圧レベルに設定すること、
前記供給電圧を設定することに応えて前記メモリセルにテストデータを前記第１の供給電圧レベルで書き込むこと、
前記テストデータを書き込むことに応えて前記メモリセルに対しての前記供給電圧を前記第１の供給電圧レベルよりも低い第２の供給電圧レベルに下げること、
前記供給電圧を下げることに応じて前記メモリセルから前記テストデータを前記第２の供給電圧レベルで読み出すこと、
前記テストデータを読み出すことに応じて前記メモリセルに対しての前記供給電圧を前記第２の供給電圧レベルよりも高い第３の供給電圧レベルに上げること、
前記供給電圧を上げることに応じて前記メモリセルから前記テストデータを前記第３の供給電圧レベルで読み出すこと、および、
前記第３の供給電圧レベルで前記メモリセルから前記テストデータを読み出すことに応じて、前記第１の供給電圧レベルで前記メモリセルに書き込まれた前記テストデータを、前記第３の供給電圧レベルで前記メモリセルから読み出された前記テストデータと比較すること。
［付記２０］
付記１９の装置は、前記メモリデバイスに統合され（integrated）、かつ、前記メモリデバイスの内部にあり、前記活動の一つ以上を行うように適合されたアレイ・ビルトイン・セルフテストを具備する。
［付記２１］
付記１９の装置において、前記メモリデバイスは、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）デバイスである。
［付記２２］
メモリデバイスをテストするためのシステムであって、
前記メモリデバイスに供給電圧を提供するように適合された供給電圧のソースと、
コントロールシステムであって、
前記メモリデバイスに対しての供給電圧を第１の供給電圧レベルに設定すること、
前記供給電圧を設定することに応えて前記メモリデバイスにテストデータを前記第１の供給電圧レベルで書き込むこと、
前記テストデータを書き込むことに応えて前記メモリデバイスに対しての前記供給電圧を前記第１の供給電圧レベルよりも低い第２の供給電圧レベルに下げること、
前記供給電圧を下げることに応じて前記メモリデバイスから前記テストデータを前記第２の供給電圧レベルで読み出すこと、
前記テストデータを読み出すことに応じて前記メモリデバイスに対しての前記供給電圧を前記第２の供給電圧レベルよりも高い第３の供給電圧レベルに上げること、
前記供給電圧を上げることに応じて前記メモリデバイスから前記テストデータを前記第３の供給電圧レベルで読み出すこと、および、
前記第３の供給電圧レベルで前記メモリデバイスから前記テストデータを読み出すことに応じて、前記第１の供給電圧レベルで前記メモリデバイスに書き込まれた前記テストデータを、前記第３の供給電圧レベルで前記メモリデバイスから読み出された前記テストデータと比較するように適合された前記コントロールシステム
を具備してなるシステム。
［付記２３］
付記２２のシステムにおいて、前記コントローラーシステムは、前記メモリデバイスから分離され、かつ、前記メモリデバイスの外部にあるコントローラーを具備する。
［付記２４］
付記２２のシステムにおいて、前記コントローラーシステムは、前記メモリデバイスに統合され（integrated）、かつ、前記メモリデバイスの内部にあるアレイ・ビルトイン・セルフテスト・コントローラーを具備する。
［付記２５］
付記２２のシステムにおいて、前記コントローラーシステムは、
前記メモリデバイスから分離され、かつ、前記メモリデバイスの外部にあるコントローラー、および
前記メモリデバイスに統合され（integrated）、かつ、前記メモリデバイスの内部にあるアレイ・ビルトイン・セルフテスト（ＡＢＩＳＴ）・コントローラー
を具備し、
前記コントローラーシステムのいくつかの活動（some activities）は前記コントローラーによって行われ、かつ、前記コントローラーシステムの他の活動（other activities）は前記ＡＢＩＳＴコントローラーによって行われる。

Claims (23)

1. メモリデバイスをテストするための方法であって、
   前記メモリデバイスに対しての供給電圧を第１の供給電圧レベルに設定すること、
   前記供給電圧を設定することに応えて前記メモリデバイスにテストデータを前記第１の供給電圧レベルで書き込むこと、
   前記テストデータを書き込むことに応えて前記メモリデバイスに対しての前記供給電圧を前記第１の供給電圧レベルよりも低い第２の供給電圧レベルに下げること、
   前記供給電圧を下げることに応じて、前記テストデータを特定することなく、前記メモリデバイスから前記テストデータを前記第２の供給電圧レベルでアクセスこと、
   前記テストデータを読み出すことに応じて前記メモリデバイスに対しての前記供給電圧を前記第２の供給電圧レベルよりも高い第３の供給電圧レベルに上げること、
   前記供給電圧を上げることに応じて前記メモリデバイスから前記テストデータを前記第３の供給電圧レベルで読み出すこと、および、
   前記第３の供給電圧レベルで前記メモリデバイスから前記テストデータを読み出すことに応じて、前記第１の供給電圧レベルで前記メモリデバイスに書き込まれた前記テストデータを、前記第３の供給電圧レベルで前記メモリデバイスから読み出された前記テストデータと比較すること
   を具備してなる方法。
2. 請求項１の方法において、前記第１の供給電圧レベルは、前記メモリデバイスを動作させるための指定電圧レベルである。
3. 請求項１の方法において、前記第３の供給電圧レベルは、前記メモリデバイスを動作させるための指定電圧レベルである。
4. 請求項１の方法において、前記第１の供給電圧レベルおよび前記第３の供給電圧レベルの各々は、前記メモリデバイスを動作させるための指定電圧レベルである。
5. 請求項１の方法において、第２の供給電圧レベルは、前記メモリデバイスを動作するための最小指定電圧レベルよりも低い。
6. 請求項１の方法は、前記テストデータを比較することに応えて前記メモリデバイスが受け入れるか又は受け入れられないかを決定することを具備する。
7. 請求項６の方法は、
   前記テストデータを比較することが良好な結果（favorable result）を生んだ時に前記メモリデバイスを受け入れることができると特定すること、および、
   前記テストデータを比較することが不良な結果（unfavorable result）を生んだ時に前記メモリデバイスを受け入れられないと特定すること
   を具備する。
8. 請求項１の方法において、前記メモリデバイスは、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）デバイスである。
9. メモリデバイスをテストするための方法であって、
   前記メモリデバイスに対しての供給電圧を指定供給電圧レベルに設定すること、
   前記供給電圧を設定することに応えて前記メモリデバイスにテストデータを前記指定供給電圧で書き込むこと、
   前記テストデータを書き込むことに応えて前記メモリデバイスに対しての前記供給電圧を最小指定供給電圧よりも低い電圧レベルに下げること、
   前記供給電圧を下げることに応じて、前記テストデータを特定することなく、前記メモリデバイスから前記テストデータを前記最小指定供給電圧よりも低い前記電圧レベルでアクセスこと、
   前記テストデータを読み出すことに応じて前記メモリデバイスに対しての前記供給電圧を前記指定供給電圧にまで上げ戻すこと、
   前記供給電圧を上げることに応じて前記メモリデバイスから前記テストデータを前記指定供給電圧で読み出すこと、および
   前記最小供給電圧で前記メモリデバイスから前記テストデータを読み出すことに応じて、前記指定供給電圧で前記メモリデバイスに書き込まれた前記テストデータを、前記指定供給電圧で前記メモリデバイスから読み出された前記テストデータと比較すること
   を具備してなる方法。
10. 請求項９の方法は、前記テストデータを比較することに応えて前記メモリデバイスが受け入れるか又は受け入れられないかを決定することを具備する。
11. 請求項１０の方法は、
    前記テストデータを比較することが良好な結果（favorable result）を生んだ時に前記メモリデバイスを受け入れることができると特定すること、および、
    前記テストデータを比較することが不良な結果（unfavorable result）を生んだ時に前記メモリデバイスを受け入れられないと特定すること
    を具備する。
12. 請求項９の方法において、前記メモリデバイスは、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）デバイスである。
13. メモリデバイスをテストするための装置であって、以下の活動（activities）を行うようために適合された（adapted）コントロールシステムを具備する：
    前記メモリデバイスに対しての供給電圧を第１の供給電圧レベルに設定すること、
    前記供給電圧を設定することに応えて前記メモリデバイスにテストデータを前記第１の供給電圧レベルで書き込むこと、
    前記テストデータを書き込むことに応えて前記メモリデバイスに対しての前記供給電圧を前記第１の供給電圧レベルよりも低い第２の供給電圧レベルに下げること、
    前記供給電圧を下げることに応じて、前記テストデータを特定することなく、前記メモリデバイスから前記テストデータを前記第２の供給電圧レベルでアクセスこと、
    前記テストデータを読み出すことに応じて前記メモリデバイスに対しての前記供給電圧を前記第２の供給電圧レベルよりも高い第３の供給電圧レベルに上げること、
    前記供給電圧を上げることに応じて前記メモリデバイスから前記テストデータを前記第３の供給電圧レベルで読み出すこと、および、
    前記第３の供給電圧レベルで前記メモリデバイスから前記テストデータを読み出すことに応じて、前記第１の供給電圧レベルで前記メモリデバイスに書き込まれた前記テストデータを、前記第３の供給電圧レベルで前記メモリデバイスから読み出された前記テストデータと比較すること。
14. 請求項１３の装置において、前記コントローラーシステムは、前記メモリデバイスから分離され、かつ、前記メモリデバイスの外部にあるコントローラーを具備する。
15. 請求項１３の装置において、前記コントローラーシステムは、前記メモリデバイスに統合され（integrated）、かつ、前記メモリデバイスの内部にあるアレイ・ビルトイン・セルフテスト・コントローラーを具備する。
16. 請求項１３の装置において、前記コントローラーシステムは、
    前記メモリデバイスから分離され、かつ、前記メモリデバイスの外部にあるコントローラー、および
    前記メモリデバイスに統合され（integrated）、かつ、前記メモリデバイスの内部にあるアレイ・ビルトイン・セルフテスト（ＡＢＩＳＴ）・コントローラー
    を具備し、
    前記コントローラーシステムのいくつかの活動（some activities）は前記コントローラーによって行われ、かつ、前記コントローラーシステムの他の活動（other activities）は前記ＡＢＩＳＴコントローラーによって行われる。
17. メモリデバイスであって、
    メモリセルに書き込まれたデーターを記憶し、かつ、前記メモリセルから読み出されたデータを提供するために適合された（adapted）メモリセルのアレイを具備してなり、
    以下の活動（activities）が前記メモリセルに行われる：
    前記メモリセルに対しての供給電圧を第１の供給電圧レベルに設定すること、
    前記供給電圧を設定することに応えて前記メモリセルにテストデータを前記第１の供給電圧レベルで書き込むこと、
    前記テストデータを書き込むことに応えて前記メモリセルに対しての前記供給電圧を前記第１の供給電圧レベルよりも低い第２の供給電圧レベルに下げること、
    前記供給電圧を下げることに応じて、前記テストデータを特定することなく、前記メモリセルから前記テストデータを前記第２の供給電圧レベルでアクセスこと、
    前記テストデータを読み出すことに応じて前記メモリセルに対しての前記供給電圧を前記第２の供給電圧レベルよりも高い第３の供給電圧レベルに上げること、
    前記供給電圧を上げることに応じて前記メモリセルから前記テストデータを前記第３の供給電圧レベルで読み出すこと、および、
    前記第３の供給電圧レベルで前記メモリセルから前記テストデータを読み出すことに応じて、前記第１の供給電圧レベルで前記メモリセルに書き込まれた前記テストデータを、前記第３の供給電圧レベルで前記メモリセルから読み出された前記テストデータと比較すること。
18. 請求項１７の装置は、前記メモリデバイスに統合され（integrated）、かつ、前記メモリデバイスの内部にあり、前記活動の一つ以上を行うように適合されたアレイ・ビルトイン・セルフテストを具備する。
19. 請求項１７の装置において、前記メモリデバイスは、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）デバイスである。
20. メモリデバイスをテストするためのシステムであって、
    前記メモリデバイスに供給電圧を提供するように適合された供給電圧のソースと、
    コントロールシステムであって、
    前記メモリデバイスに対しての供給電圧を第１の供給電圧レベルに設定すること、
    前記供給電圧を設定することに応えて前記メモリデバイスにテストデータを前記第１の供給電圧レベルで書き込むこと、
    前記テストデータを書き込むことに応えて前記メモリデバイスに対しての前記供給電圧を前記第１の供給電圧レベルよりも低い第２の供給電圧レベルに下げること、
    前記供給電圧を下げることに応じて、前記テストデータを特定することなく、前記メモリデバイスから前記テストデータを前記第２の供給電圧レベルでアクセスこと、
    前記テストデータを読み出すことに応じて前記メモリデバイスに対しての前記供給電圧を前記第２の供給電圧レベルよりも高い第３の供給電圧レベルに上げること、
    前記供給電圧を上げることに応じて前記メモリデバイスから前記テストデータを前記第３の供給電圧レベルで読み出すこと、および、
    前記第３の供給電圧レベルで前記メモリデバイスから前記テストデータを読み出すことに応じて、前記第１の供給電圧レベルで前記メモリデバイスに書き込まれた前記テストデータを、前記第３の供給電圧レベルで前記メモリデバイスから読み出された前記テストデータと比較するように適合された前記コントロールシステムと
    を具備してなるシステム。
21. 請求項２０のシステムにおいて、前記コントローラーシステムは、前記メモリデバイスから分離され、かつ、前記メモリデバイスの外部にあるコントローラーを具備する。
22. 請求項２０のシステムにおいて、前記コントローラーシステムは、前記メモリデバイスに統合され（integrated）、かつ、前記メモリデバイスの内部にあるアレイ・ビルトイン・セルフテスト・コントローラーを具備する。
23. 請求項２０のシステムにおいて、前記コントローラーシステムは、
    前記メモリデバイスから分離され、かつ、前記メモリデバイスの外部にあるコントローラー、および
    前記メモリデバイスに統合され（integrated）、かつ、前記メモリデバイスの内部にあるアレイ・ビルトイン・セルフテスト（ＡＢＩＳＴ）・コントローラー
    を具備し、
    前記コントローラーシステムのいくつかの活動（some activities）は前記コントローラーによって行われ、かつ、前記コントローラーシステムの他の活動（other activities）は前記ＡＢＩＳＴコントローラーによって行われる。

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