CN102027549B - 测试具有易受由偏置温度不稳定性所造成的阈值电压偏移影响的场效应晶体管的存储器装置 - Google Patents

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Abstract

将用于存储器装置的供应电压设定于第一供应电压电平。响应于设定所述供应电压在所述第一供应电压电平下将测试数据写入到所述存储器装置。响应于写入所述测试数据将用于所述存储器装置的所述供应电压减小到在所述第一供应电压电平以下的第二供应电压电平。响应于减小所述供应电压在所述第二供应电压电平下从所述存储器装置读取所述测试数据。响应于读取所述测试数据将用于所述存储器装置的所述供应电压增加到在所述第二供应电压电平以上的第三供应电压电平。响应于增加所述供应电压在所述第三供应电压电平下从所述存储器装置读取所述测试数据。响应于在所述第三供应电压电平下从所述存储器装置读取所述测试数据，将在所述第一供应电压电平下写入到所述存储器装置的所述测试数据与在所述第三供应电压电平下从所述存储器装置读取的所述测试数据进行比较。

Description

测试具有易受由偏置温度不稳定性所造成的阈值电压偏移影响的场效应晶体管的存储器装置
技术领域
本发明大体涉及场效应晶体管(FET)电路。更具体来说，本发明涉及测试具有易受由偏置温度不稳定性(BTI)所造成的阈值电压(VT)偏移影响的场效应晶体管(FET)的存储器装置。
背景技术
例如计算机处理器、移动电话、个人数字助理(PDA)、数码相机及其组合的现代电子装置及系统当前依赖于由半导体材料制造以形成称为芯片的集成电路的逻辑电路(例如，控制器)及存储电路(例如，存储器)。
随机存取存储器(RAM)为准许按任何次序(例如，随机)存取数据(其与数据在存储器芯片中的物理位置无关且与数据是否涉及先前数据无关)的常见存储电路的一实例。两种类型的RAM包括通常不需要刷新的静态RAM(SRAM)及通常需要刷新的动态RAM(DRAM)。SRAM通常比DRAM快，但比DRAM昂贵。在当从存储器芯片移除电力时SRAM及DRAM两者丢失数据的意义上，其皆通常为易失性的。
互补金属氧化物半导体(CMOS)技术广泛地用于此逻辑及存储电路中，因为其提供相对高的速度及相对低的功率。CMOS电路使用P沟道场效应晶体管(PFET)及N沟道场效应晶体管(NFET)。
近来在CMOS制造技术中的进步已减小了FET的物理大小。FET供应电压(VDD)已经减小以节省电力及适应FET的物理大小的减小的需求。FET阈值电压(VT)已经减小以减轻从供应电压的减小而产生的减小的FET栅极电压的性能降级效应。
归因于FET的减小的物理大小及阈值电压(VT)的减小，由负偏置温度不稳定性(NBTI)造成的PFET中的阈值电压(VT)偏移正变为重要的可靠性问题。NBTI减小了晶体管性能参数(例如，漏极电流、跨导、阈值电压(VT)、电容等)。
由NBTI造成的PFET中的阈值电压(VT)偏移造成PFET中的阈值电压(VT)的绝对值的增加。PFET中的阈值电压(VT)的增加随相对于PFET上的源极及漏极电压的栅极电压而变。由NBTI造成的PFET中的阈值电压(VT)偏移随时间累积，在此期间，PFET处于电压应力条件(此为被称作老化的条件)下。
当PFET的源极及漏极皆处于逻辑“高”电压电平下且栅极处于逻辑“低”电压电平下时，例如，当在反转状态下对PFET加偏置(例如，VS＝VD＝VB＝VDD及VG＝0)时，PFET处于NBTI电压应力条件下。举例来说，在CMOS芯片中，使用当前技术，具有1.2伏供应电压，当PFET的源极及其漏极处于1.2伏下且其栅极接地(即，0伏)时，其处于NBTI电压应力条件下。当栅极处于逻辑“高”且源极处于逻辑“高”时，PFET倾向于稍微地从NBTI所造成的VT增加恢复。PFET的平衡的工作周期(50％处于NBTI电压应力条件下，50％不处于NBTI电压应力条件下)将在PFET上产生变化的应力。PFET的全工作周期(100％处于NBTI电压应力条件下)将在PFET上产生最大的应力。PFET的最小或零工作周期(100％不处于NBTI电压应力条件下)将几乎不在PFET上产生应力或不在PFET上产生应力。
若干方法试图解决与由NBTI造成的PFET中的阈值电压(VT)偏移相关联的问题。一些方法使用CMOS制造工艺技术使发生的阈值电压(VT)偏移的量最小化以使有缺陷的芯片的数目最小化。其它方法在CMOS制造工艺后筛检芯片以将具有缺陷的芯片与无缺陷的芯片分开。
目前的CMOS制造工艺技术使用用于PFET的栅极端子的较薄的电介质材料，例如，氧化物。然而，变薄的电介质材料已使由NBTI造成的PFET中的阈值电压(VT)偏移随正常阈值电压(VT)可变性的总百分比而更为显著。例如高温的环境条件也促进了由NBTI造成的PFET中的阈值电压(VT)偏移。
在当前CMOS制造设计(例如，65nm的节点)中，对于PFET的50％的工作周期(即，PFET花去一半时间处于NBTI电压应力条件下，且花去其一半时间不处于NBTI电压应力条件下)，由NBTI造成的典型的阈值电压(VT)偏移可为30mV(毫伏)到40mV。然而，如果工作周期接近100％(即，PFET几乎始终处于NBTI电压应力条件下)，则由NBTI造成的PFET中的阈值电压(VT)偏移可为80mV到90mV。如果存在几乎为0％的工作周期(即，PFET几乎从未处于NBTI电压应力条件下)，则实际上不发生由NBTI造成的PFET中的阈值电压(VT)偏移。
许多情形可造成特定PFET的工作周期显著高于50％，其一个实例为SRAM。举例来说，在电子系统的正常操作期间，例如SRAM的一些存储元件可经写入且难得改变，从而使得一些PFET几乎不变地保持于使由NBTI造成的PFET中的阈值电压(VT)偏移累积的电压条件下。举例来说，操作系统代码经从例如盘片的非易失性存储装置复制到例如计算机的电子系统中的例如存储器阵列的芯片上存储元件中，且对于计算机正操作的全部时间通常从不改变。此外，有可能在每次重新启动计算机时将操作系统代码存储于存储元件中的相同位置中。因此，由NBTI造成的PFET中的阈值电压(VT)偏移为对SRAM可靠性的显著威胁。
NBTI还造成可能不重要但具操作性的问题，存储器存储位置变为故障的存储位置，例如，使SRAM的读取可靠性降级。举例来说，在一存储器阵列(例如，SRAM或DRAM)中，在芯片的测试期间通常应用阵列内建式自我测试(ABIST)控制器。
可在例如高温操作寿命(HTOL)测试的烧入(burn-in)应力条件(例如，升高的温度和/或供应电压)期间使用阵列内建式自我测试(ABIST)控制器以识别例如存储器阵列(例如，SRAM或DRAM)的芯片中的缺陷。在烧入期间应用的增加的温度及供应电压条件增大归因于由NBTI造成的PFET中的阈值电压(VT)偏移的降级的速率。在烧入期间，ABIST控制器产生被发送到存储器阵列的数据模式。ABIST相对于从不具有缺陷的存储器阵列预计的数据模式结果来检查来自存储器阵列的输出数据模式。将产生的数据模式应用于存储器阵列对存储器阵列加应力，寻找具有各种干扰数据模式的缺陷类型。对于存储器阵列中的至少一些PFET，ABIST数据模式的一些集合导致接近100％的工作周期。一些电子系统还在电子系统的重新启动期间运行ABIST。当对电子系统供电时，发生重新启动。对电子系统的重新启动也可由手动干预来引起。
存在两种在CMOS制造工艺后筛检芯片以将具有缺陷的芯片与无缺陷的芯片分开的常规方法。第一筛检方法为以上提到的应力测试或烧入测试，其随时间(其可为许多小时)在较高的供应电压Vdd和/或较高的温度下对存储器加应力。在应力测试后，通常在标称供应电压及温度下针对功能性测试芯片。一个缺点为完成测试的长的时间。
第二筛检方法为低电压测试，其测试在设计指定的最小电压以下的芯片的功能性。在低电压测试下，在设计指定的最小电压以下的电压电平下将数据模式写入到芯片。接着，在设计指定的最小电压以下的电压电平(即，保护带电压间隙)下，从芯片读取数据模式。比较在设计指定的最小电压以下的电压电平下写入及读取的数据模式以确定芯片是通过还是未通过筛检。此方法的一优点在于，所述方法比应力方法快得多。然而，此方法的一缺点在于，数据模式是在芯片未经设计以起作用的设计指定的最小电压以下的电压电平下写入及读取。因此，归因于芯片中的感测裕度和/或时序问题，此方法造成筛检出比以其它方式应筛检出的部分多的良好部分。
存在NFET中的类似的阈值电压(VT)偏移，但其程度比在当前技术中的PFET中小，且被称作正偏置温度不稳定性(PBTI)。当NFET上的栅极为逻辑“高”且NFET的源极及漏极处于逻辑“低”电压下时，NFET处于PBTI电压应力条件下。虽然本文中描述的实例说明本发明的实施例克服由NBTI造成的PFET中的阈值电压(VT)偏移的不利效应的方式，但预期减小由PBTI造成的NFET中的阈值电压(VT)偏移的类似实施例。
因此，存在对测试具有易受由偏置温度不稳定性所造成的阈值电压偏移影响的场效应晶体管的存储器装置的需求。
发明内容
根据本发明的一个方面，将用于存储器装置的供应电压设定于第一供应电压电平。响应于设定供应电压，在所述第一供应电压电平下将测试数据写入到存储器装置。响应于写入测试数据，将用于存储器装置的供应电压减小到在第一供应电压电平以下的第二供应电压电平。响应于减小供应电压，在所述第二供应电压电平下从存储器装置读取测试数据。响应于读取测试数据，将用于存储器装置的供应电压增加到在第二供应电压电平以上的第三供应电压电平。响应于增加供应电压，在所述第三供应电压电平下从存储器装置读取测试数据。响应于在第三供应电压电平下从存储器装置读取测试数据，将在第一供应电压电平下写入到存储器装置的测试数据与在第三供应电压电平下从存储器装置读取的测试数据进行比较。
根据本发明的其它方面，本发明使用一种方法、一种设备、一种系统、所述存储器装置和/或一种计算机可读存储器。所述设备、所述系统和/或所述存储器装置可包括执行所述方法的数据处理系统及存储当在数据处理系统上执行时使数据处理系统执行所述方法的可执行应用程序的计算机可读媒体。
本发明的这些及其它方面将从随附图式及从以下实施方式显而易见。
附图说明
在随附图式的图中通过实例而非限制来说明本发明的方面，在所述图式中，相似的参考数字表示对应的元件。
图1说明根据现有技术的具有易受由偏置温度不稳定性所造成的阈值电压偏移影响的场效应晶体管的静态随机存取存储器(SRAM)单元。
图2说明根据本发明的一实例的用于并入有例如图1中展示的存储器单元的存储器单元且具有易受由偏置温度不稳定性所造成的阈值电压偏移影响的场效应晶体管的存储器装置的测试系统的框图表示。
图3说明根据本发明的一实例的用于测试具有易受由偏置温度不稳定性所造成的阈值电压偏移影响的场效应晶体管的图2中展示的存储器装置的方法。
图4说明根据本发明的一实例的对应于图3中展示的方法的用于测试存储器装置的时序图。
具体实施方式
以下描述及图式说明本发明，且不应将其解释为限制本发明。描述了众多具体细节以提供对本发明的透彻理解。然而，在某些例子中，并未描述众所周知的或常规细节以便避免使本发明的描述晦涩难懂。本发明中对一个实施例或一实施例的参考未必针对同一实施例，且这些参考包括一个或一个以上实施例。
图1说明根据现有技术的具有易受由偏置温度不稳定性所造成的阈值电压偏移影响的场效应晶体管的静态随机存取存储器(SRAM)单元100。所述SRAM单元包括六个晶体管且并入有CMOS技术。六个晶体管(M1-M6)通常包括四个n沟道金属氧化物半导体场效应晶体管(NMOSFET)(M1、M3、M5、M6)及两个p沟道MOSFET(PMOSFET)(M2及M4)。举例来说，SRAM单元通常使用一双稳锁存电路，如图1中所展示。SRAM单元为双稳的，因为其具有两个稳定状态(例如，逻辑1及0)来存储数据的一个位。锁存电路通常使用经实施为两个交叉耦合的反相器的四个晶体管(M1-M4)来形成存储数据的每一位的存储单元。两个额外存取晶体管(M5及M6)用以在读取及写入操作期间控制对所述存储单元的存取。因此，典型的SRAM单元使用六个晶体管(M1-M6)将数据的每一位存储于存储器中。
对单元的存取由字线(WL)提供，字线(WL)控制两个存取晶体管M5及M6，存取晶体管M5及M6又控制是否应将所述单元连接到位线：BL及为BL的反转。所述位线用以传送数据(对于“读取”及“写入”操作两者)。虽然并非严格需要具有两条位线，但单元通常使用信号及其反转两者来改善信号对噪声裕度。
SRAM单元具有三种不同模式，包括当电路闲置时的“备用”模式、当向电路请求数据时的“读取”模式及当将数据提供给电路时的“写入”模式。
在“备用”模式下，如果字线(WL)未经确证，则存取晶体管M5及M6将单元(M1-M4)与位线隔离开。由晶体管M1-M4形成的两个交叉耦合的反相器继续彼此加强且维持其模式，只要其被存取晶体管M5及M6隔离即可。
在“读取”模式下，假定存储器的内容为1，存储于Q处。通过将两条位线预充电到逻辑1，接着确证字线WL，启用两个存取晶体管而起始读取循环。当通过使BL保持处于其预充电的值下且经由M1及M5将放电到逻辑0而将存储于Q及中的值传送到所述位线时，第二步骤发生。在BL侧，晶体管M4及M6将所述位线拉向Vdd(逻辑1)。如果存储器的内容为逻辑0，则将发生相反的操作且将拉向逻辑1及将BL拉向逻辑0。
在“写入”模式下，通过将待写入的值施加到所述位线，来开始写入循环的起始。为了写入逻辑0，应将逻辑0施加到所述位线，即，将设定到逻辑1及将BL设定到逻辑0。通过反转所述位线的值来写入逻辑1。接着确证WL，且锁存待加以存储的值。位线输入驱动器(M5及M6)经设计成强于单元自身中的相对较弱晶体管(M1-M4)，使得位线输入驱动器(M5及M6)可易于超驰交叉耦合的反相器(M1-M4)的先前模式。
本发明大体提供用于通过使用图2中展示的测试系统且通过使用图3中展示的方法300来测试具有易受由偏置温度不稳定性(BTI)所造成的阈值电压偏移影响的场效应晶体管的存储器装置的方法及设备。P沟道FET(PFET)特别易受由在目前技术(例如，65nm节点)中的负偏置温度不稳定性(NBTI)造成的阈值电压偏移的影响。然而，本发明也预期在N沟道FET(NFET)中由正偏置温度不稳定性(PBTI)造成的阈值电压偏移。由于由NBTI造成的阈值电压偏移为目前技术中的关于PFET的问题，其比由PBTI造成的阈值电压偏移为目前技术中的关于NFET的问题更成为问题，所以论述及实例将集中于PFET中的NBTI效应。然而，预期在NFET中由PBTI造成的阈值电压偏移。将此NBTI(PFET)及PBTI(NFET)一起表示为BTI(偏置温度不稳定性)。
图2说明根据本发明的一实例的用于并入有例如图1中展示的存储器单元100的存储器单元且具有易受由偏置温度不稳定性所造成的阈值电压偏移影响的场效应晶体管的存储器装置202的测试系统200的框图表示。
测试系统200包括至少一个存储器装置202-204、控制系统205及电源207。举例来说，存储器装置202包括存储器阵列208，所述存储器阵列208包括多个存储器单元100，例如，在图1中展示的存储器单元。控制系统205包括控制器206和/或阵列内建式自我测试(ABIST)控制器210。图2可包括其它未展示的元件，例如，位线驱动器、字线驱动器及读出放大器，其在存储器装置的技术中是众所周知的。存储器装置202可为可由处理器读取且能够存储数据和/或体现进程的一系列指令的任一装置。
存储器装置202可用于任一电子装置或系统(例如，通信装置)中。通信装置准许有线或无线通信，包括(但不限于)蜂窝式、固定无线、PCS或卫星通信。通信装置可根据任一标准或协议(例如，CDMA、TDMA、FDMA或GSM或其组合)在提供多址通信的通信系统中操作。通信装置可为固定(即，静止)和/或移动(即，便携式)的。可以多种形式来实施通信装置，包括(但不限于)下列各项中的一者或一者以上：个人计算机(PC)、桌上型计算机、膝上型计算机、工作站、微型计算机、大型计算机、超级计算机、基于网络的装置、数据处理器、个人数字助理(PDA)、智能卡、蜂窝式电话、相机、传呼机及手表。
存储器装置202通常被称作存储元件，且在各种实施例中可包括：简单锁存器、具有多个锁存器的寄存器、静态随机存取存储器(SRAM)及动态随机存取存储器(DRAM)。
视各种考虑(例如，设计、工程、生产、成本、大小、输入及输出的数目等)而定，可以多种方式来实施控制系统205。举例来说，可将控制系统205完全地实施于存储器装置202内，例如，ABIST控制器210，而无控制器206。或者，可将控制系统205完全地实施于存储器装置202外部，例如，控制器206，而无ABIST控制器210。或者，可将控制系统205部分地实施于存储器装置202内部(例如，ABIST控制器210)且部分地实施于存储器装置202外部(例如，控制器206)，如图2中所展示。
控制系统205执行图3中展示的方法300。控制系统205的替代实施准许图3中的方法300的步骤301到311在ABIST控制器210中、在控制器206中或部分地在ABIST控制器210中且部分地在控制器206中实施。因此，控制系统205的各种实施与方法300中的步骤的各种实施一起准许将多种替代实施用于测试存储器装置202。
在具有共享或分布式控制系统的测试系统200中，控制器206在“写入”线214上将信息发送到存储器装置202，且在“读取”线216上从存储器装置202接收信息。存储器装置202在线212处从控制器206接收供应电压Vdd。在存储器装置202中，ABIST控制器210在“写入”线220上将信息发送到存储器阵列208，且在“读取”线218上从存储器阵列208接收信息。
测试系统200表示在铸造厂环境中测试一个或一个以上存储器装置202-204的方式的一个实例。控制器206与存储器装置202中的ABIST控制器210合作而工作以根据图3中的方法300测试存储器装置202。在此情况下，控制器206保持处于生产设施(即，铸造厂或工厂)中，且存储器装置202在装运到消费者之前经测试。或者，测试系统200可用于任一环境中，包括在铸造厂环境外的环境，例如，在任一电子装置或系统(例如，通信装置)中。
可一次测试任何数目个存储器装置202-204，包括单一存储器装置202或多个(即，成群或成批的)存储器装置202-204。可在生产线中的一个阶段或在生产线中的各种阶段执行测试。另外，可在一个持续时间期间或在不同持续时间期间执行测试。
可在对半导体裸片提供保护性封装及外部触点之前或之后，将存储器装置202作为半导体裸片而加以测试。在无封装及外部触点的情况下测试半导体裸片可降低未通过测试的材料的成本，但可能需要在清洁的室内环境中执行。或者，在具有封装及外部触点的情况下测试半导体裸片可能增加未通过测试的材料的成本，但可不需要在清洁的室内环境中执行。
控制器206与ABIST控制器210之间的通信线214及216及ABIST控制器210与存储器阵列208之间的通信线218及220可具有各种替代配置。举例来说，通信线可使用单一线或多个线、专用线或多路复用线、单向线或双向线、输入线或输出线、互补性或非互补性输出、反转或未经反转的输入、单个或多个时钟、相同或不同协议，且可载有待写入或读取的各种字长。举例来说，半导体芯片上的SRAM通常具有32或64个数据输入，但具有更多输入或更少输入的SRAM也是常见的。
图3说明根据本发明的一实例的用于测试具有易受由偏置温度不稳定性所造成的阈值电压偏移影响的场效应晶体管的图2中展示的存储器装置202的方法300。图4说明根据本发明的一实例的对应于图3中展示的方法300的用于测试存储器装置202的时序图400。一起描述图3及图4，因为每一图以不同格式(即，图3中的流程图300及图4中的时序图400)表示相同信息(即，步骤302到311)以从不同视角描述本发明的一实例。
在步骤301处，方法300开始。通常，方法300适用于已经测试或验证在指定设计参数内适当操作的存储器装置202。
在步骤302处，将用于存储器装置202的供应电压Vdd设定到指定电压(例如，Vdd spec.)。在通过当前CMOS制造设计(例如，65nm节点)制造的存储器装置中，指定电压(Vdd spec.)通常为1.20V标称±10％。指定电压的高端为1.20V+10％＝1.32V。指定电压的低端为1.20V-10％＝1.08V，其为缩写为Vdd min.spec.的最小指定电压。最小指定电压为指定存储器装置在指定温度范围上操作的最低电压。因此，在一个实例中，将供应电压Vdd设定为1.08V与1.32V之间的指定电压Vdd spec.，例如，1.20V标称。在图4中，步骤302发生于时间T1。
在步骤303处，在指定电压Vdd spec.(例如，1.2V)下将测试数据写入到存储器装置202中的存储器单元100。步骤303中的指定电压Vdd spec.可与步骤302中的指定电压Vdd spec.不同，但为了方便起见，通常相同。通常，在约摄氏25度(即，华氏77度)的温度(可将其考虑为室温)下将指定电压Vdd spec.写入到存储器装置202。测试数据可为经设计以测试特定类型且通过特定技术制造的存储器装置的任何数据模式。测试数据可具有任一长度或大小，其可测试存储器装置202的一个存储器单元、多个存储器单元或所有存储器单元。因此，测试数据的特征(例如，其大小及其数据模式)可影响测试的结果，例如，准确性和/或速度。在图4中，步骤303发生于时间T1(加上准许步骤302中的Vdd稳定化的小的时间延迟)。
在步骤304处，将供应电压Vdd减小(即，按比例调整)到最小指定供应电压Vdd(Vdd min.spec.)以下到达一测试供应电压(Vdd test)。在65nm节点制造技术的实例(具有等于1.08V的最小指定供应电压(Vdd min.spec.))中，测试电压(Vdd test)可为(例如)0.96V。在此情况下，将1.08V的最小指定供应电压减小0.12V(或120mV)到0.96V的测试供应电压。在图4中，步骤304发生于时间T2(加上准许在步骤303中写入数据的小的时间延迟)。
可以多种方式确定测试供应电压Vdd test。在一个实例中，通过在实验室或工程设计环境中的实验来在经验上确定测试供应电压。在此情况下，确定的测试供应电压可为一个或一个以上测试供应电压，其用以测试所有生产存储器装置。在一个实例中，通过在样本存储器装置上运行应力测试来确定测试供应电压。在应力测试期间，样本存储器装置在延长的时间(例如，168到1000小时)中经受升高的温度(例如，摄氏125到150度)及升高的电压(例如，1.5到1.6倍于标称电压(例如，1.2V))。在应力测试之前及之后测试存储器装置的最小指定电压Vdd min.spec.以确定Vdd偏移的量(例如，120mV偏移)。举例来说，1.08 Vdd min.spec.减120mV的Vdd偏移等于0.96V的测试供应电压Vdd test。通常，应力测试导致供应电压偏移在样本存储器装置间的分布(即，每一存储器装置可具有不同的供应电压偏移)。虽然可选择任一特定电压偏移，但通常选择在所有供应电压偏移的分布范围中为95％或更高的电压偏移以提供对生产存储器装置的彻底的筛检测试。或者，可在具有各种测试供应电压Vdd test的存储器装置上运行应力测试以查看哪些存储器装置通过应力测试(即，基于存储器装置的性能将其分开或装箱(bin))。或者，在另一实例中，可通过实时生产环境中的反馈信号来确定最小测试供应电压。在此情况下，测试供应电压Vdd test可在个别存储器装置或存储器装置的群组(即，批次)间变化。或者，可使用固定与可变测试供应电压Vdd test的组合。在此情况下，测试供应电压可在个别存储器装置或存储器装置的群组(即，批次)间响应于反馈信号而按预定离散电压阶跃变化。固定测试供应电压可较易于和/或较快地实施，但适应性可能小于可变最小测试供应电压。可变测试供应电压可较具适应性，但实施起来可比固定测试供应电压复杂和/或耗时。固定与可变测试供应电压的组合可降低反馈信号的频率及降低实施的复杂性。
将0.96V的测试供应电压施加到存储器装置202的既定作用是，通过使存储器单元100在小于为1.08V的最小指定供应电压的供应电压下起作用而形成关于所述存储器单元的筛检或测试条件。所述测试供应电压将筛检条件应用于所述存储器单元。这可为对于其它已知物理应力条件的颇具吸引力的替代，所述条件为例如，使存储器单元经受在高的或低的指定温度下进行的操作、在高电压供应电平下操作和/或操作(例如，写入及读取数据)存储器单元历时一时段，这些条件在生产环境下实施起来可能较困难和/或较耗时。当然，可结合已知的模拟物理应力条件(例如以上提到的条件)使用所施加的测试供应电压Vdd test(如果需要如此)。
在步骤305处，在测试供应电压Vdd test(例如，0.96V)下从存储器单元100读取经写入到相同存储器单元100的测试数据以存取相同存储器单元100中的测试数据中的每一位。“读取”功能通常具有两个目的，包括存取存储器单元及确定所存取的存储器单元的位值(即，逻辑0或1)。在步骤305中，存取具有所写入的测试数据的存储器单元100，但不确定所存取的存储器单元的位值(例如，在图1的“读取”模式下仅接通字线(WL)与位线(BL)，而存储器装置202未获知位值)。存取存储器单元而不确定所存取的存储器单元的位值可另外称作干扰存储器单元的“读取”或存储器单元的虚拟“读取”。由于未指定存储器装置在最小测试供应电压下操作，因此确定所存取的存储器单元的位值具有在设计所指定的操作条件下的有限值，但如果确定其具有测试值，则可加以执行。在图4中，步骤305发生于时间T2(加上步骤304中的准许Vdd test稳定化的小的时间延迟)。
结合将0.96V的测试供应电压Vdd test施加到存储器装置202而存取或干扰存储器单元100的既定效应为形成关于存储器单元100的筛检或测试条件。这两个条件试图改变(即，翻转、振荡(shake out))经写入有测试数据的存储器单元100的位值(即，逻辑1到逻辑0，或逻辑0到逻辑1)。可将位值发生改变的存储器单元视作具有在这些测试条件下维持位值的弱物理性。可将位值保持为相同的存储器单元视作具有在这些测试条件下维持位值的强物理性。
对于经建构为SRAM的存储器装置202，通过使用(例如)图1中展示的SRAM单元100的阵列，在SRAM装置的传统筛检期间的主要故障模式由于当供应电压低于最小指定供应电压时存取及确定单元100的位值(即，全“读取”功能)而发生。主要故障模式通常由感测故障或由读出放大器(其不具有足够的信号裕度)造成。当在最小指定供应电压以下执行SRAM的“读取”功能时，主要故障模式另外造成良好的部分被丢弃。为了使在SRAM的筛检期间的不必要的产量损失最小化(即，使良好部分最大化)，方法300在最小指定供应电压(例如，1.08V)以下的供应电压(例如，0.96V)下对存储器单元执行虚拟“读取”以干扰存储器单元，而不确定存储器单元的位值。方法300准许将具有较小稳定性裕度且易受BTI损害的存储器单元作为不良部分而拣出(即，筛检出)。
在步骤306处，使供应电压Vdd增加回到指定供应电压Vdd spec.(例如，1.2V)。这使存储器装置202返回到设计指定的操作条件，要求存储器装置202在所述条件下操作。步骤306中的指定电压Vdd spec.可与步骤302及303中的指定电压Vdd spec.不同，但为了方便起见，其通常相同。在图4中，步骤306发生于时间T3(加上步骤305中的准许读取测试数据的小的时间延迟)。
在步骤307处，在指定电压Vdd spec.(例如，1.2V)下从存储器单元100读取测试数据。在此步骤中，执行“读取”功能的两个方面，包括存取存储器单元及确定所存取的存储器单元的位值(即，逻辑0或1)。步骤307中的指定电压Vdd spec.可与步骤302、303及306中的指定电压Vdd spec.不同，但为了方便起见，其通常相同。在图4中，步骤307发生于时间T3(加上步骤306中的准许Vdd spec.稳定化的小的时间延迟)。
在步骤308处，将在于步骤304及305中应用筛检条件之前在指定供应电压Vdd spec.(例如，1.2V)下写入到存储器单元100的测试数据与在于步骤304及305中移除筛检条件之后在相同或不同指定供应电压Vdd spec.(例如，1.2V)下从相同存储器单元100读取的测试数据进行比较。
可通过比较写入到存储器单元100的测试数据的每一位与从相同的对应存储器单元100读取的测试数据的每一位来执行比较。或者，如果需要，可在对应的存储器单元之间比较所有位的各种子集(例如，每隔一个位或一位串)。另外，如果需要，测试数据中的位的比较可为固定的(即，测试相同位)或可变的(例如，基于反馈信号调整测试的位)。
在步骤309处，进行关于在步骤308中进行的比较的结果是否可接受(即，相同、合乎需要、匹配、很好等)的确定。如果确定比较的结果可接受，则方法300继续到步骤310。如果确定比较的结果不可接受，则方法300继续到步骤311。
对何为可接受的比较的解释可有所变化。举例来说，可接受的比较可意谓每一位是相同的。在此情况下，写入到存储器单元的每一位与从相同的对应存储器单元读取的每一位相同(即，逻辑1＝逻辑1，及逻辑0＝逻辑0)。在此情况下，在步骤304及305中施加到存储器单元的物理应力不干扰(即，改变或翻转)存储于存储器单元中的信息(即，位值)。在另一解释中，可将具有不改变的小于100％的位的经确定百分比的位考虑为可接受的。在另一解释中，可将具有不改变的经确定的位位置考虑为可接受的。在步骤309中可单独或组合地使用这些和/或其它解释。
在步骤310处，当将步骤309中的比较结果确定为可接受时，存储器装置202经识别为已通过比较测试。将已通过比较测试的存储器装置202装运到消费者。
在步骤311处，当将步骤309中的比较结果确定为不可接受时，存储器装置202经识别为未通过比较测试。不将未通过比较测试的存储器装置202装运到消费者。
在步骤310及311中，存储器装置202已通过或未通过的识别分别可为一逻辑信号(例如，逻辑1对应于通过，且逻辑0对应于未通过)。或者，或以组合方式，识别可为具有额外信息(例如，多少存储器单元未通过、存储器单元的位置、在方法300的哪一步骤期间存储器装置200未通过等)的通信。
通过的与未通过的存储器装置202之间的数学关系界定测试结果的产量。与上述传统低电压筛检方法相比，方法300可将存储器装置202的产量提高20％到30％。
在图4中，如果需要，步骤310或步骤311结束于时间T4，且对于不同的存储器装置或相同的存储器装置，准许方法300在步骤302处重复。针对存储器装置202执行方法300一次将比针对同一存储器装置202执行方法300多次快。然而，可考虑提高经测试的存储器装置202的产量。举例来说，通过使用不同测试方法(例如，数据模式、电压、温度、测试持续时间、不同存储器单元等或其组合)针对同一存储器装置202执行方法300一次以上可提高产量，而不增加显著的时间。
在图4中，控制器206可执行步骤302、304及306，且ABIST控制器210可执行步骤303、305及307到311。方法300中可包括控制器206与ABIST控制器210之间的各种其它通信(其未展示于图3中)，以改善通信，例如，提供通信和/或供应电压经发送和/或接收的确认。举例来说，控制器206可将启用ABIST控制器210的命令发送到存储器装置202，且ABIST控制器210可将ABIST控制器210经启用的命令发送到控制器206。在另一实例中，控制器206可将供应电压Vdd设定于特定电压(例如，步骤302、304及306)，且存储器装置202可将检测到特定电压的命令发送到控制器206。在另一实例中，控制器206可将执行在步骤303处的“写入”功能、在305处的“读取”干扰功能及在步骤307处的“读取”功能的命令发送到ABIST控制器210，且ABIST控制器210可将接收到和/或完成每一命令的确认命令提供到控制器206。同样地，对于步骤308到311，可在控制器206与ABIST控制器210之间交换类似命令。总而来说，可提供、交换、确认(等)控制器206与ABIST控制器210之间的任一通信电平以支持各种考虑，例如，测试速度、对测试系统200故障检修、测试的可靠性的置信度及准确性等。
本文中所含有的系统、元件和/或过程可以硬件、软件或两者的组合来实施，且可包括一个或一个以上处理器。处理器为用于执行任务的装置和/或机器可读指令的集合。处理器可为能够执行体现进程的一系列指令的任何装置，其包括(但不限于)计算机、微处理器、控制器、专用集成电路(ASIC)、有限状态机、数字信号处理器(DSP)或某其它机构。处理器包括硬件、固件和/或软件的任何组合。处理器通过计算、操纵、分析、修改、转换或传输所存储和/或所接收的信息以供可执行应用程序或程序或信息装置使用和/或通过将所述信息路由到输出装置而作用于所述信息。
可执行应用程序包含用于(例如)响应于用户命令或输入而实施预定功能的机器代码或机器可读指令，所述预定功能包括(例如)操作系统、软件应用程序或其它信息处理系统的功能。
可执行程序为用于执行一个或一个以上特定进程的代码(即，机器可读指令)片段、子例程，或其它独特的代码区段或可执行应用程序的部分，且可包括对所接收输入参数(或响应于所接收输入参数)执行操作及提供所得输出参数。
在各种实施例中，可将硬连线电路与软件指令组合使用来实施本发明。因此，所述技术既不限于硬件电路与软件的任何具体组合，也不限于由数据处理系统执行的指令的任何特定源。此外，在此整个描述中，将各种功能及操作描述为由软件代码执行或引起以简化描述。然而，所属领域的技术人员将认识到，这些表述所意谓的是，所述功能是由处理器执行代码而得出。
从此描述将显而易见，本发明的方面可至少部分以软件体现。即，可响应于计算机系统或其它数据处理系统的处理器执行机器可读媒体中所含有的指令的序列而在计算机系统或其它数据处理系统中实行所述技术。
机器可读媒体包括以可由机器(例如，计算机、网络装置、个人数字助理、计算机、数据处理器、制造工具、具有一个或一个以上处理器的集合的任何装置等)存取的形式来提供(即，存储和/或传输)信息的任何机构。机器可读媒体可用以存储当由数据处理系统执行时使所述系统执行本发明的各种方法的软件及数据。可将此可执行软件和/或数据的部分存储于各处。
举例来说，机器可读媒体包括可记录/不可记录媒体(例如，只读存储器(ROM)、随机存取存储器(RAM)、磁盘存储媒体、光学存储媒体、快闪存储器装置、非易失性存储器、高速缓冲存储器、远程存储装置等)，以及电、光学、声学或其它形式的传播信号(例如，载波、红外信号、数字信号等)等。
在前述说明书中，已参考本发明的具体示范性实施例描述了本发明。将显而易见的是，在不脱离如所附权利要求书中阐明的本发明的更广泛精神及范围的情况下，可对本发明进行各种修改。因此，应以说明性意义而非限制性意义来看待本说明书及图式。

Claims (23)

1.一种用于测试存储器装置的方法，其包含：
将用于所述存储器装置的供应电压设定于第一供应电压电平；
响应于设定所述供应电压在所述第一供应电压电平下将测试数据写入到所述存储器装置；
响应于写入所述测试数据将用于所述存储器装置的所述供应电压减小到在所述第一供应电压电平以下的第二供应电压电平；
响应于减小所述供应电压而在不识别所述测试数据的情况下在所述第二供应电压电平下从所述存储器装置存取所述测试数据，其中所述测试数据通过以下方式存取：在读取模式下仅接通字线与位线，而所述存储器装置不获知所述测试数据；
响应于读取所述测试数据将用于所述存储器装置的所述供应电压增加到在所述第二供应电压电平以上的第三供应电压电平；
响应于增加所述供应电压在所述第三供应电压电平下从所述存储器装置读取所述测试数据；以及
响应于在所述第三供应电压电平下从所述存储器装置读取所述测试数据，将在所述第一供应电压电平下写入到所述存储器装置的所述测试数据与在所述第三供应电压电平下从所述存储器装置读取的所述测试数据进行比较。
2.根据权利要求1所述的方法，其中所述第一供应电压电平为用于操作所述存储器装置的指定电压电平。
3.根据权利要求1所述的方法，其中所述第三供应电压电平为用于操作所述存储器装置的指定电压电平。
4.根据权利要求1所述的方法，其中所述第一供应电压电平及所述第三供应电压电平中的每一者均为用于操作所述存储器装置的指定电压电平。
5.根据权利要求1所述的方法，其中所述第二供应电压电平在用于操作所述存储器装置的最小指定电压电平以下。
6.根据权利要求1所述的方法，其包含：
响应于比较所述测试数据确定所述存储器装置为可接受的还是不可接受的。
7.根据权利要求6所述的方法，其包含：
当比较所述测试数据产生有利结果时将所述存储器装置识别为可接受的；以及
当比较所述测试数据产生不利结果时将所述存储器装置识别为不可接受的。
8.根据权利要求1所述的方法，其中所述存储器装置为静态随机存取存储器(SRAM)装置。
9.一种用于测试存储器装置的方法，其包含：
将用于所述存储器装置的供应电压设定于指定供应电压；
响应于设定所述供应电压在所述指定供应电压下将测试数据写入到所述存储器装置；
响应于写入所述测试数据将用于所述存储器装置的所述供应电压减小到在最小指定供应电压以下的电压电平；
响应于减小所述供应电压而在不识别所述测试数据的情况下在所述最小指定供应电压以下的所述电压电平下从所述存储器装置存取所述测试数据，其中所述测试数据通过以下方式存取：在读取模式下仅接通字线与位线，而所述存储器装置不获知所述测试数据；
响应于读取所述测试数据将用于所述存储器装置的所述供应电压增加回到所述指定供应电压；
响应于增加所述供应电压在所述指定供应电压下从所述存储器装置读取所述测试数据；
响应于在所述最小指定供应电压下从所述存储器装置读取所述测试数据，将在所述指定供应电压下写入到所述存储器装置的所述测试数据与在所述指定供应电压下从所述存储器装置读取的所述测试数据进行比较。
10.根据权利要求9所述的方法，其包含：
响应于比较所述测试数据确定所述存储器装置为可接受的还是不可接受的。
11.根据权利要求10所述的方法，其包含：
当比较所述测试数据产生有利结果时将所述存储器装置识别为可接受的；以及
当比较所述测试数据产生不利结果时将所述存储器装置识别为不可接受的。
12.根据权利要求9所述的方法，其中所述存储器装置为静态随机存取存储器(SRAM)装置。
13.一种用于测试存储器装置的设备，其包含：
控制系统，其适用于执行下列活动：
将用于所述存储器装置的供应电压设定于第一供应电压电平；
响应于设定所述供应电压在所述第一供应电压电平下将测试数据写入到所述存储器装置；
响应于写入所述测试数据将用于所述存储器装置的所述供应电压减小到在所述第一供应电压电平以下的第二供应电压电平；
响应于减小所述供应电压而在不识别所述测试数据的情况下在所述第二供应电压电平下从所述存储器装置存取所述测试数据，其中所述测试数据通过以下方式存取：在读取模式下仅接通字线与位线，而所述存储器装置不获知所述测试数据；
响应于读取所述测试数据将用于所述存储器装置的所述供应电压增加到在所述第二供应电压电平以上的第三供应电压电平；
响应于增加所述供应电压在所述第三供应电压电平下从所述存储器装置读取所述测试数据；以及
响应于在所述第三供应电压电平下从所述存储器装置读取所述测试数据，将在所述第一供应电压电平下写入到所述存储器装置的所述测试数据与在所述第三供应电压电平下从所述存储器装置读取的所述测试数据进行比较。
14.根据权利要求13所述的设备，其中所述控制系统包含：
控制器，其与所述存储器装置分开且位于所述存储器装置外部。
15.根据权利要求13所述的设备，其中所述控制系统包含：
阵列内建式自我测试控制器，其与所述存储器装置成一体式且位于所述存储器装置内部。
16.根据权利要求13所述的设备，其中所述控制系统包含：
控制器，其与所述存储器装置分开且位于所述存储器装置外部；以及
阵列内建式自我测试(ABIST)控制器，其与所述存储器装置成一体式且位于所述存储器装置内部，
其中所述控制系统的一些活动由所述控制器执行，且所述控制系统的其它活动由所述ABIST控制器执行。
17.一种存储器装置，其包含：
存储器单元阵列，其适用于存储经写入到存储器单元的数据且提供从所述存储器单元读取的数据，
其中对所述存储器单元执行下列活动：
将用于所述存储器单元的供应电压设定于第一供应电压电平；
响应于设定所述供应电压在所述第一供应电压电平下将测试数据写入到所述存储器单元；
响应于写入所述测试数据将用于所述存储器单元的所述供应电压减小到在所述第一供应电压电平以下的第二供应电压电平；
响应于减小所述供应电压而在不识别所述测试数据的情况下在所述第二供应电压电平下从所述存储器单元存取所述测试数据，其中所述测试数据通过以下方式存取：在读取模式下仅接通字线与位线，而所述存储器装置不获知所述测试数据；
响应于读取所述测试数据将用于所述存储器单元的所述供应电压增加到在所述第二供应电压电平以上的第三供应电压电平；
响应于增加所述供应电压在所述第三供应电压电平下从所述存储器单元读取所述测试数据；以及
响应于在所述第三供应电压电平下从所述存储器单元读取所述测试数据，将在所述第一供应电压电平下写入到所述存储器单元的所述测试数据与在所述第三供应电压电平下从所述存储器单元读取的所述测试数据进行比较。
18.根据权利要求17所述的存储器装置，其包含：
阵列内建式自我测试控制器，其与所述存储器装置成一体式且位于所述存储器装置内部，适用于执行所述活动中的一者或一者以上。
19.根据权利要求17所述的存储器装置，其中所述存储器装置为静态随机存取存储器(SRAM)装置。
20.一种用于测试存储器装置的系统，其包含：
供应电压的源，其适用于将供应电压提供给所述存储器装置；
控制系统，其适用于：
将用于所述存储器装置的供应电压设定于第一供应电压电平；
响应于设定所述供应电压在所述第一供应电压电平下将测试数据写入到所述存储器装置；
响应于写入所述测试数据将用于所述存储器装置的所述供应电压减小到在所述第一供应电压电平以下的第二供应电压电平；
响应于减小所述供应电压而在不识别所述测试数据的情况下在所述第二供应电压电平下从所述存储器装置存取所述测试数据，其中所述测试数据通过以下方式存取：在读取模式下仅接通字线与位线，而所述存储器装置不获知所述测试数据；
响应于读取所述测试数据将用于所述存储器装置的所述供应电压增加到在所述第二供应电压电平以上的第三供应电压电平；
响应于增加所述供应电压在所述第三供应电压电平下从所述存储器装置读取所述测试数据；以及
响应于在所述第三供应电压电平下从所述存储器装置读取所述测试数据，将在所述第一供应电压电平下写入到所述存储器装置的所述测试数据与在所述第三供应电压电平下从所述存储器装置读取的所述测试数据进行比较。
21.根据权利要求20所述的系统，其中所述控制系统包含：
控制器，其与所述存储器装置分开且位于所述存储器装置外部。
22.根据权利要求20所述的系统，其中所述控制系统包含：
阵列内建式自我测试控制器，其与所述存储器装置成一体式且位于所述存储器装置内部。
23.根据权利要求20所述的系统，其中所述控制系统包含：
控制器，其与所述存储器装置分开且位于所述存储器装置外部；以及
阵列内建式自我测试(ABIST)控制器，其与所述存储器装置成一体式且位于所述存储器装置内部，
其中所述控制系统的一些活动由所述控制器执行，且所述控制系统的其它活动由所述ABIST控制器执行。
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