TWI404074B - 核心電源電壓之供應方法、記憶體陣列電路及積體電路 - Google Patents

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Description

核心電源電壓之供應方法、記憶體陣列電路及積體電路
本發明係關於核心(正)電源電壓(core positive voltage supply；CVDD)供應電路與方法，用以提供核心電源電壓CVDD至靜態隨機存取記憶體(SRAM)陣列(亦稱為SRAM陣列電路)中。SRAM陣列時常被嵌入在目前具有外掛式邏輯電路、巨集單元(例如處理器與數位訊號處理器(DSP))、類比前端或是其他電路的積體電路中。矽晶自動編輯器(silicon compilers)或是類似自動化設計工具通常被用來設計(specify)SRAM陣列。隨著半導體製程技術的發展，電路編譯工具越來越被廣泛使用，理論上使用此電路編譯工具生產的SRAM設計，都不需要重新設計而能夠在不同的製程中被重複使用和縮放(scalable)以便增強效能。傳統SRAM陣列和嵌入式SRAM陣列的核心電源電壓都需要一固定電壓，而這個參數也必然地限制電源電壓VDD中可允許的壓降，因而在電源電壓VDD最小值(即最小電源電壓VDD_min)上會設有一固定的限制。本發明係提供一種改良式電路及方法，用以有效地提供一個可重複使用和可縮放(scalable)的高效節能SRAM陣列，並能在提供足夠的靜態噪聲容限(SNM)給SRAM記憶胞的同時，進一步降低最小電源電壓VDD_min。
在積體電路中，功率消耗和電源管理是一個越來越重要的問題。隨著越來越多的電子裝置(例如可攜式裝置)被製造成由電池供電，因此減少功率消耗已經成為一個迫在眉睫的重要問題。
積體電路中也是需要儲存裝置(storage)的。許多積體電路都需要半永久儲存裝置來儲存各種資料，也越來越多積體電路使用內建(on-board)儲存裝置。SRAM或是SRAM陣列時常被嵌入在其他邏輯電路、處理器、手機電路或其他功能部件中，以便提供高度整合的單晶片解決方案，有時亦稱為系統單晶片或是SOICs。
設計方式(或技巧)通常會和允許使用軟體電路編譯工具(software circuit compilation tools)之積體電路的設計流程相結合，以便在特定的製程技術中提供嵌入式SRAM陣列。這些工具使得電路設計者不必重複建立常見且習知的元件。理想上，這些設計藉由尺寸縮減”shrinking”或製程比例縮放(processing scaling)亦可在其它製程技術中重覆使用。可縮放(scalable)和可重複使用(reusable)的電路設計能夠使得積體電路製造商可以在最小重工(ninimal rework)的情況之下，加快產品上市的時間(time to market)。
隨著半導體製程技術的進步，最小特徵尺寸也不斷地在縮減。舉例而言，從一開始的90奈米製程發展到65和45奈米，如今32奈米和28奈米製程已經接近商業化階段。隨著製程的持續微縮，積體電路中大部分電路的電源電壓(VDD)也跟著降低。因為使用最小的電源電壓不但能省電還能增加效率，所以對積體電路而言，最小電源電壓(VDD_min)這個參數是一個十分重要的效能測量值。隨著這個參數的降低，電池供電式應用產品中電路的效用(use)將可大大地提升。對積體電路而言，與日俱增的電池供電式且可攜式之應用是十分重要的，例如音樂播放器、手機、行動網路瀏覽器、PDA、行動電子郵件、膝上型電腦、筆記型電腦、行動電腦、GPS等等。
然而，在傳統SRAM陣列(例如使用SRAM編譯器生產的SRAM陣列)中，供應至記憶胞核心陣列的核心電源電壓CVDD具有一些規定，因而限制了降低最小電源電壓(VDD_min)可能性。舉例來說，在許多傳統SRAM設計中，核心電源電壓CVDD係被固定且限制在約1.2伏特。如果供應至核心陣列的核心電源電壓CVDD和供應至在SRAM記憶胞週邊並與SRAM記憶胞聯繫之邏輯電路的電源電壓VDD之間的壓差太大將會導致SRAM產生錯誤的動作。一般而言，核心電源電壓CVDD和電源電壓VDD間的電壓差(CVDD-VDD)之最大值必須維持在0.35伏特到0.5伏特之間或是更低的範圍內。這也表示最小電源電壓VDD_min不能被縮減而低於核心電源電壓CVDD太多。
第1圖係為一習知SRAM陣列(電路)10之簡化方塊圖。SRAM陣列係可為一個單獨的積體電路，更典型地說，在現今的應用產品中SRAM係可為一個編譯設計(compiled design)或是巨集設計(design macro)，例如與其它電路配合之積體電路上的嵌入式記憶體。SRAM陣列係用以提供一整合系統之靜態資料儲存。SRAM陣列是由許多列與行排列而成的複數儲存記憶胞組成的。對SRAM陣列進行定址(address)係用以致能(activate)一列字元線以便選擇某一列記憶胞，接著藉由一對位元線來存取與被致能列交錯的記憶胞。在第1圖中，解碼器11是用來決定哪一列記憶胞被致能以便進行一特定動作。主控制區塊15提供複數控制信號。準位移位器(level shifter)13係用以將每列字元線的解碼信號的準位從較低的電源電壓VDD增加到較高的核心電源電壓CVDD。緩衝器(或驅動器)19，從習知技術可知它可以是反向或非反向的，並且緩衝器19係用以驅動SRAM陣列中每列或每條字元線。第1圖中可以看到一個6個電晶體型式的SRAM記憶胞18，而記憶胞18係為組成一個SRAM陣列或子陣列之成千個記憶胞中之一者。選擇電路SEL係耦接互補式差動位元線BL和BLB，而互補式差動位元線BL和BLB通常一行一行地排列並且穿過SRAM陣列到讀寫區塊17中。由習知技術可知，當這個選擇電路SEL被使用時，複數靜態記憶體單元(SRAM cells)所構成的陣列將共用在複數記憶胞中之複數差動感側放大器(未顯示)來節省佈局(layout)空間。當字元線WL在高電位時，記憶胞18係藉由傳輸閘或存取電晶體(本圖指T1與T2)，耦接至互補式差動位元線BL和BLB上。在SRAM陣列中，記憶胞18通常在位元線與字元線的交集處儲存資料。記憶胞18係由核心電源電壓CVDD所供電，而核心電源電壓CVDD會高於電源電壓VDD所供電之最小電源電壓(VDD_min)。
6個電晶體型式的SRAM記憶胞(例如記憶胞18)，包括由4個電晶體所構成的栓鎖(latch)以及2個存取電晶體。這4個電晶體形成一對相互耦接之反相緩衝器，使得資料值一但被存入記憶胞中，反相緩衝器的運作有助於強化這個資料值，而存取電晶體則是能重寫並且改變儲存在記憶胞中的資料值。靜態隨機存取記憶體單元(SRAM cells)與動態隨機存取記憶體單元(DRAM cells)一樣會被排列成複數列和複數行，但是靜態隨機存取記憶胞的面積要比動態隨機存取記憶胞的面積還大。靜態隨機存取記憶胞與動態隨機存取記憶胞不同的是不需要刷新，只要電源電壓VDD供應核心電源電壓CVDD還存在，記憶胞中的緩衝器就會持續強化資料，這就是為什麼SRAM被稱作“靜態”隨機存取記憶體的原因了。電源消失資料就跟著消失這項特性，就某種意義上來說，靜態隨機存取記憶仍然是一種揮發性的儲存裝置。藉由將SRAM儲存體與外接式(off board)非揮發性儲存裝置或是快閃儲存裝置結合，現在的系統已經不需使用動態隨機存取記憶儲存裝置，以避免不斷地刷新。儘管永久性記憶體(例如快閃記憶體)常與靜態隨機存取記憶封裝在同一個IC中，以便提供記憶裝置同時具有SRAM陣列存取時間快的優點與快閃記憶體裝置之永久非揮發性記憶體的特點，但在某些系統中由電池作為備用電源的靜態隨機存取記憶體亦被當作非揮發性儲存裝置在使用。
第2圖詳細描述一個傳統6個電晶體型式的SRAM記憶胞18。如傳統一樣，電晶體P1、P2、M1與M2為PMOS和NMOS電晶體，其中電晶體P1和M1以及電晶體P2和M2分別構成一個反相器，而這兩個反相器交互耦合形成一個栓鎖式儲存記憶胞。當耦接至存取電晶體T1與T2之閘極的字元線WL在高電位時，存取電晶體T1與T2會導通並將互補式差動位元線BL和BLB耦接到儲存資料節點C和資料節點C/。
第3圖係用以描述第2圖中6電晶體式SRAM記憶胞之一典型讀取週期，互補式差動位元線BL和BLB會預先充電到大約等於電源電壓VDD。預充電完成後，當字元線WL上升到核心電源電壓CVDD時，記憶體存取週期開始動作。在此第一個圖解例中，核心電源電壓CVDD與電源電壓VDD的壓差維持在0.3伏特左右(核心電源電壓CVDD值為1.2伏特，最小電源電壓VDD_min大約維持在0.9伏特)。因為在讀取周期開始前資料節點C/為零電位，當存取閘T2將資料節點C/和位元線BLB耦接在一起時，由時序圖可以看出位元線BLB稍微地在放電，互補式差動位元線BL和BLB的電壓開始變得不一樣(spread apart)。電晶體P1、P2、N1和N2為一定尺寸，所以在兩條互補式差動位元線之間逐漸產生差動位元線電壓。由記憶體電路技術得知，此差動電壓可以經由耦接至此對差動位元線之差動感測放大器(沒有顯示)被感測和放大，並且感測放大器的讀取資料接著從SRAM陣列輸出。
第3圖中表示在讀取週期中SRAM記憶胞的正確運作時序圖。第3圖中，即使電路在讀取儲存資料時造成位元線電壓值的改變，但資料節點C和C/在整個時序圖中仍然維持它們的電壓值。第3圖中，核心電源電壓CVDD和電源電壓VDD之間的偏移電壓保持在一個低電位，大約為0.3伏特。這代表著當核心電源電壓CVDD固定時，最小電源電壓VDD_min不能被縮減。
第4圖中的時序圖用以說明當電源電壓VDD低於核心電源電壓CVDD太多時，可能發生的錯誤運作。第4圖中，互補式差動位元線BL和BLB充電到電位比較低的電源電壓VDD。在此圖中，核心電源電壓CVDD和電源電壓VDD之間的偏移電壓大約為0.5伏特。一開始，資料節點C為高電位而另一個資料節點C/為低電位。如前所述，字元線WL的電壓會再度上升到核心電源電壓CVDD來開始記憶體讀取週期動作。
然而在這個例子中，位元線上被降低的電源電壓VDD會對SRAM記憶胞的運作產生負面的影響。資料節點C和C/的電壓值不但沒有維持反而開始“翻轉”(flip)。造成此“位元轉換”(bit flip)是因為低電位的位元線或電源電壓VDD干擾了SRAM記憶胞中交互耦合閂鎖器的儲存值。資料已經被改變了。
一個SRAM陣列正常運作時，要有足夠的靜態噪聲容限(SNM)來避免資料錯誤。為了維持適當的靜態噪聲容限，大部分傳統的傳統的SRAM陣列會將電源電壓VDD或最小電源電壓(VDD_min)限制為核心電源電壓CVDD在一特定範圍之電壓變量，通常電源電壓VDD或最小電源電壓(VDD_min)會固定於一特定電壓之上。因此，如果核心電源電壓CVDD維持在1.2伏特，電源電壓VDD就要保持在大約0.8伏特到0.9伏特之間(或更高)。SRAM陣列中，在想要降低最小電源電壓(VDD_min)的同時，還必須要考慮電源電壓VDD是否在足夠的電位以維持適當的靜態噪聲容限(SNM)。有些習知技術的方法是將最小電源電壓(VDD_min)和核心電源電壓CVDD皆固定在一個單一電壓。然而，這些已知的方法卻會阻礙將最小電源電壓(VDD_min)進一步調降至用以節省電源的理想電位。此外，可重複使用的縮放(scalable)設計現今已實施在典型的積體電路設計方法中，特別是當使用軟體工具(例如電路編譯器)以及縮小最小特徵尺寸的趨勢下，建議在更小的半導體製程技術中，核心電源電壓CVDD和電源電壓VDD之間的電壓差，應該要能增大或縮小。當使用更先進的半導體製程時，通常都會改良電路性能，而習知技術方法在設計尺寸縮減“shrinks”時，卻無法利用到縮放(scaling)這項優點。
為了使SRAM陣列能穩健地運作，改良核心電源電壓CVDD和電源電壓VDD供應電路及方法的需求不斷存在著，目的是要允許改良後的最小電源電壓(VDD_min)能使SRAM陣列有足夠的靜態噪音容限，並且設計出可縮放(scalable)和可重複使用性的SRAM陣列電路。
本發明實施例係提供一種適應性的核心電源電壓之供應電路，用以提供核心電源電壓至SRAM陣列，並同時能可解決習知技術的問題。
於本發明之一實施例中，核心電源電壓之供應電路係包括一能帶隙參考電壓電路，用以供應一對固定的參考電壓；一參考電壓產生器，用以輸出一參考電壓，其中參考電壓係隨著一電源電壓與一既定偏移電壓相加總的電壓變化；一電壓隨耦器，用以供應一核心電源電壓至記憶胞陣列和複數字元線驅動器。電壓隨耦器與參考電壓產生器則用以提供追隨參考電壓(電源電壓加上偏移電壓)變化之核心電源電壓，直到核心電源電壓到達一最大核心電源電壓；之後若電源電壓繼續上升，核心電源電壓則仍舊維持在最大核心電源電壓。
於本發明之另一實施例中，核心電源電壓之供應電路中之參考電壓產生器為一分壓器。
於本發明之另一實施例中，核心電源電壓供應電路之電源電壓是可變動的，並且電源電壓約在0.6伏特到1.2伏特的範圍內。於其它實施例中，供應至記憶胞陣列的最大核心電源電壓為1.2伏特。
於本發明之核心電源電壓的供應方法之一實施例中，核心電源電壓會追隨電源電壓與偏移電壓之加總電壓，直到核心電源電壓到達一最大核心電源電壓。於核心電源電壓的供應方法之另一實施例中，核心電源電壓會追隨電源電壓與偏移電壓之加總電壓，直到核心電源電壓到達一最大核心電源電壓，接著，核心電源電壓則維持在電壓最大值。於核心電源電壓的供應方法之另一實施例中，最大核心電源電壓為1.2伏特。
本發明之另一實施例為一積體電路，其具有SRAM陣列，而核心電源電壓則用以供電至SRAM陣列中的記憶胞與字元線驅動器。核心電源電壓會追隨參考電壓(電源電壓加上偏移電壓)，直到核心電源電壓到達一最大核心電源電壓；之後若電源電壓繼續上升，核心電源電壓則仍舊維持在最大核心電源電壓。於某些實施例中，積體電路中的電源電壓為0.6伏特，偏移電壓為0.35伏特。
為了讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖示，作詳細說明如下：
以下將詳細說明有關本較佳實施例的製造和使用方式。本發明提供許多可實施的發明概念，可廣泛的在特定背景下實施；因此以下所述的特定實施例，並非用以限定本發明範圍。
第5圖係為SRAM陣列電路(或SRAM電路)50中雙軌式(dual rail)核心電源電壓CVDD的供應電路之電路圖，其中核心電源電壓CVDD係追隨著電源電壓VDD變化。如第5圖所示，外部電源電壓VDDPST為1.8伏特。電源電壓VDD係使用在各種邏輯電路中，例如靜態隨機記憶體邏輯電路(SRAM logic)37，並且電源電壓VDD盡可能越低愈好。在實施例中，電源電壓VDD係標示在0.6伏特到1.2伏特的範圍內。未來的製程節點(future process nodes)係可能操作在更低的電源電壓VDD之下。能帶隙參考電壓電路(bandgap reference circuit；BGR)33耦接至啟動電路31，用以供應兩個電壓至參考電壓產生器35。在此實施例中，這兩個電壓分別為1.2伏特和0.6伏特，但其他電壓也是可使用的。
於第5圖中，劃虛線的電路50係表示這個電路可能是一個積體電路，或是積體電路(例如嵌入式SRAM設計)的一個巨集或部分。此外，可供選擇的處理器52以虛線表示它是可有可無的，而其他的邏輯電路例如類比電路、無線電收發器電路、數位訊號處理器(DSP)、精簡指令集運算(RISC)，或是微處理器電路都可以跟SRAM陣列一起使用以便構成一個系統積體電路。前述這些變化型式的所有實施例，均視為發明的一部分，並落在本案所附專利保護範圍內。
參考電壓產生器35輸出參考電壓VRef，並且參考電壓VRef約等於電源電壓VDD加上偏移電壓α。參考電壓VRef接著會被輸出至運算放大器47，而運算放大器47則與回授電晶體49組成一電壓隨耦器，用以輸出核心電源電壓CVDD。核心電源電壓CVDD亦會被回授到運算放大器47使得電壓隨耦器能完整的運作。電壓隨耦器會改變電壓隨耦器其輸出電壓(即核心電源電壓CVDD)使它與其輸入電壓(即參考電壓VRef)相等。因此核心電源電壓CVDD會追隨參考電壓VRef變化，也就是追隨電源電壓VDD加上偏移電壓α變化。
核心電源電壓CVDD係供應至記憶胞陣列41和字元線驅動器43。舉例而言，記憶胞陣列41包括複數靜態隨機存取記憶胞(例如第1圖中所示的6個電晶體型式的記憶胞18)。預充電電路39係用以接收電源電壓VDD。
第6圖描述參考電壓產生器35之一實施例。如第6圖中所示，分壓器耦接電源電壓VDD、1.2伏特之電源電壓與0.6伏特的電壓，其中1.2伏特之電源電壓係為參考電壓產生器35所能輸出之電壓(即參考電壓)VRef之最大值。參考電壓產生器35所輸出的電壓(參考電壓)VRef會追隨電源電壓VDD加上偏移電壓α變化，直到所輸出的電壓(參考電壓)VRef達到電壓最大值(即最大核心電源電壓1.2伏特)為止。因此，電壓隨耦器所輸出的核心電源電壓CVDD會追隨電源電壓VDD加上偏移電壓α變化，直到核心電源電壓CVDD到達最大核心電源電壓，同時電源電壓VDD上偏移電壓α的電壓將比最大核心電源電壓低。在不同製程中，偏移電壓α可藉由調整參考電壓產生器35中的電阻值，以及能帶隙參考電壓電路33供應至參考電壓產生器35的電壓值來改變。
偏移電壓α的選擇是一種設計選擇(design choice)，並且可依照不同的製程技術來做改變。第7圖係為核心電源電壓CVDD和電源電壓VDD之間所限制的最大偏移電壓(表示偏移電壓α不能超過此限制電壓)與目前製程技術中所使用的最小特徵尺寸(65、45和32奈米製程)間之對應關係。如圖所示，在最小特徵尺寸比較大的製程技術中可選擇較大的偏移電壓α。偏移電壓α會隨著製程技術的進步而跟著降低，這將進一步限制必須根據一固定的核心電源電壓CVDD來設定一固定的最小電源電壓(VDD_min)之習知技術。對使用習知技術的方法而言，最小電源電壓(VDD_min)必須維持在一個不希望得到的相對高電位。
與習知技術方法不同的是，本實施例可允許核心電源電壓CVDD追隨具有一適當的偏移電壓α的電源電壓VDD變化。因為核心電源電壓CVDD隨著電源電壓VDD的降低而降低，因此當使用較低電位的最小電源電壓(VDD_min)時，SRAM陣列在運作時仍可維持所須的靜態噪聲容限(SNM)。
第8圖係為第5圖和第6圖實施例電路(尺寸為45奈米製程)中的模擬核心電源電壓CVDD和實際測量的核心電源電壓CVDD，以及電源電壓VDD的對照圖。利用不同製程邊界模擬(process corner simulations)，偏移電壓α的值係可為350毫伏特。當電源電壓VDD上升時，核心電源電壓CVDD維持在電源電壓VDD加上偏移電壓α，直到核心電源電壓CVDD到達電壓最大值(即最大核心電源電壓1.2伏特)，之後若電源電壓VDD繼續上升，核心電源電壓CVDD則仍舊維持在1.2伏特。由此圖可看出，使用本發明中之雙軌(dual-rail)式核心電源電壓的供應電路，將可允許(最小電源電壓VDD_min)的電壓值為0.64伏特。此電源電壓VDD的電壓值比任何使用習知技術方法所得到的電源電壓VDD還要來的低。此外，隨著半導體製程的發展，只要核心電源電壓CVDD能正確地追隨電源電壓VDD，藉由改變偏移電壓α的值，可輕易地改變(scale)核心電源電壓CVDD，最小電源電壓(VDD_min)就能保持在理想的電位，並且維持SRAM陣列中的靜態噪聲容限(SNM)。
第9圖為描述使用第5圖和第6圖中利用4個45奈米測試晶圓所製造的實施例電路所獲得的效益之客觀測量。如第9圖所示，4個測試晶圓A、B、C和D中之每一者皆具有本發明實施例中之SRAM陣列以及習知使用(w/o dual rail)固定式最小電源電壓(VDD_min)約為0.93伏特之核心電源電壓CVDD電路。若使用本發明的實施例，最小電源電壓(VDD_min)則可降低至0.64伏特。此外，本發明實施例的最小電源電壓(VDD_min)的標準差約為29毫伏特。相較之下，習知技術的最小電源電壓(VDD_min)平均值約為0.93伏特，並且在其中一個測試晶圓的最小電源電壓(VDD_min)的標準差竟高達43毫伏特。因此，本發明的實施例確實在操作上帶來明顯的的效益，亦提供可縮放(scaling)的好處並能使用在新一代製程所製造之使用SRAM電路中。同時本發明之實施例在實際操作時，也能維持理想的最小電源電壓(VDD_min)以及降低其偏差值。
本發明實施例包括一具有適應性的記憶體核心電源電壓的供應電路，用以提供核心電源電壓CVDD至SRAM陣列，而核心電源電壓CVDD和電源電壓VDD之間存在著一既定的偏移電壓α，並且核心電源電壓CVDD追隨電源電壓VDD變化。核心電源電壓CVDD供應電路並同時能保持適當的電壓，使SRAM能有穩定的性能和靜態噪聲容限(SNM)。本實施例係可使用在單獨的SRAM電路、陣列或SRAM積體電路中；或使用在部分的嵌入式SRAM設計或SRAM編譯器設計中。因為核心電源電壓CVDD會追隨電源電壓VDD，本發明之適應性的核心電源電壓CVDD供應電路會具有比習知技術還理想的最小電源電壓(VDD_min)。偏移電壓α可依照半導體製程的發展來做調整，並且能讓整個設計在不需要重工(rework)下，就能輕易地改變(scaling)核心電源電壓CVDD。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟知技藝者，在不脫離本發明之精神和範圍內，當可作些許更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10．．．SRAM電路
CVDD．．．核心電源電壓
VDD．．．電源電壓
11．．．解碼器
13．．．準位移位器
15．．．主控制區塊
17．．．讀寫區塊
18．．．靜態隨機記憶體記憶胞
19．．．緩衝器
P1．．．第一P型金氧半電晶體
P2．．．第二P型金氧半電晶體
M1．．．第一N型金氧半電晶體
M2．．．第二N型金氧半電晶體
T1．．．第一存取電晶體
T2．．．第二存取電晶體
C、C/．．．資料節點
WL．．．字元線
BL、BLB．．．互補式差動位元線
SEL．．．選擇電路
31．．．啟動電路
33．．．能帶隙參考電壓電路
35．．．參考電壓產生器
37．．．靜態隨機存取記憶體邏輯電路
39．．．預充電電路
41．．．記憶胞陣列
43．．．字元線驅動器
47．．．運算放大器
49．．．回授電晶體
50．．．靜態隨機存取記憶體陣列電路
52．．．處理器
VDDPST．．．外部電源電壓
VRef．．．參考電壓
α．．．偏移電壓
R1．．．第一電阻
R2．．．第二電阻
第1圖所示為一習知SRAM電路之簡化方塊圖。
第2圖所示為一習知SRAM記憶胞之簡化電路圖。
第3圖所示為一習知SRAM記憶胞之讀取周期運作時序圖。
第4圖所示為一習知SRAM記憶胞之錯誤讀取周期運作時序圖。
第5圖所示為本發明核心電源電壓之供應電路之一實施例。
第6圖所示為第5圖中參考電壓產生器之簡化電路圖。
第7圖所示為核心電源電壓與電源電壓之間所限制的偏移電壓以及目前所使用的半導體製程技術之對照圖。
第8圖所示為本發明實施例中模擬和實際測量的核心電源電壓與電源電壓之對照圖。
第9圖所示為在習知技術與本發明實施例中，4個具有SRAM陣列的測試晶圓所產生之不同的最小電源電壓之標準差(standard deviation)。
31．．．啟動電路
33．．．能帶隙參考電壓電路
35．．．參考電壓產生器
37．．．靜態隨機存取記憶體邏輯電路
39．．．預充電電路
41．．．記憶胞陣列
43．．．字元線驅動器
47．．．運算放大器
49．．．回授電晶體
50．．．靜態隨機存取記憶體陣列電路
52．．．處理器
VDDPST．．．外部電源電壓
VRef．．．參考電壓
α．．．偏移電壓
VDD．．．電源電壓
CVDD．．．核心電源電壓

Claims (30)

  1. 一種核心電源電壓的供應方法，適用於一記憶胞陣列，上述供應方法包括：接收一電源電壓；決定出一偏移電壓，其中上述偏移電壓係為上述電源電壓與上述核心電源電壓間之一最小電壓差；決定出一最大核心電源電壓；產生相等於上述偏移電壓與上述電源電壓之加總的一參考電壓；以及當上述核心電源電壓小於上述最大核心電源電壓時，輸出隨著上述參考電壓變動的上述核心電源電壓，而當上述核心電源電壓不小於上述最大核心電源電壓時，則輸出相等於上述最大核心電源電壓的上述核心電源電壓。
  2. 如申請專利範圍第1項所述之核心電源電壓的供應方法，其中上述電源電壓小於上述核心電源電壓。
  3. 如申請專利範圍第1項所述之核心電源電壓的供應方法，其中上述記憶胞陣列包括複數靜態隨機存取記憶胞。
  4. 如申請專利範圍第3項所述之核心電源電壓的供應方法，更包括耦接上述核心電源電壓至包括上述靜態隨機存取記憶胞之上述記憶胞陣列。
  5. 如申請專利範圍第4項所述之核心電源電壓的供應方法，更包括藉由上述核心電源電壓驅動上述靜態隨機存取記憶胞之複數字元線。
  6. 如申請專利範圍第5項所述之核心電源電壓的供應方法，更包括耦接上述電源電壓，用以對上述靜態隨機存取記憶胞之複數位元線進行預充電。
  7. 如申請專利範圍第6項所述之核心電源電壓的供應方法，其中上述電源電壓係被降低至一最小電源電壓。
  8. 如申請專利範圍第1項所述之核心電源電壓的供應方法，其中產生上述參考電壓的步驟包括：將上述最大核心電源電壓供應至一分壓器；以及將上述電源電壓供應至上述分壓器，使得上述分壓器輸出相等於上述偏移電壓與上述電源電壓之加總的上述參考電壓，直到上述參考電壓到達上述最大核心電源電壓。
  9. 如申請專利範圍第1項所述之核心電源電壓的供應方法，其中輸出上述核心電源電壓的步驟更包括耦接上述參考電壓至一電壓隨耦器，其中上述電壓隨耦器以上述核心電源電壓作為輸出。
  10. 如申請專利範圍第8項所述之核心電源電壓的供應方法，其中產生上述參考電壓的步驟，更包括耦接上述分壓器至一能帶隙參考電壓電路。
  11. 一種記憶體陣列電路，具有隨著一電源電壓變化之一核心電源電壓，上述記憶體陣列電路包括：一記憶胞陣列，包括由上述核心電源電壓所供電之複數靜態隨機存取記憶胞，並且複數靜態隨機存取記憶胞被排列成複數行與複數列；複數字元線，對應於複數列的靜態隨機存取記憶胞，並且耦接至由上述核心電源電壓所供電之複數驅動器；複數位元線，對應於上述行的靜態隨機存取記憶胞，耦接至由上述電源電壓所供電之一預充電電路；一電壓產生電路，用以根據一參考電壓，產生上述核心電源電壓；以及一參考電壓產生器，由一最大核心電源電壓所供電，並接收上述電源電壓，用以產生上述參考電壓，其中上述核心電源電壓會隨著上述參考電壓的變動而改變，直到上述核心電源電壓相等於上述最大核心電源電壓，並且上述參考電壓為上述電源電壓與一既定偏移電壓之加總。
  12. 如申請專利範圍第11項所述之記憶體陣列電路，其中上述電壓產生電路包括一電壓隨耦器，以上述參考電壓作為輸入，用以輸出上述核心電源電壓。
  13. 如申請專利範圍第11項所述之記憶體陣列電路，其中上述靜態隨機存取記憶胞係為六電晶體式之記憶胞。
  14. 如申請專利範圍第11項所述之記憶體陣列電路，其中上述參考電壓產生器係為一分壓器，用以輸出上述電源電壓與上述既定偏移電壓相加總的電壓和上述最大核心電源電壓兩者中較小之一者。
  15. 如申請專利範圍第11項所述之記憶體陣列電路，其中上述電源電壓係被降低至一最小電源電壓。
  16. 如申請專利範圍第11項所述之記憶體陣列電路，其中上述既定偏移電壓係由一半導體製程節點參數所決定。
  17. 如申請專利範圍第11項所述之記憶體陣列電路，更包括一能帶隙參考電壓電路，耦接至上述參考電壓產生器，用以提供上述最大核心電源電壓。
  18. 如申請專利範圍第11項所述之記憶體陣列電路，其中上述既定偏移電壓係小於0.5伏特。
  19. 如申請專利範圍第11項所述之記憶體陣列電路，其中上述既定偏移電壓係小於0.4伏特。
  20. 如申請專利範圍第11項所述之記憶體陣列電路，其中上述最大核心電源電壓大抵上係為1.2伏特。
  21. 一種積體電路，包括：一靜態隨機存取記憶體邏輯電路，由一電源電壓所供電；以及一靜態隨機存取記憶體陣列電路，耦接上述靜態隨機存取記憶體邏輯電路，並具有高於上述電源電壓之一核心電源電壓，上述靜態隨機存取記憶體陣列電路陣列包括：一記憶胞陣列，包括由上述核心電源電壓所供電之複數靜態隨機存取記憶胞，並且上述靜態隨機存取記憶胞被排成複數行與複數列；複數字元線，對應於上述列的靜態隨機存取記憶胞，並且耦接至由上述核心電源電壓所供電之複數驅動器；複數位元線，對應於上述行的靜態隨機存取記憶胞，耦接至由上述電源電壓所供電之一預充電電路；一電壓產生電路，用以根據一參考電壓，產生上述核心電源電壓；以及一參考電壓產生器，由一最大核心電源電壓所供電，並接收上述電源電壓，用以產生上述參考電壓，其中上述核心電源電壓會隨著上述參考電壓的變動而改變，直到上述核心電源電壓相等於上述最大核心電源電壓，並且上述參考電壓為上述電源電壓與一既定偏移電壓之加總。
  22. 如申請專利範圍第21項所述之積體電路，其中上述電壓產生電路包括一電壓隨耦器，以上述參考電壓作為輸入，用以輸出上述核心電源電壓。
  23. 如申請專利範圍第21項所述之積體電路，其中上述靜態隨機存取記憶胞係為六電晶體式之記憶胞。
  24. 如申請專利範圍第21項所述之積體電路，其中上述參考電壓產生器係為一分壓器，用以輸出上述電源電壓與上述既定偏移電壓相加總的電壓和上述最大核心電源電壓兩者中較小之一者。
  25. 如申請專利範圍第21項所述之積體電路，其中上述電源電壓係被降低至一最小電源電壓。
  26. 如申請專利範圍第21項所述之積體電路，其中上述既定偏移電壓係由一半導體製程節點參數所決定。
  27. 如申請專利範圍第21項所述之積體電路，更包括一能帶隙參考電壓電路，耦接至上述參考電壓產生器，用以提供上述最大核心電源電壓。
  28. 如申請專利範圍第21項所述之積體電路，其中上述既定偏移電壓係小於0.5伏特。
  29. 如申請專利範圍第21項所述之積體電路，其中上述靜態隨機存取記憶體邏輯電路更包括一處理器。
  30. 如申請專利範圍第29項所述之積體電路，其中上述處理器係為一數位信號處理器。
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