JPH11120787A - 自己修理回路を用い、且つ記憶位置を永久に不能としてメモリ動作を検査する方法 - Google Patents
自己修理回路を用い、且つ記憶位置を永久に不能としてメモリ動作を検査する方法Info
- Publication number
- JPH11120787A JPH11120787A JP10140571A JP14057198A JPH11120787A JP H11120787 A JPH11120787 A JP H11120787A JP 10140571 A JP10140571 A JP 10140571A JP 14057198 A JP14057198 A JP 14057198A JP H11120787 A JPH11120787 A JP H11120787A
- Authority
- JP
- Japan
- Prior art keywords
- row
- column
- self
- memory
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 title claims abstract description 132
- 238000012360 testing method Methods 0.000 title claims abstract description 60
- 238000000034 method Methods 0.000 title claims description 51
- 230000008439 repair process Effects 0.000 title abstract description 17
- 230000008569 process Effects 0.000 claims description 11
- 230000004044 response Effects 0.000 claims description 11
- 238000007664 blowing Methods 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 3
- 238000010998 test method Methods 0.000 claims description 3
- 230000007257 malfunction Effects 0.000 abstract description 21
- 238000012545 processing Methods 0.000 abstract description 4
- 238000012937 correction Methods 0.000 description 26
- 238000007689 inspection Methods 0.000 description 24
- 230000002950 deficient Effects 0.000 description 14
- 230000004048 modification Effects 0.000 description 12
- 238000012986 modification Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 8
- 238000001514 detection method Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 4
- 230000007246 mechanism Effects 0.000 description 4
- 230000014759 maintenance of location Effects 0.000 description 3
- 238000011990 functional testing Methods 0.000 description 2
- 238000009877 rendering Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 238000012805 post-processing Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/72—Masking faults in memories by using spares or by reconfiguring with optimized replacement algorithms
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/44—Indication or identification of errors, e.g. for repair
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C2029/0405—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals comprising complete test loop
Abstract
(57)【要約】 （修正有）
【課題】 指定された最悪の条件下でのみ発生し得る誤
動作を、ハード的な機能不良へと変換するメモリ素子検
査方法を与える。 【解決手段】 これらのメモリ位置は、後に内蔵自己検
査（ＢＩＳＴ）回路および内蔵自己修理（ＢＩＳＲ）回
路によって検査および修理が行われる。まず、予備の行
位置および列位置を含むメモリアレイに対して一連の検
査を行う。動作不良を起こしていると判断される行位置
および列位置は、利用できる予備の行および列の個数と
一緒に収集される。予備のメモリ位置が十分にある場
合、誤動作する行と列は、対応するフューズ接続の各々
を溶断することにより永久に使用不能とする。以降、こ
れらのメモリ位置へのアクセスは、ＢＩＳＲ回路によ
り、リダイレクトされる。
動作を、ハード的な機能不良へと変換するメモリ素子検
査方法を与える。 【解決手段】 これらのメモリ位置は、後に内蔵自己検
査（ＢＩＳＴ）回路および内蔵自己修理（ＢＩＳＲ）回
路によって検査および修理が行われる。まず、予備の行
位置および列位置を含むメモリアレイに対して一連の検
査を行う。動作不良を起こしていると判断される行位置
および列位置は、利用できる予備の行および列の個数と
一緒に収集される。予備のメモリ位置が十分にある場
合、誤動作する行と列は、対応するフューズ接続の各々
を溶断することにより永久に使用不能とする。以降、こ
れらのメモリ位置へのアクセスは、ＢＩＳＲ回路によ
り、リダイレクトされる。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタル電子メモ
リ素子の分野に関し、さらに詳細には製造過程において
これらの素子類を検査する方法に関する。
リ素子の分野に関し、さらに詳細には製造過程において
これらの素子類を検査する方法に関する。
【０００２】
【従来の技術】メモリチップの製造業者にとって、メモ
リの機能を製造現場で検査するのが通例である。これら
のチップが検査及び認証されユーザへの販売に向けて出
荷されてしまうと、ユーザは、自分のシステムが正しく
機能することについては、チップの信頼性に頼るのが一
般的である。メモリアレイ回路チップの内部のメモリセ
ルの密度および線幅がますます小さくなるに伴い（現在
は、０．５ミクロン未満である）、この信頼性を達成す
ることは一層困難になる。そこで、メモリ素子の製造業
者にとっての課題の１つは、動作不良部品による歩留ま
り低下を起こすこと無く、メモリ容量を増やすことであ
る。
リの機能を製造現場で検査するのが通例である。これら
のチップが検査及び認証されユーザへの販売に向けて出
荷されてしまうと、ユーザは、自分のシステムが正しく
機能することについては、チップの信頼性に頼るのが一
般的である。メモリアレイ回路チップの内部のメモリセ
ルの密度および線幅がますます小さくなるに伴い（現在
は、０．５ミクロン未満である）、この信頼性を達成す
ることは一層困難になる。そこで、メモリ素子の製造業
者にとっての課題の１つは、動作不良部品による歩留ま
り低下を起こすこと無く、メモリ容量を増やすことであ
る。
【０００３】メモリチップは、出荷される前に、メモリ
アレイ内部の各メモリセルが正しく動作することを確認
する検査を受けるのが一般的である。この検査は、製造
上の欠陥や劣化不良のために、チップ内部のメモリセル
の大部分が不良となることが少なくないので、ルーチン
的に行われる。
アレイ内部の各メモリセルが正しく動作することを確認
する検査を受けるのが一般的である。この検査は、製造
上の欠陥や劣化不良のために、チップ内部のメモリセル
の大部分が不良となることが少なくないので、ルーチン
的に行われる。
【０００４】チップメモリは、かつて、チップ外のメモ
リ検査装置、即ち製造現場の自動検査装置（ＡＴＥ）を
用いて検査されていた。チップが一旦出荷されてしまう
と、この検査方法はユーザには利用できないので、ユー
ザ側で、不良のメモリセルを見つけ出すのは困難とな
る。ユーザが検査装置を利用できたとしても、現地修理
は、費用と時間が掛かり非現実的である。
リ検査装置、即ち製造現場の自動検査装置（ＡＴＥ）を
用いて検査されていた。チップが一旦出荷されてしまう
と、この検査方法はユーザには利用できないので、ユー
ザ側で、不良のメモリセルを見つけ出すのは困難とな
る。ユーザが検査装置を利用できたとしても、現地修理
は、費用と時間が掛かり非現実的である。
【０００５】現地修理の複雑さ故に、内蔵自己検査（Ｂ
ＩＳＴ＝built-in self test）および内蔵自己修理（Ｂ
ＩＳＲ＝built-in self repair）の回路を備えたメモリ
チップもある。本明細書では、「BIST」なる用語は、実
際の検査を指し、一方「ＢＩＳＴユニット」および「Ｂ
ＩＳＴ回路」は、内蔵自己検査（ＢＩＳＴ）を行う回路
を指す。同様に、「ＢＩＳＲ」は、内蔵自己修理の処理
を指し、「ＢＩＳＲユニット」および「ＢＩＳＲ回路」
は、内蔵自己修理を行う回路を指す。ＢＩＳＴは、チッ
プへの電源投入時（または起動時）に種々のパタンをメ
モリに対して読み書きし、不良メモリセルを決定するこ
とにより作用する。不良なセルが存在する場合、ＢＩＳ
Ｒ回路は、メモリアレイ内において、その不良なセルを
含む行または列を予備の行または列に割り当て直す。し
たがって、このチップは、仮にすべてのセルが動作する
わけでは無い場合でも、機能を果たすことができる。シ
ステムに電源が投入される度に、ＢＩＳＴおよびＢＩＳ
Ｒが行われるので、システムの次の起動までの間に発生
する潜在的な故障も現場で発見することができる。
ＩＳＴ＝built-in self test）および内蔵自己修理（Ｂ
ＩＳＲ＝built-in self repair）の回路を備えたメモリ
チップもある。本明細書では、「BIST」なる用語は、実
際の検査を指し、一方「ＢＩＳＴユニット」および「Ｂ
ＩＳＴ回路」は、内蔵自己検査（ＢＩＳＴ）を行う回路
を指す。同様に、「ＢＩＳＲ」は、内蔵自己修理の処理
を指し、「ＢＩＳＲユニット」および「ＢＩＳＲ回路」
は、内蔵自己修理を行う回路を指す。ＢＩＳＴは、チッ
プへの電源投入時（または起動時）に種々のパタンをメ
モリに対して読み書きし、不良メモリセルを決定するこ
とにより作用する。不良なセルが存在する場合、ＢＩＳ
Ｒ回路は、メモリアレイ内において、その不良なセルを
含む行または列を予備の行または列に割り当て直す。し
たがって、このチップは、仮にすべてのセルが動作する
わけでは無い場合でも、機能を果たすことができる。シ
ステムに電源が投入される度に、ＢＩＳＴおよびＢＩＳ
Ｒが行われるので、システムの次の起動までの間に発生
する潜在的な故障も現場で発見することができる。
【０００６】ＢＩＳＴおよびＢＩＳＲは、そのメモリ素
子を含むシステムが起動される時に現れる動作条件で行
われるので、この検査では、悪条件で誤動作しやすいメ
モリセルを特定できない可能性もある。例えば、ダイナ
ミックメモリのセルのリフレッシュ間隔は温度と密接な
関係があり、必要とされるセルのリフレッシュ間隔は、
温度の増加とともに短縮される。ＢＩＳＴおよびＢＩＳ
Ｒにおいては、起動時にリフレッシュ間隔検査を行って
もよいが、その時点でのシステムの温度は、誤動作を誘
発するには不十分である可能性がある。しかし、その
後、メモリセルが１つでも誤動作を起こす点にまで、シ
ステムの温度が上昇する場合もある。 システム起動時
にＢＩＳＴおよびＢＩＳＲが既に行われているので、Ｂ
ＩＳＲでは、それらのセルへのアクセスを予備のセルに
切り替えられず、破局的なシステムエラーを招く恐れが
ある。
子を含むシステムが起動される時に現れる動作条件で行
われるので、この検査では、悪条件で誤動作しやすいメ
モリセルを特定できない可能性もある。例えば、ダイナ
ミックメモリのセルのリフレッシュ間隔は温度と密接な
関係があり、必要とされるセルのリフレッシュ間隔は、
温度の増加とともに短縮される。ＢＩＳＴおよびＢＩＳ
Ｒにおいては、起動時にリフレッシュ間隔検査を行って
もよいが、その時点でのシステムの温度は、誤動作を誘
発するには不十分である可能性がある。しかし、その
後、メモリセルが１つでも誤動作を起こす点にまで、シ
ステムの温度が上昇する場合もある。 システム起動時
にＢＩＳＴおよびＢＩＳＲが既に行われているので、Ｂ
ＩＳＲでは、それらのセルへのアクセスを予備のセルに
切り替えられず、破局的なシステムエラーを招く恐れが
ある。
【０００７】
【発明が解決しようとする課題】したがって、利用者側
で故障を動的に検出及び修理する能力を依然として維持
しながら、悪条件の下で誤動作を起こしやすいメモリ位
置を特定して使用不能とする検査方法を提供することが
望ましい。
で故障を動的に検出及び修理する能力を依然として維持
しながら、悪条件の下で誤動作を起こしやすいメモリ位
置を特定して使用不能とする検査方法を提供することが
望ましい。
【０００８】
【課題を解決するための手段】先に概要を述べた課題
は、本発明による検査方法により大部分解決される。一
の実施例においては、指定された最悪の場合の条件下で
しか発生し得ない誤動作をハード的な機能不良に変換す
るようなメモリ素子のための検査方法が与えられる。誤
動作を起こすメモリ位置は、後に内蔵自己検査（ＢＩＳ
Ｔ）回路および内蔵自己修理（ＢＩＳＲ）回路によって
検査および再割り当て(remap) が行われる。まず、予備
の(redundant) 行位置および列位置を含むメモリアレイ
に対して一連の検査を行う。この一連の検査は、一般
に、誤動作を最も誘発しそうな条件下で行う。動作不良
を起こしていると判断される行位置および列位置は、利
用できる予備の行および列の個数と共に、メモリ素子を
走査して収集される。予備のメモリ位置が十分にある場
合、誤動作する行と列は、対応するフューズ接続の各々
を溶断することにより、永久に使用不能とされる(be di
sabled) 。次に、そのメモリ素子に電源が投入される
と、ＢＩＳＴは、永久に不能とされたものも含めてハー
ド的な機能不良を有する行と列とを検出する。以降、こ
れらのメモリ位置へのアクセスは、ＢＩＳＲ回路によ
り、リダイレクト(redirect)する（再割り当てされた予
備のセルに切り替える）ことができる。次に、前記の一
連の検査を再び実行し、さらに誤りが発見された場合、
その素子は欠陥品と見なされる。
は、本発明による検査方法により大部分解決される。一
の実施例においては、指定された最悪の場合の条件下で
しか発生し得ない誤動作をハード的な機能不良に変換す
るようなメモリ素子のための検査方法が与えられる。誤
動作を起こすメモリ位置は、後に内蔵自己検査（ＢＩＳ
Ｔ）回路および内蔵自己修理（ＢＩＳＲ）回路によって
検査および再割り当て(remap) が行われる。まず、予備
の(redundant) 行位置および列位置を含むメモリアレイ
に対して一連の検査を行う。この一連の検査は、一般
に、誤動作を最も誘発しそうな条件下で行う。動作不良
を起こしていると判断される行位置および列位置は、利
用できる予備の行および列の個数と共に、メモリ素子を
走査して収集される。予備のメモリ位置が十分にある場
合、誤動作する行と列は、対応するフューズ接続の各々
を溶断することにより、永久に使用不能とされる(be di
sabled) 。次に、そのメモリ素子に電源が投入される
と、ＢＩＳＴは、永久に不能とされたものも含めてハー
ド的な機能不良を有する行と列とを検出する。以降、こ
れらのメモリ位置へのアクセスは、ＢＩＳＲ回路によ
り、リダイレクト(redirect)する（再割り当てされた予
備のセルに切り替える）ことができる。次に、前記の一
連の検査を再び実行し、さらに誤りが発見された場合、
その素子は欠陥品と見なされる。
【０００９】このように、メモリアレイにおいて誤動作
の傾向がある行および列は、決して使用可能とされるこ
とはない。さらに、ＢＩＳＴ回路およびＢＩＳＲ回路に
より、基本的なメモリ機能の確認および故障しているア
ドレスの再割り当てを素子への電源投入の度に行うこと
が可能となる。メモリアレイの検査適用範囲が拡大され
て好都合である。
の傾向がある行および列は、決して使用可能とされるこ
とはない。さらに、ＢＩＳＴ回路およびＢＩＳＲ回路に
より、基本的なメモリ機能の確認および故障しているア
ドレスの再割り当てを素子への電源投入の度に行うこと
が可能となる。メモリアレイの検査適用範囲が拡大され
て好都合である。
【００１０】本発明は、広く、追加の複数の行を含むメ
モリアレイを含むメモリ素子を検査する方法を意図した
ものである。本方法は、特定の組の動作条件の下で複数
の行に対して所与の検査を行うこと、およびその所与の
検査の結果に応じて前記の複数の行のうち特定の行が不
良であると判断することを含む。本方法は、さらに、そ
の特定の行へのメモリアクセスを永久に不能とすること
も含む。さらに、通常の動作条件の間のメモリ素子への
電源の投入に応じてこのメモリ素子に自己検査処理を行
い、この処理により、メモリアレイ内の、前記の特定の
行を含む動作不良の行を特定することも本方法に含まれ
る。最後に、本方法には、動作不良の各行に対し予備の
行を使用可能にすることも含まれる。
モリアレイを含むメモリ素子を検査する方法を意図した
ものである。本方法は、特定の組の動作条件の下で複数
の行に対して所与の検査を行うこと、およびその所与の
検査の結果に応じて前記の複数の行のうち特定の行が不
良であると判断することを含む。本方法は、さらに、そ
の特定の行へのメモリアクセスを永久に不能とすること
も含む。さらに、通常の動作条件の間のメモリ素子への
電源の投入に応じてこのメモリ素子に自己検査処理を行
い、この処理により、メモリアレイ内の、前記の特定の
行を含む動作不良の行を特定することも本方法に含まれ
る。最後に、本方法には、動作不良の各行に対し予備の
行を使用可能にすることも含まれる。
【００１１】さらに、本発明は、追加の複数の列を含む
メモリアレイを含むメモリ素子を検査する方法を意図し
たものである。本方法は、特定の組の動作条件の下で複
数の列に対して所与の検査を行うこと、およびその所与
の検査の結果に応じて前記の複数の列のうち特定の列が
不良であると判断することを含む。本方法は、さらに、
その特定の列へのメモリアクセスを永久に不能とするこ
とも含む。さらに、通常の動作条件の間のメモリ素子へ
の電源の投入に応じてこのメモリ素子に自己検査処理を
行い、この処理により、メモリアレイ内の、前記の特定
の列を含む動作不良の列を特定することも本方法に含ま
れる。最後に、本方法には、動作不良の各列に対し予備
の列を使用可能にすることも含まれる。
メモリアレイを含むメモリ素子を検査する方法を意図し
たものである。本方法は、特定の組の動作条件の下で複
数の列に対して所与の検査を行うこと、およびその所与
の検査の結果に応じて前記の複数の列のうち特定の列が
不良であると判断することを含む。本方法は、さらに、
その特定の列へのメモリアクセスを永久に不能とするこ
とも含む。さらに、通常の動作条件の間のメモリ素子へ
の電源の投入に応じてこのメモリ素子に自己検査処理を
行い、この処理により、メモリアレイ内の、前記の特定
の列を含む動作不良の列を特定することも本方法に含ま
れる。最後に、本方法には、動作不良の各列に対し予備
の列を使用可能にすることも含まれる。
【００１２】
【発明の実施の形態】図１は、メモリ素子１００の一実
施例のブロック図である。同図において、メモリ素子１
００は、内蔵自己検査（ＢＩＳＴ）ユニット１２０に接
続された内蔵自己修理（ＢＩＳＲ）ユニット１１０およ
び制御ブロック１３０を含む。制御ブロック１３０は、
メモリ素子１００への種々の入力、すなわちアドレス１
３２、ライトイネーブル１３４およびデータ入力信号１
３６を受信する。メモリ素子１００には、行アドレスス
トローブ１５０および列アドレスストローブ１５２も入
力されるが、これらの内部接続は、簡単のために図１に
は示していない。制御ブロック１３０は、メモリ素子１
００の出力としてデータ出力信号１３８も伝える。ＢＩ
ＳＲユニット１１０は、修正アドレスセレクト１１２、
修正アドレス１１４および未修正アドレス１１６により
制御ブロック１３０に結合され、エラーバス１２２によ
りＢＩＳＴユニット１２０に結合されている。ＢＩＳＴ
ユニット１２０は、ＢＩＳＴセレクト１２４を含む幾つ
かの信号により制御ブロック１３０に結合される。メモ
リアレイ１４０は、制御ブロック１３０から種々の入力
を受信し、及びＢＩＳＴユニット１２０および制御ブロ
ック１３０の両方に出力を伝える。
施例のブロック図である。同図において、メモリ素子１
００は、内蔵自己検査（ＢＩＳＴ）ユニット１２０に接
続された内蔵自己修理（ＢＩＳＲ）ユニット１１０およ
び制御ブロック１３０を含む。制御ブロック１３０は、
メモリ素子１００への種々の入力、すなわちアドレス１
３２、ライトイネーブル１３４およびデータ入力信号１
３６を受信する。メモリ素子１００には、行アドレスス
トローブ１５０および列アドレスストローブ１５２も入
力されるが、これらの内部接続は、簡単のために図１に
は示していない。制御ブロック１３０は、メモリ素子１
００の出力としてデータ出力信号１３８も伝える。ＢＩ
ＳＲユニット１１０は、修正アドレスセレクト１１２、
修正アドレス１１４および未修正アドレス１１６により
制御ブロック１３０に結合され、エラーバス１２２によ
りＢＩＳＴユニット１２０に結合されている。ＢＩＳＴ
ユニット１２０は、ＢＩＳＴセレクト１２４を含む幾つ
かの信号により制御ブロック１３０に結合される。メモ
リアレイ１４０は、制御ブロック１３０から種々の入力
を受信し、及びＢＩＳＴユニット１２０および制御ブロ
ック１３０の両方に出力を伝える。
【００１３】概して、ＢＩＳＴおよびＢＩＳＲは、メモ
リ素子１００に用いることにより、欠陥のあるメモリセ
ルに対する検査の適用範囲を改善することができる。実
施例において、ＢＩＳＴユニット１２０は、起動時に種
々の検査パタンでメモリアレイ１４０を巡回する。誤動
作する行または列が検出される度に、この情報は、ＢＩ
ＳＲユニット１１０に伝えられる。このユニット１１０
では、その誤動作する位置へのアクセスをメモリアレイ
内部の予備の行または列に割り当て直そうとする。ＢＩ
ＳＲユニット１１０は、（未修正アドレス１１６で送ら
れて）入力されるアドレスをすべて監視し、ＢＩＳＴに
よって検出された誤動作するアドレスの１つと一致する
どうか判断する。一致する場合、ＢＩＳＲユニット１１
０は、それに対する修正されたアドレス１１４を制御ブ
ロック１３０に渡して、本来アドレス指定されたメモリ
位置に代わって、新たに割り当てられた行または列がア
クセスされるようにする。メモリアレイの各セルを検査
するＢＩＳＴとアドレスのリダイレクト（修正アドレス
への割り当て）を行うＢＩＳＲとのこのような複合処理
が、メモリチップへ電源を投入する度に実行される。
リ素子１００に用いることにより、欠陥のあるメモリセ
ルに対する検査の適用範囲を改善することができる。実
施例において、ＢＩＳＴユニット１２０は、起動時に種
々の検査パタンでメモリアレイ１４０を巡回する。誤動
作する行または列が検出される度に、この情報は、ＢＩ
ＳＲユニット１１０に伝えられる。このユニット１１０
では、その誤動作する位置へのアクセスをメモリアレイ
内部の予備の行または列に割り当て直そうとする。ＢＩ
ＳＲユニット１１０は、（未修正アドレス１１６で送ら
れて）入力されるアドレスをすべて監視し、ＢＩＳＴに
よって検出された誤動作するアドレスの１つと一致する
どうか判断する。一致する場合、ＢＩＳＲユニット１１
０は、それに対する修正されたアドレス１１４を制御ブ
ロック１３０に渡して、本来アドレス指定されたメモリ
位置に代わって、新たに割り当てられた行または列がア
クセスされるようにする。メモリアレイの各セルを検査
するＢＩＳＴとアドレスのリダイレクト（修正アドレス
への割り当て）を行うＢＩＳＲとのこのような複合処理
が、メモリチップへ電源を投入する度に実行される。
【００１４】前述のように、ＢＩＳＴおよびＢＩＳＲ
は、起動時に誤動作するメモリ位置を検出するだけで、
所与の時間経過した後に起こりうる誤動作（例えば、シ
ステムが暖まってから発生しうる温度関連の誤動作）を
起こすメモリ位置を検出するものではない。しかし、こ
れらのメモリ位置は、製造段階の検査中に検出され、永
久に使用不能とされ得る。一の実施例においては、誤動
作する行または列は、メモリセルに接続された制御線に
設けられたフューズ接続を溶断することによって使用不
能とされる。このようにすると、不能とされたメモリ位
置は永久的な機能不良となっているので、ＢＩＳＴおよ
びＢＩＳＲは、現場でそれらのメモリ位置を特定するこ
とができるようになる。これらのアドレスへのアクセス
は、ＢＩＳＲユニット１１０によって、機能する位置に
リダイレクトされる。
は、起動時に誤動作するメモリ位置を検出するだけで、
所与の時間経過した後に起こりうる誤動作（例えば、シ
ステムが暖まってから発生しうる温度関連の誤動作）を
起こすメモリ位置を検出するものではない。しかし、こ
れらのメモリ位置は、製造段階の検査中に検出され、永
久に使用不能とされ得る。一の実施例においては、誤動
作する行または列は、メモリセルに接続された制御線に
設けられたフューズ接続を溶断することによって使用不
能とされる。このようにすると、不能とされたメモリ位
置は永久的な機能不良となっているので、ＢＩＳＴおよ
びＢＩＳＲは、現場でそれらのメモリ位置を特定するこ
とができるようになる。これらのアドレスへのアクセス
は、ＢＩＳＲユニット１１０によって、機能する位置に
リダイレクトされる。
【００１５】メモリ素子１００の内部のメモリアレイ１
４０にアクセスするには、行アドレスストローブ信号１
５０とともにアドレス１３２上に行アドレスを出力し
て、メモリアレイ１４０内部の特定の行を選択する。そ
して、書込み動作の場合は、書き込まれるデータをデー
タ入力信号１３６上に出力しながら、ライトイネーブル
１３４も活性化する。読出し動作の場合は、データ入力
信号１３６上にはデータを出力せずに、ライトイネーブ
ル１３４を不活性にする。次に、列アドレスストローブ
信号１５２とともにアドレス１３２に列アドレスを出力
して、メモリアレイ１４０内部の特定の列を選択する。
そして、書込み動作の場合は、データ入力信号１３６上
の値をメモリアレイ１４０内部の選択された行および列
の交差点にあるメモリセルに書込み、読出し動作の場合
は、選択された行および列の交差点にあるメモリセルの
値をデータ出力信号１３８上に送る。
４０にアクセスするには、行アドレスストローブ信号１
５０とともにアドレス１３２上に行アドレスを出力し
て、メモリアレイ１４０内部の特定の行を選択する。そ
して、書込み動作の場合は、書き込まれるデータをデー
タ入力信号１３６上に出力しながら、ライトイネーブル
１３４も活性化する。読出し動作の場合は、データ入力
信号１３６上にはデータを出力せずに、ライトイネーブ
ル１３４を不活性にする。次に、列アドレスストローブ
信号１５２とともにアドレス１３２に列アドレスを出力
して、メモリアレイ１４０内部の特定の列を選択する。
そして、書込み動作の場合は、データ入力信号１３６上
の値をメモリアレイ１４０内部の選択された行および列
の交差点にあるメモリセルに書込み、読出し動作の場合
は、選択された行および列の交差点にあるメモリセルの
値をデータ出力信号１３８上に送る。
【００１６】また、ＢＩＳＴユニット１２０は、制御ブ
ロック１３０を通してメモリアレイ１４０に入力を送り
出すこともできる。後述するように、ＢＩＳＴユニット
１２０は、いろいろな種類の故障に対してメモリアレイ
１４０内部のセルを検査するために、メモリアレイ１４
０に対してパタンの読出しと書込みを行う。ＢＩＳＴセ
レクト信号１２４によって、外部のピン上に送られる信
号に優先して、ＢＩＳＴからのアドレスおよび制御信号
が選択される。ＢＩＳＴユニット１２０は、誤りを検出
すると、エラーバス１２２経由でＢＩＳＲユニット１１
０に誤動作情報を伝える。ＢＩＳＲユニット１１０は、
誤動作するアドレスを記憶し、これらの位置へのアクセ
スをメモリアレイ１４０内部の予備の行または列へとリ
ダイレクトする。ＢＩＳＲは、再割り当てする必要のあ
るアドレスへのアクセスをチェックするために、到来す
る未修正アドレス１１６を監視する。そのような状態が
検出された場合、ＢＩＳＲは、修正アドレスセレクト信
号１１２によって与えられる選択制御信号と共に、修正
アドレスを修正アドレス１１４上に送る。
ロック１３０を通してメモリアレイ１４０に入力を送り
出すこともできる。後述するように、ＢＩＳＴユニット
１２０は、いろいろな種類の故障に対してメモリアレイ
１４０内部のセルを検査するために、メモリアレイ１４
０に対してパタンの読出しと書込みを行う。ＢＩＳＴセ
レクト信号１２４によって、外部のピン上に送られる信
号に優先して、ＢＩＳＴからのアドレスおよび制御信号
が選択される。ＢＩＳＴユニット１２０は、誤りを検出
すると、エラーバス１２２経由でＢＩＳＲユニット１１
０に誤動作情報を伝える。ＢＩＳＲユニット１１０は、
誤動作するアドレスを記憶し、これらの位置へのアクセ
スをメモリアレイ１４０内部の予備の行または列へとリ
ダイレクトする。ＢＩＳＲは、再割り当てする必要のあ
るアドレスへのアクセスをチェックするために、到来す
る未修正アドレス１１６を監視する。そのような状態が
検出された場合、ＢＩＳＲは、修正アドレスセレクト信
号１１２によって与えられる選択制御信号と共に、修正
アドレスを修正アドレス１１４上に送る。
【００１７】図２は、図１に示したメモリ素子１００を
部分的に詳細に示すブロック図である。図１の回路部分
と対応する回路部分には、同一の番号を付してある。
部分的に詳細に示すブロック図である。図１の回路部分
と対応する回路部分には、同一の番号を付してある。
【００１８】図２に示したＢＩＳＴユニット１２０の部
分は、状態機構制御(state machinecontroller)部２１
０、ＢＩＳＴアドレス発生器２２０、ＢＩＳＴデータ発
生器２３０および比較器２４０を含む。状態機構制御部
２１０は、ＢＩＳＴアドレス発生器２２０およびＢＩＳ
Ｔデータ発生器２３０への入力の他にＢＩＳＴライトイ
ネーブル信号２３４も出力する。ＢＩＳＴアドレス発生
器２２０は、ＢＩＳＴアドレス２３２を出力し、一方、
ＢＩＳＴデータ発生器２３０は、ＢＩＳＴデータ入力信
号２３６を出力する。ＢＩＳＴデータ入力信号２３６
は、比較器２４０にも入力され、該比較器２４０は、メ
モリアレイ１４０からデータ出力信号１３８も受信す
る。比較器２４０の出力であるエラー信号２４８は、エ
ラーバス１２２の一部としてＢＩＳＴアドレス２３２と
共にＢＩＳＲユニット１１０に送られる。ＢＩＳＴアド
レス２３２、ＢＩＳＴライトイネーブル２３４およびＢ
ＩＳＴデータ入力信号２３６は、マルチプレクサ制御信
号であるＢＩＳＴセレクト１２４と共に制御ブロック１
３０に送られる。
分は、状態機構制御(state machinecontroller)部２１
０、ＢＩＳＴアドレス発生器２２０、ＢＩＳＴデータ発
生器２３０および比較器２４０を含む。状態機構制御部
２１０は、ＢＩＳＴアドレス発生器２２０およびＢＩＳ
Ｔデータ発生器２３０への入力の他にＢＩＳＴライトイ
ネーブル信号２３４も出力する。ＢＩＳＴアドレス発生
器２２０は、ＢＩＳＴアドレス２３２を出力し、一方、
ＢＩＳＴデータ発生器２３０は、ＢＩＳＴデータ入力信
号２３６を出力する。ＢＩＳＴデータ入力信号２３６
は、比較器２４０にも入力され、該比較器２４０は、メ
モリアレイ１４０からデータ出力信号１３８も受信す
る。比較器２４０の出力であるエラー信号２４８は、エ
ラーバス１２２の一部としてＢＩＳＴアドレス２３２と
共にＢＩＳＲユニット１１０に送られる。ＢＩＳＴアド
レス２３２、ＢＩＳＴライトイネーブル２３４およびＢ
ＩＳＴデータ入力信号２３６は、マルチプレクサ制御信
号であるＢＩＳＴセレクト１２４と共に制御ブロック１
３０に送られる。
【００１９】図２に示した制御ブロック１３０の部分
は、アドレスマルチプレクサ２５０、修正アドレスマル
チプレクサ２５２、ライトイネーブルマルチプレクサ２
５４およびデータ入力マルチプレクサ２５６を含む。ア
ドレスマルチプレクサ２５０は、外部のピンからのアド
レス１３２とＢＩＳＴアドレス２３２との間の選択を
（ＢＩＳＴセレクト１２４に基づいて）行い、未修正ア
ドレス１１６を修正アドレスマルチプレクサ２５２とＢ
ＩＳＲユニット１１０に送る。また、修正アドレスマル
チプレクサ２５２は、ＢＩＳＲユニット１１０から、修
正アドレス１１４を制御信号としての修正アドレスセレ
クト１１２と共に受信する。修正アドレスマルチプレク
サ２５２の出力は、アレイアドレス２４２であり、これ
はメモリアレイ１４０に渡される。ライトイネーブルマ
ルチプレクサ２５４は、外部のピンからのライトイネー
ブル１３４とＢＩＳＴライトイネーブル２３４との間の
選択を（ＢＩＳＴセレクト１２４に基づいて）行い、ア
レイライトイネーブル２４４をメモリアレイ１４０に送
る。同様に、データ入力マルチプレクサ２５６は、外部
のピンからのデータ入力１３６とＢＩＳＴデータ入力２
３６との間の選択を（ＢＩＳＴセレクト１２４に基づい
て）行い、アレイデータ入力２４６をメモリアレイ１４
０に送る。
は、アドレスマルチプレクサ２５０、修正アドレスマル
チプレクサ２５２、ライトイネーブルマルチプレクサ２
５４およびデータ入力マルチプレクサ２５６を含む。ア
ドレスマルチプレクサ２５０は、外部のピンからのアド
レス１３２とＢＩＳＴアドレス２３２との間の選択を
（ＢＩＳＴセレクト１２４に基づいて）行い、未修正ア
ドレス１１６を修正アドレスマルチプレクサ２５２とＢ
ＩＳＲユニット１１０に送る。また、修正アドレスマル
チプレクサ２５２は、ＢＩＳＲユニット１１０から、修
正アドレス１１４を制御信号としての修正アドレスセレ
クト１１２と共に受信する。修正アドレスマルチプレク
サ２５２の出力は、アレイアドレス２４２であり、これ
はメモリアレイ１４０に渡される。ライトイネーブルマ
ルチプレクサ２５４は、外部のピンからのライトイネー
ブル１３４とＢＩＳＴライトイネーブル２３４との間の
選択を（ＢＩＳＴセレクト１２４に基づいて）行い、ア
レイライトイネーブル２４４をメモリアレイ１４０に送
る。同様に、データ入力マルチプレクサ２５６は、外部
のピンからのデータ入力１３６とＢＩＳＴデータ入力２
３６との間の選択を（ＢＩＳＴセレクト１２４に基づい
て）行い、アレイデータ入力２４６をメモリアレイ１４
０に送る。
【００２０】メモリ素子１００に電源が投入されると、
ＢＩＳＴユニット１２０は、メモリアレイ１４０の動作
を確認する検査アルゴリズムを開始する。典型的な検査
パタンでは、縮退故障、ブリッジ故障およびデータ保持
故障に対してメモリアレイ１４０を検査できる。縮退故
障は、特定のセルがある値に縮退し（固定され）ている
ことを示し、ブリッジ故障は、あるセルが隣接するセル
に短絡していることを示す。データ保持故障は、セルが
リフレッシュ間隔仕様を満たさなくなったことを示す。
ＢＩＳＴユニット１２０は、メモリアレイ１４０の動作
を確認する検査アルゴリズムを開始する。典型的な検査
パタンでは、縮退故障、ブリッジ故障およびデータ保持
故障に対してメモリアレイ１４０を検査できる。縮退故
障は、特定のセルがある値に縮退し（固定され）ている
ことを示し、ブリッジ故障は、あるセルが隣接するセル
に短絡していることを示す。データ保持故障は、セルが
リフレッシュ間隔仕様を満たさなくなったことを示す。
【００２１】メモリ素子１００の一実施例において、Ｂ
ＩＳＲユニット１１０は、種々の検査パタン間を循環す
るようにプログラムされた単なる状態機構である。ＢＩ
ＳＴアドレス発生器２２０は、検査アルゴリズムによっ
て指定された順序でアドレスを発生する。一の実施例に
おいては、ＢＩＳＴアドレス発生器２２０は、メモリア
レイ１４０の第１アドレスを指すように初期化され、そ
の後、状態機構制御部２１０からの適切な入力信号に応
じて利用可能なアドレス位置をすべて通って巡回すると
ころの単なる計数回路でもよい。さらに、状態機構制御
部２１０は、検査アルゴリズムが規定するところにした
がって、読出し動作か書込み動作の何れかを選択するＢ
ＩＳＴライトイネーブル信号２３４をメモリアレイ１４
０に送る。ＢＩＳＴデータ発生器２３０は、状態機構制
御部２１０からの付加的な制御信号に応じてＢＩＳＴデ
ータ入力信号２３６上にデータ値を発生する。このデー
タ値は、書込みサイクル中は、アレイデータ入力信号２
４６によりメモリアレイ１４０に送られる。読出しサイ
クルの期間中は、このデータ値は、ＢＩＳＴデータ入力
信号２３６により比較器２４０に送られ、該比較器２４
０は、データ出力信号１３８上のメモリアレイ１４０の
出力も受信する。そこで、比較器２４０は、ＢＩＳＴデ
ータ入力信号２３６上の値とデータ出力信号１３８上の
値とを比較し、不一致が検出された場合、エラー信号２
４８を活性化する。このエラー信号２４８とＢＩＳＴア
ドレス２３２（これは、誤動作するアドレスを示す）
は、エラーバス１２２としてＢＩＳＲユニット１１０に
送られる。
ＩＳＲユニット１１０は、種々の検査パタン間を循環す
るようにプログラムされた単なる状態機構である。ＢＩ
ＳＴアドレス発生器２２０は、検査アルゴリズムによっ
て指定された順序でアドレスを発生する。一の実施例に
おいては、ＢＩＳＴアドレス発生器２２０は、メモリア
レイ１４０の第１アドレスを指すように初期化され、そ
の後、状態機構制御部２１０からの適切な入力信号に応
じて利用可能なアドレス位置をすべて通って巡回すると
ころの単なる計数回路でもよい。さらに、状態機構制御
部２１０は、検査アルゴリズムが規定するところにした
がって、読出し動作か書込み動作の何れかを選択するＢ
ＩＳＴライトイネーブル信号２３４をメモリアレイ１４
０に送る。ＢＩＳＴデータ発生器２３０は、状態機構制
御部２１０からの付加的な制御信号に応じてＢＩＳＴデ
ータ入力信号２３６上にデータ値を発生する。このデー
タ値は、書込みサイクル中は、アレイデータ入力信号２
４６によりメモリアレイ１４０に送られる。読出しサイ
クルの期間中は、このデータ値は、ＢＩＳＴデータ入力
信号２３６により比較器２４０に送られ、該比較器２４
０は、データ出力信号１３８上のメモリアレイ１４０の
出力も受信する。そこで、比較器２４０は、ＢＩＳＴデ
ータ入力信号２３６上の値とデータ出力信号１３８上の
値とを比較し、不一致が検出された場合、エラー信号２
４８を活性化する。このエラー信号２４８とＢＩＳＴア
ドレス２３２（これは、誤動作するアドレスを示す）
は、エラーバス１２２としてＢＩＳＲユニット１１０に
送られる。
【００２２】ＢＩＳＴユニット１２０の検査が終了する
と、状態機構制御部２１０は、活動を止め、もはやＢＩ
ＳＴセレクト１２４を活性化することはない。この時点
で、メモリ素子１００は、外部のピンからのメモリアレ
イ１４０に対する要求に応えられるようになる。ＢＩＳ
Ｔセレクト１２４が不活性なので、アドレスマルチプレ
クサ２５０ではアドレス１３２が、ライトイネーブルマ
ルチプレクサ２５４ではライトイネーブル１３４が、そ
してデータ入力マルチプレクサ２５６ではデータ入力１
３６が、それぞれ選択されることになる。したがって、
これらの信号が、それぞれのマルチプレクサを通してメ
モリアレイ１４０に送られる。
と、状態機構制御部２１０は、活動を止め、もはやＢＩ
ＳＴセレクト１２４を活性化することはない。この時点
で、メモリ素子１００は、外部のピンからのメモリアレ
イ１４０に対する要求に応えられるようになる。ＢＩＳ
Ｔセレクト１２４が不活性なので、アドレスマルチプレ
クサ２５０ではアドレス１３２が、ライトイネーブルマ
ルチプレクサ２５４ではライトイネーブル１３４が、そ
してデータ入力マルチプレクサ２５６ではデータ入力１
３６が、それぞれ選択されることになる。したがって、
これらの信号が、それぞれのマルチプレクサを通してメ
モリアレイ１４０に送られる。
【００２３】図３は、ＢＩＳＲユニット１１０の一実施
例のブロック図である。図１の回路部分に対応する回路
部分には、同一の番号を付してある。
例のブロック図である。図１の回路部分に対応する回路
部分には、同一の番号を付してある。
【００２４】同図において、ＢＩＳＲユニット１１０
は、行自己修理ユニット３１０、列自己修理ユニット３
２０、ＢＩＳＲ制御論理回路３３０、行／列アドレス修
正マルチプレクサ３４０および誤り検出論理回路３５０
を含む。未修正アドレス１１６が、行自己修理ユニット
３１０と列自己修理ユニット３２０の両方に送られる。
行自己修理ユニット３１０は、未修正アドレス１１６を
索引として、行故障署名記憶領域３１２への照会を行
い、その署名があれば、行的中信号３１６をＢＩＳＲ制
御論理回路３３０に送る。行自己修理ユニット３１０
は、行アドレス修正記憶領域３１４も含み、この行アド
レス修正記憶領域３１４は、行故障署名記憶領域３１２
内の各位置に対して対応するエントリーを含む。これら
のエントリーの１つが、誤り検出論理回路３５０からの
入力によって選択されると、その選択されたエントリー
は、行アドレス修正３３４上を、行／列アドレス修正マ
ルチプレクサ３４０に送られる。同様に、列自己修理ユ
ニット３２０は、未修正アドレス１１６を索引として、
列故障署名記憶領域３２２への照会を行い、その署名が
あれば、列的中信号３２６をＢＩＳＲ制御論理回路３３
０に送る。列自己修理ユニット３２０は、列アドレス修
正記憶領域３２４も含み、この列アドレス修正記憶領域
３２４は、列故障署名記憶領域３２２内の各位置に対し
て対応するエントリーを含む。これらのエントリーの１
つが、誤り検出論理回路３５０からの入力によって選択
されると、その選択されたエントリーは、列アドレス修
正３３６上を、行／列アドレス修正マルチプレクサ３４
０に送られる。ＢＩＳＲ制御論理ブロック３３０は、制
御ブロック１３０から行／列セレクト信号を、行的中信
号３１６および列的中信号３２６と共に受信し、修正ア
ドレスセレクト１１２を制御ブロック１３０へ送り、且
つ行／列アドレス修正セレクト３３２を行／列アドレス
修正マルチプレクサ３４０に送る。行／列アドレス修正
マルチプレクサ３４０は、行アドレス修正３３４と列ア
ドレス修正３３６との間の選択を行／列アドレス修正セ
レクト３３２に基づいて行い、修正アドレス１１４を出
力する。誤り検出論理回路３５０は、エラーバス１２２
（エラー信号２４８とＢＩＳＴアドレス２３２を含む）
を受け取り、エラーアドレスを行自己修理ユニット３１
０と列自己修理ユニット３２０に送る。
は、行自己修理ユニット３１０、列自己修理ユニット３
２０、ＢＩＳＲ制御論理回路３３０、行／列アドレス修
正マルチプレクサ３４０および誤り検出論理回路３５０
を含む。未修正アドレス１１６が、行自己修理ユニット
３１０と列自己修理ユニット３２０の両方に送られる。
行自己修理ユニット３１０は、未修正アドレス１１６を
索引として、行故障署名記憶領域３１２への照会を行
い、その署名があれば、行的中信号３１６をＢＩＳＲ制
御論理回路３３０に送る。行自己修理ユニット３１０
は、行アドレス修正記憶領域３１４も含み、この行アド
レス修正記憶領域３１４は、行故障署名記憶領域３１２
内の各位置に対して対応するエントリーを含む。これら
のエントリーの１つが、誤り検出論理回路３５０からの
入力によって選択されると、その選択されたエントリー
は、行アドレス修正３３４上を、行／列アドレス修正マ
ルチプレクサ３４０に送られる。同様に、列自己修理ユ
ニット３２０は、未修正アドレス１１６を索引として、
列故障署名記憶領域３２２への照会を行い、その署名が
あれば、列的中信号３２６をＢＩＳＲ制御論理回路３３
０に送る。列自己修理ユニット３２０は、列アドレス修
正記憶領域３２４も含み、この列アドレス修正記憶領域
３２４は、列故障署名記憶領域３２２内の各位置に対し
て対応するエントリーを含む。これらのエントリーの１
つが、誤り検出論理回路３５０からの入力によって選択
されると、その選択されたエントリーは、列アドレス修
正３３６上を、行／列アドレス修正マルチプレクサ３４
０に送られる。ＢＩＳＲ制御論理ブロック３３０は、制
御ブロック１３０から行／列セレクト信号を、行的中信
号３１６および列的中信号３２６と共に受信し、修正ア
ドレスセレクト１１２を制御ブロック１３０へ送り、且
つ行／列アドレス修正セレクト３３２を行／列アドレス
修正マルチプレクサ３４０に送る。行／列アドレス修正
マルチプレクサ３４０は、行アドレス修正３３４と列ア
ドレス修正３３６との間の選択を行／列アドレス修正セ
レクト３３２に基づいて行い、修正アドレス１１４を出
力する。誤り検出論理回路３５０は、エラーバス１２２
（エラー信号２４８とＢＩＳＴアドレス２３２を含む）
を受け取り、エラーアドレスを行自己修理ユニット３１
０と列自己修理ユニット３２０に送る。
【００２５】図２に関連して述べたように、ＢＩＳＴ
は、素子の電源投入時にメモリアレイ１４０に対して行
われる。比較器２４０は、エラーを検出すると、エラー
信号２４８を活性化し、ＢＩＳＴアドレス２３２と共に
誤り検出論理回路３５０に出力する。エラー信号２４８
が有効な時は、対応するＢＩＳＴアドレス２３２が、行
自己修理ユニット３１０と列自己修理ユニット３２０と
の両方に送られる。これらのユニットの１つが、制御ブ
ロック１３０から送られる行／列セレクト論理信号（図
示せず）によって、誤動作するアドレスを記憶する。誤
動作するアドレスが行アドレスならば、記憶場所は、行
故障署名記憶領域３１２の内部ということになる。逆
に、誤動作するアドレスが列アドレスならば、記憶場所
は、列故障署名記憶領域３２２の内部ということにな
る。
は、素子の電源投入時にメモリアレイ１４０に対して行
われる。比較器２４０は、エラーを検出すると、エラー
信号２４８を活性化し、ＢＩＳＴアドレス２３２と共に
誤り検出論理回路３５０に出力する。エラー信号２４８
が有効な時は、対応するＢＩＳＴアドレス２３２が、行
自己修理ユニット３１０と列自己修理ユニット３２０と
の両方に送られる。これらのユニットの１つが、制御ブ
ロック１３０から送られる行／列セレクト論理信号（図
示せず）によって、誤動作するアドレスを記憶する。誤
動作するアドレスが行アドレスならば、記憶場所は、行
故障署名記憶領域３１２の内部ということになる。逆
に、誤動作するアドレスが列アドレスならば、記憶場所
は、列故障署名記憶領域３２２の内部ということにな
る。
【００２６】故障の行アドレスが、検出され且つ行故障
署名記憶領域３１２に記憶されると、予備の行アドレス
が（利用可能であれば）、故障位置に割り当てられ、行
アドレス修正記憶領域３１４に記憶される。同様に、故
障の列アドレスが、検出され且つ列故障署名記憶領域３
２２に記憶されると、予備の列アドレスが（利用可能で
あれば）、故障位置に割り当てられ、列アドレス修正記
憶領域３２４に記憶される。一実施例では、メモリアレ
イ１４０の列検査の期間中は、行自己修理ユニット３１
０が動作し、一方行検査の期間中は、列自己修理ユニッ
ト３２０が動作する。これにより、列の故障が行検査の
結果に影響することを防ぎ、及びこの逆の事態も防ぐ。
前記の何れの場合も、予備の記憶位置が利用できない場
合、ＢＩＳＲは、ＢＩＳＴと通信して、アドレスの再割
り当てが不可能であったことを示す。すると、ＢＩＳＴ
は、そのメモリ素子１００が欠陥品であることを示す致
命的故障であることを表示する。
署名記憶領域３１２に記憶されると、予備の行アドレス
が（利用可能であれば）、故障位置に割り当てられ、行
アドレス修正記憶領域３１４に記憶される。同様に、故
障の列アドレスが、検出され且つ列故障署名記憶領域３
２２に記憶されると、予備の列アドレスが（利用可能で
あれば）、故障位置に割り当てられ、列アドレス修正記
憶領域３２４に記憶される。一実施例では、メモリアレ
イ１４０の列検査の期間中は、行自己修理ユニット３１
０が動作し、一方行検査の期間中は、列自己修理ユニッ
ト３２０が動作する。これにより、列の故障が行検査の
結果に影響することを防ぎ、及びこの逆の事態も防ぐ。
前記の何れの場合も、予備の記憶位置が利用できない場
合、ＢＩＳＲは、ＢＩＳＴと通信して、アドレスの再割
り当てが不可能であったことを示す。すると、ＢＩＳＴ
は、そのメモリ素子１００が欠陥品であることを示す致
命的故障であることを表示する。
【００２７】ＢＩＳＴが完了すると、メモリ素子１００
は、標準の動作を開始する。即ち、ＢＩＳＴにより発生
される信号に代わり、対応するアドレス１３２、ライト
イネーブル１３４およびデータ入力信号１３６により、
メモリアレイ１４０への要求が行われる。この場合、ア
ドレス１３２は、アドレスマルチプレクサ２５０により
選択され、未修正アドレス１１６上を、ＢＩＳＲユニッ
ト１１０内の行自己修理ユニット３１０と列自己修理ユ
ニット３２０の両方に送られる。そのアクセスが行アド
レスか列アドレスかによって、何れかのユニットが選択
される。
は、標準の動作を開始する。即ち、ＢＩＳＴにより発生
される信号に代わり、対応するアドレス１３２、ライト
イネーブル１３４およびデータ入力信号１３６により、
メモリアレイ１４０への要求が行われる。この場合、ア
ドレス１３２は、アドレスマルチプレクサ２５０により
選択され、未修正アドレス１１６上を、ＢＩＳＲユニッ
ト１１０内の行自己修理ユニット３１０と列自己修理ユ
ニット３２０の両方に送られる。そのアクセスが行アド
レスか列アドレスかによって、何れかのユニットが選択
される。
【００２８】そのアドレスが行アドレスであれば、未修
正アドレス１１６を索引として、行故障署名記憶領域３
１２への照会を行う。照会対象が発見された場合、行的
中信号３１６をＢＩＳＲ制御論理回路３３０に対して活
性化する。このアクセスは列アドレスに対するものでは
ないので、列的中信号３２６は活性にならない。また、
行故障署名記憶領域３１２で発見された照会対象に対応
する行アドレス修正記憶領域３１４におけるエントリー
は、行アドレス修正３３４上を行／列アドレス修正マル
チプレクサ３４０に送られる。ＢＩＳＲ制御論理回路３
３０は、行／列アドレス修正セレクト３３２をマルチプ
レクサ３４０に出力することにより、修正アドレス１１
４として送るべき行アドレス修正３３４を選択する。さ
らに、ＢＩＳＲ制御論理回路３３０は、活性化されてい
る行的中信号３１６に応じて修正アドレスセレクト１１
２を活性にする。前述のように、修正アドレスセレクト
１１２は、制御論理ブロック１３０において、メモリア
レイ１４０に送るべく修正アドレス１１４または未修正
アドレス１１６を選択するために用いられる。
正アドレス１１６を索引として、行故障署名記憶領域３
１２への照会を行う。照会対象が発見された場合、行的
中信号３１６をＢＩＳＲ制御論理回路３３０に対して活
性化する。このアクセスは列アドレスに対するものでは
ないので、列的中信号３２６は活性にならない。また、
行故障署名記憶領域３１２で発見された照会対象に対応
する行アドレス修正記憶領域３１４におけるエントリー
は、行アドレス修正３３４上を行／列アドレス修正マル
チプレクサ３４０に送られる。ＢＩＳＲ制御論理回路３
３０は、行／列アドレス修正セレクト３３２をマルチプ
レクサ３４０に出力することにより、修正アドレス１１
４として送るべき行アドレス修正３３４を選択する。さ
らに、ＢＩＳＲ制御論理回路３３０は、活性化されてい
る行的中信号３１６に応じて修正アドレスセレクト１１
２を活性にする。前述のように、修正アドレスセレクト
１１２は、制御論理ブロック１３０において、メモリア
レイ１４０に送るべく修正アドレス１１４または未修正
アドレス１１６を選択するために用いられる。
【００２９】同様に、そのアドレスが列アドレスであれ
ば、未修正アドレス１１６を索引として、列故障署名記
憶領域３２２への照会を行う。照会対象が発見された場
合、列的中信号３２６をＢＩＳＲ制御論理回路３３０に
対して活性化する。このアクセスは行アドレスに対する
ものではないので、行的中信号３１６は活性にならな
い。また、列故障署名記憶領域３２２で発見された照会
対象に対応する列アドレス修正記憶領域３２４における
エントリーは、列アドレス修正３３６上を行／列アドレ
ス修正マルチプレクサ３４０に送られる。ＢＩＳＲ制御
論理回路３３０は、行／列アドレス修正セレクト３３２
をマルチプレクサ３４０に出力することにより、修正ア
ドレス１１２として送るべき列アドレス修正３３４を選
択する。さらに、ＢＩＳＲ制御論理回路３３０は、活性
化されている列的中信号３１６に応じて修正アドレスセ
レクト１１４を活性にするは、行アドレス修正３３４上
を行／列アドレス修正マルチプレクサ３４０に送られ
る。ＢＩＳＲ制御論理回路３３０は、行／列アドレス修
正セレクト３３２をマルチプレクサ３４０に出力するこ
とにより、修正アドレス１１４として送るべき行アドレ
ス修正３３４を選択する。さらに、ＢＩＳＲ制御論理回
路３３０は、活性化されている行的中信号３１６に応じ
て修正アドレスセレクト１１２を活性にする。前述のよ
うに、修正アドレスセレクト１１２は、制御論理ブロッ
ク１３０において、メモリアレイ１４０に送るべく修正
アドレス１１４または未修正アドレス１１６を選択する
ために用いられる。
ば、未修正アドレス１１６を索引として、列故障署名記
憶領域３２２への照会を行う。照会対象が発見された場
合、列的中信号３２６をＢＩＳＲ制御論理回路３３０に
対して活性化する。このアクセスは行アドレスに対する
ものではないので、行的中信号３１６は活性にならな
い。また、列故障署名記憶領域３２２で発見された照会
対象に対応する列アドレス修正記憶領域３２４における
エントリーは、列アドレス修正３３６上を行／列アドレ
ス修正マルチプレクサ３４０に送られる。ＢＩＳＲ制御
論理回路３３０は、行／列アドレス修正セレクト３３２
をマルチプレクサ３４０に出力することにより、修正ア
ドレス１１２として送るべき列アドレス修正３３４を選
択する。さらに、ＢＩＳＲ制御論理回路３３０は、活性
化されている列的中信号３１６に応じて修正アドレスセ
レクト１１４を活性にするは、行アドレス修正３３４上
を行／列アドレス修正マルチプレクサ３４０に送られ
る。ＢＩＳＲ制御論理回路３３０は、行／列アドレス修
正セレクト３３２をマルチプレクサ３４０に出力するこ
とにより、修正アドレス１１４として送るべき行アドレ
ス修正３３４を選択する。さらに、ＢＩＳＲ制御論理回
路３３０は、活性化されている行的中信号３１６に応じ
て修正アドレスセレクト１１２を活性にする。前述のよ
うに、修正アドレスセレクト１１２は、制御論理ブロッ
ク１３０において、メモリアレイ１４０に送るべく修正
アドレス１１４または未修正アドレス１１６を選択する
ために用いられる。
【００３０】既に述べたように、ＢＩＳＴユニット１２
０およびＢＩＳＲユニット１１０は、メモリアレイ１４
０において誤動作するメモリセルを電源投入時に検出す
る。そして、これらのアドレスへのアクセスを他の位置
に接続することにより、メモリ素子１００の連続動作が
可能となる。しかし、ＢＩＳＴを行った後に、メモリア
レイ１４０の特定の行または列が故障すると、ＢＩＳＲ
ユニット１１０による再割り当ては為されない。したが
って、ＢＩＳＴとＢＩＳＲは、ある種のメモリ故障、特
にある期間が過て発生するような故障や悪い動作条件の
下で起こるような故障は検出できないことがある。その
ような誤動作を起こしやすい行または列へのアクセス
は、データ損失を招く恐れが潜在的にある。メモリ素子
が顧客の現場に一旦出荷されると、これらの限界付近に
ある(marginal)メモリセルを特定することは困難且つ非
現実的であるが、そのようなセルも製造過程で比較的容
易に発見することができる。限界にある行および列を特
定して、永久に使用不能とすることにより、後に利用者
の現場で行われるＢＩＳＴおよびＢＩＳＲの反復によっ
て、それらの行および列へのアクセスを検出して再割り
当てすることができるようになる。後述するように、こ
れらの行および列は、誤動作する行または列に付けられ
たフューズ接続を溶断することにより使用不能としても
よい。
０およびＢＩＳＲユニット１１０は、メモリアレイ１４
０において誤動作するメモリセルを電源投入時に検出す
る。そして、これらのアドレスへのアクセスを他の位置
に接続することにより、メモリ素子１００の連続動作が
可能となる。しかし、ＢＩＳＴを行った後に、メモリア
レイ１４０の特定の行または列が故障すると、ＢＩＳＲ
ユニット１１０による再割り当ては為されない。したが
って、ＢＩＳＴとＢＩＳＲは、ある種のメモリ故障、特
にある期間が過て発生するような故障や悪い動作条件の
下で起こるような故障は検出できないことがある。その
ような誤動作を起こしやすい行または列へのアクセス
は、データ損失を招く恐れが潜在的にある。メモリ素子
が顧客の現場に一旦出荷されると、これらの限界付近に
ある(marginal)メモリセルを特定することは困難且つ非
現実的であるが、そのようなセルも製造過程で比較的容
易に発見することができる。限界にある行および列を特
定して、永久に使用不能とすることにより、後に利用者
の現場で行われるＢＩＳＴおよびＢＩＳＲの反復によっ
て、それらの行および列へのアクセスを検出して再割り
当てすることができるようになる。後述するように、こ
れらの行および列は、誤動作する行または列に付けられ
たフューズ接続を溶断することにより使用不能としても
よい。
【００３１】図４は、メモリアレイ１４０とこれに対応
する書込み回路の一実施例のブロック図である。メモリ
アレイ１４０内部の読取り回路は、簡単のために省略し
た。図１の回路部分に対応する回路部分は、同一の番号
で示した。
する書込み回路の一実施例のブロック図である。メモリ
アレイ１４０内部の読取り回路は、簡単のために省略し
た。図１の回路部分に対応する回路部分は、同一の番号
で示した。
【００３２】図４において、メモリアレイ１４０は、行
デコーダ４１０に接続された複数のメモリセル４３０Ａ
〜４３０Ｑ（以降、セル４３０と言う）、列デコーダ４
２０およびセンスアンプ（センス増幅器）ブロック４４
０を含む。また、セル４３０は、予備の行４１２を含
み、これは、セル４３０Ｍ、４３０Ｎ、４３０Ｐおよび
４３０Ｑを含む。さらに、セル４３０は、予備の列４２
２を含み、これは、セル４３０Ｄ、４３０Ｈ、４３０Ｌ
および４３０Ｑを含む。セル４３０は、ライトワード線
４３２Ａ〜Ｄ（以降、ライトワード線４３２と言う）に
より行デコーダ４１０に接続される。各ライトワード線
４３２は、対応する行フューズ接続４３６Ａ〜Ｄ（以
降、行フューズ接続４３６と言う）を含む。行フューズ
接続４３６の各々は、フューズ接続の１つを溶断するこ
とにより、その行を行デコーダ４１０から絶縁して該行
を使用不能にするように構成される。同様に、セル４３
０は、ライトビット線４３４Ａ〜Ｄ（以降、ライトビッ
ト線４３４と言う）により列デコーダ４２０およびセン
ス増幅器ブロック４４０に接続される。各ライトビット
線４３４は、対応する列フューズ接続４３８Ａ〜Ｄ（以
降、列フューズ接続４３８と言う）を含む。列フューズ
接続４３８の各々は、フューズ接続の１つを溶断するこ
とにより、その列を列デコーダ４２０から絶縁して該列
を使用不能にするように構成される。行デコーダ４１０
および列デコーダ４２０は、簡単のために図４に図示し
ない他の制御信号と共に制御ブロック１３０からアレイ
アドレス２４２を受信する。列デコーダ４２０は、さら
にアレイデータ入力バス２４６上の入力データも受信し
て、データ出力信号１３８を出力として伝える。
デコーダ４１０に接続された複数のメモリセル４３０Ａ
〜４３０Ｑ（以降、セル４３０と言う）、列デコーダ４
２０およびセンスアンプ（センス増幅器）ブロック４４
０を含む。また、セル４３０は、予備の行４１２を含
み、これは、セル４３０Ｍ、４３０Ｎ、４３０Ｐおよび
４３０Ｑを含む。さらに、セル４３０は、予備の列４２
２を含み、これは、セル４３０Ｄ、４３０Ｈ、４３０Ｌ
および４３０Ｑを含む。セル４３０は、ライトワード線
４３２Ａ〜Ｄ（以降、ライトワード線４３２と言う）に
より行デコーダ４１０に接続される。各ライトワード線
４３２は、対応する行フューズ接続４３６Ａ〜Ｄ（以
降、行フューズ接続４３６と言う）を含む。行フューズ
接続４３６の各々は、フューズ接続の１つを溶断するこ
とにより、その行を行デコーダ４１０から絶縁して該行
を使用不能にするように構成される。同様に、セル４３
０は、ライトビット線４３４Ａ〜Ｄ（以降、ライトビッ
ト線４３４と言う）により列デコーダ４２０およびセン
ス増幅器ブロック４４０に接続される。各ライトビット
線４３４は、対応する列フューズ接続４３８Ａ〜Ｄ（以
降、列フューズ接続４３８と言う）を含む。列フューズ
接続４３８の各々は、フューズ接続の１つを溶断するこ
とにより、その列を列デコーダ４２０から絶縁して該列
を使用不能にするように構成される。行デコーダ４１０
および列デコーダ４２０は、簡単のために図４に図示し
ない他の制御信号と共に制御ブロック１３０からアレイ
アドレス２４２を受信する。列デコーダ４２０は、さら
にアレイデータ入力バス２４６上の入力データも受信し
て、データ出力信号１３８を出力として伝える。
【００３３】メモリアレイ１４０の特定のセルに値を書
き込むには、まず行のアクセスを示す適切な制御信号と
共に、行アドレスをアレイアドレス２４２に送る。行デ
コーダ４１０は、特定のライトワード線４３２を活性化
して、その行のすべてのセルを活性化する。次に、列の
アクセスを示す適切な制御信号と共に、列アドレスをア
レイアドレス２４２上を、列デコーダ４２０に与える。
また、書き込むべき所望のデータ値は、アレイデータ入
力信号２４６上に送る。列デコーダ４２０は、前記の列
アドレスに応じて特定のライトビット線４３４を選択し
て、所望のデータ値が適切なライトビット線４３４に送
られるように、センス増幅器ブロック４４０の対応する
センスアンプを活性化する。なお、選択された行に対応
する行フューズ接続４３６または選択された列に対応す
る列フューズ接続４３８が溶断された場合、その位置に
対する以降の書込みアクセスは、不成功となる。後述す
るように、これらのフューズ接続を溶断することによ
り、メモリアレイ１４０中の、動作特性が限界付近にあ
るような位置を、使用不能とすることができるので好都
合である。
き込むには、まず行のアクセスを示す適切な制御信号と
共に、行アドレスをアレイアドレス２４２に送る。行デ
コーダ４１０は、特定のライトワード線４３２を活性化
して、その行のすべてのセルを活性化する。次に、列の
アクセスを示す適切な制御信号と共に、列アドレスをア
レイアドレス２４２上を、列デコーダ４２０に与える。
また、書き込むべき所望のデータ値は、アレイデータ入
力信号２４６上に送る。列デコーダ４２０は、前記の列
アドレスに応じて特定のライトビット線４３４を選択し
て、所望のデータ値が適切なライトビット線４３４に送
られるように、センス増幅器ブロック４４０の対応する
センスアンプを活性化する。なお、選択された行に対応
する行フューズ接続４３６または選択された列に対応す
る列フューズ接続４３８が溶断された場合、その位置に
対する以降の書込みアクセスは、不成功となる。後述す
るように、これらのフューズ接続を溶断することによ
り、メモリアレイ１４０中の、動作特性が限界付近にあ
るような位置を、使用不能とすることができるので好都
合である。
【００３４】なお、メモリアレイ１４０に示したフュー
ズ接続の別の実施例も可能である。例えば、行および列
のフューズ接続は、アレイのリードワード線およびリー
ドビット線に実施して同様の効果を得てもよい。
ズ接続の別の実施例も可能である。例えば、行および列
のフューズ接続は、アレイのリードワード線およびリー
ドビット線に実施して同様の効果を得てもよい。
【００３５】前記のとおり、ＢＩＳＴユニット１２０お
よびＢＩＳＲユニット１１０は、メモリアレイ１４０に
一連の検査を行い、そのアレイの正しい動作を確認す
る。典型的な検査シーケンスとしては、メモリアレイ１
４０のすべてのセル４３０に論理的に低い値を書き込
み、続いてすべてのセルから値を読み出して、書込みが
正しく行われたかどうかを判断してもよい。同様の検査
を論理的に高い値を用いて行ってもよい。行および列
は、予備のものも含め、すべてこのように検査するのが
通常である。誤りが見つかった場合、誤動作する位置の
アドレスをＢＩＳＲユニット１１０に報告する。そのア
クセスが、予備でない行または列（図４では、ライトワ
ード線４３２Ａ〜Ｃに対応する行およびライトビット線
４３４Ａ〜Ｃに対応する列）に対するものであるなら
ば、ＢＩＳＲユニット１１０は、誤動作する位置を予備
の行または列（図４では、予備の行４１２または予備の
列４２２）に再割当てしようとする。予備の行または列
の何れかが、欠陥があると分かった場合、それは再割当
てには使用されない。単一のセルが誤動作する場合、そ
の行または列の一方を再割当てしてもよい。１行中の複
数のセルが誤動作する（ライトワード線４３２の不良に
より起こり得る）場合、その行を再割当てする。同様
に、１列中の複数のセルが誤動作する場合、その列を再
割当てする。予備の行および列が利用できる限り、ＢＩ
ＳＲユニット１１０は、誤動作する位置の再割当てを続
ける。再割当て可能な数より多い故障が検出される場
合、ＢＩＳＲユニット１１０は、致命的エラーを表示を
する。
よびＢＩＳＲユニット１１０は、メモリアレイ１４０に
一連の検査を行い、そのアレイの正しい動作を確認す
る。典型的な検査シーケンスとしては、メモリアレイ１
４０のすべてのセル４３０に論理的に低い値を書き込
み、続いてすべてのセルから値を読み出して、書込みが
正しく行われたかどうかを判断してもよい。同様の検査
を論理的に高い値を用いて行ってもよい。行および列
は、予備のものも含め、すべてこのように検査するのが
通常である。誤りが見つかった場合、誤動作する位置の
アドレスをＢＩＳＲユニット１１０に報告する。そのア
クセスが、予備でない行または列（図４では、ライトワ
ード線４３２Ａ〜Ｃに対応する行およびライトビット線
４３４Ａ〜Ｃに対応する列）に対するものであるなら
ば、ＢＩＳＲユニット１１０は、誤動作する位置を予備
の行または列（図４では、予備の行４１２または予備の
列４２２）に再割当てしようとする。予備の行または列
の何れかが、欠陥があると分かった場合、それは再割当
てには使用されない。単一のセルが誤動作する場合、そ
の行または列の一方を再割当てしてもよい。１行中の複
数のセルが誤動作する（ライトワード線４３２の不良に
より起こり得る）場合、その行を再割当てする。同様
に、１列中の複数のセルが誤動作する場合、その列を再
割当てする。予備の行および列が利用できる限り、ＢＩ
ＳＲユニット１１０は、誤動作する位置の再割当てを続
ける。再割当て可能な数より多い故障が検出される場
合、ＢＩＳＲユニット１１０は、致命的エラーを表示を
する。
【００３６】ＢＩＳＲユニット１１０は、前述のよう
に、誤動作する行／列のアドレスと共に、それに対応す
る再割当てされたアドレスを記憶する。誤動作するアド
レスへのその後のアクセスは、ＢＩＳＲによって検出さ
れ、それは未修正アドレスバス１１６経由のメモリ要求
をすべて監視する。そして、ＢＩＳＲユニット１１０
は、制御ブロック１３０に対し、修正アドレス１１４を
修正アドレスセレクト１１２と共に供給する。このよう
にして、誤動作するアドレスは、メモリアレイ１４０に
提示される前に、再割当てされたアドレスで置き換えら
れる。
に、誤動作する行／列のアドレスと共に、それに対応す
る再割当てされたアドレスを記憶する。誤動作するアド
レスへのその後のアクセスは、ＢＩＳＲによって検出さ
れ、それは未修正アドレスバス１１６経由のメモリ要求
をすべて監視する。そして、ＢＩＳＲユニット１１０
は、制御ブロック１３０に対し、修正アドレス１１４を
修正アドレスセレクト１１２と共に供給する。このよう
にして、誤動作するアドレスは、メモリアレイ１４０に
提示される前に、再割当てされたアドレスで置き換えら
れる。
【００３７】図５は、メモリ素子１００に対する検査方
法５００のフローチャートである。同図において、方法
５００は、ステップ５１０で始まり、該ステップはメモ
リ素子１００内部のメモリアレイ１４０に対して一連の
特定の検査を行う。次に、ステップ５２０において、そ
の結果を処理し、誤動作する行または列があるかどうか
判断する。誤動作する行も列もない場合、ステップ５８
０を実行し、メモリ素子が動作可能である(be operatio
nal)ことを示す。誤動作する行または列が存在する場
合、ステップ５３０において、メモリアレイ１４０にお
いて利用できる予備の行および列の個数と共に、これら
のアドレスを、メモリ素子１００を走査して収集する。
ステップ５４０において、利用できる予備の行および列
の個数を誤動作する行および列の個数と比較する。充分
な数の行または列が利用できない場合、ステップ５９０
において、その部品は欠陥があることを示す。しかし、
充分な数の行および列がある場合、ステップ５５０にお
いて、ステップ５１０で行った一連の特定の検査に通ら
なかったメモリ位置は、その行または列に関係付けられ
たフューズ接続を溶断することによって使用不能とす
る。これにより、特定の組の動作条件下でしか起こり得
ない故障が、起動時にＢＩＳＴおよびＢＩＳＲによって
常に検出できる機能的故障へと変換される。ステップ５
６０において、ＢＩＳＲを用いて、前記の一連の特定の
検査を再実行する。充分な数の行および列が残っている
場合、ステップ５５０において使用不能とした行および
列を予備の位置にリダイレクトする。ステップ５７０に
おいて、誤動作する位置の有無を再び判断する。誤動作
する行または列（禁止された行および列は、再割当てさ
れているので、検査に通るはずである）がある場合、ス
テップ５９０を実行し、その部品は欠陥品であると見な
す。誤動作する行も列もない場合、ステップ５８０を実
行し、その素子は動作可能であるとする。
法５００のフローチャートである。同図において、方法
５００は、ステップ５１０で始まり、該ステップはメモ
リ素子１００内部のメモリアレイ１４０に対して一連の
特定の検査を行う。次に、ステップ５２０において、そ
の結果を処理し、誤動作する行または列があるかどうか
判断する。誤動作する行も列もない場合、ステップ５８
０を実行し、メモリ素子が動作可能である(be operatio
nal)ことを示す。誤動作する行または列が存在する場
合、ステップ５３０において、メモリアレイ１４０にお
いて利用できる予備の行および列の個数と共に、これら
のアドレスを、メモリ素子１００を走査して収集する。
ステップ５４０において、利用できる予備の行および列
の個数を誤動作する行および列の個数と比較する。充分
な数の行または列が利用できない場合、ステップ５９０
において、その部品は欠陥があることを示す。しかし、
充分な数の行および列がある場合、ステップ５５０にお
いて、ステップ５１０で行った一連の特定の検査に通ら
なかったメモリ位置は、その行または列に関係付けられ
たフューズ接続を溶断することによって使用不能とす
る。これにより、特定の組の動作条件下でしか起こり得
ない故障が、起動時にＢＩＳＴおよびＢＩＳＲによって
常に検出できる機能的故障へと変換される。ステップ５
６０において、ＢＩＳＲを用いて、前記の一連の特定の
検査を再実行する。充分な数の行および列が残っている
場合、ステップ５５０において使用不能とした行および
列を予備の位置にリダイレクトする。ステップ５７０に
おいて、誤動作する位置の有無を再び判断する。誤動作
する行または列（禁止された行および列は、再割当てさ
れているので、検査に通るはずである）がある場合、ス
テップ５９０を実行し、その部品は欠陥品であると見な
す。誤動作する行も列もない場合、ステップ５８０を実
行し、その素子は動作可能であるとする。
【００３８】一の実施例においては、導通性と漏れとに
対する標準的なD.C.検査を初めに行った後、メモリ素子
１００に対して既に述べたような一連の検査を行う。一
連の検査は、高い供給電圧と低い供給電圧の両方で行わ
れる全体的機能検査で始まる。この検査には、タイミン
グ的に緩い制約があるだけの種々のリード／ライトパタ
ンが用いられる。すなわち、素子の基本的機能が検査さ
れ、その速度は必ずしも検査されない。この検査中に検
出される故障は、後で使用するために、走査して収集さ
れ、且つすべて記録される。次に、定格速度検査を行
う。これは、全体的機能検査に似ているが、素子の定格
速度で行われる。この場合も、誤動作する位置が、すべ
て走査及び記録される。次に、素子１００に対し低い電
圧で書込み、高い電圧で読み出す等の「電圧衝撃」検査
を行う。この検査結果も同様に記録する。最後に、各メ
モリセルを調べてデータ保持性を確認するリフレッシュ
検査を行う。前述のように、誤動作する位置を走査して
収集する。これらの検査は、最悪の条件をシミュレート
するために高温または高電圧で行ってもよい。
対する標準的なD.C.検査を初めに行った後、メモリ素子
１００に対して既に述べたような一連の検査を行う。一
連の検査は、高い供給電圧と低い供給電圧の両方で行わ
れる全体的機能検査で始まる。この検査には、タイミン
グ的に緩い制約があるだけの種々のリード／ライトパタ
ンが用いられる。すなわち、素子の基本的機能が検査さ
れ、その速度は必ずしも検査されない。この検査中に検
出される故障は、後で使用するために、走査して収集さ
れ、且つすべて記録される。次に、定格速度検査を行
う。これは、全体的機能検査に似ているが、素子の定格
速度で行われる。この場合も、誤動作する位置が、すべ
て走査及び記録される。次に、素子１００に対し低い電
圧で書込み、高い電圧で読み出す等の「電圧衝撃」検査
を行う。この検査結果も同様に記録する。最後に、各メ
モリセルを調べてデータ保持性を確認するリフレッシュ
検査を行う。前述のように、誤動作する位置を走査して
収集する。これらの検査は、最悪の条件をシミュレート
するために高温または高電圧で行ってもよい。
【００３９】次に、誤動作する行および列の総数と予備
の行および列の利用可能な数を比較する後処理ルーチン
を行う。前記の一連の検査で検出される故障を処理でき
るだけ充分な個数の予備の位置がない場合、その素子は
使用不能と見なされる。しかし、利用できる予備の行お
よび列が充分ある場合は、誤動作する行および列は、そ
れらに対応するフューズ接続を溶断することにより使用
不能としてもよい。誤動作する位置は、レーザ光線を用
いて所望のフューズ接続を溶断する装置に供給する。一
の実施例においては、メモリアレイを収容する集積回路
の最上金属層にフューズ接続を備える。
の行および列の利用可能な数を比較する後処理ルーチン
を行う。前記の一連の検査で検出される故障を処理でき
るだけ充分な個数の予備の位置がない場合、その素子は
使用不能と見なされる。しかし、利用できる予備の行お
よび列が充分ある場合は、誤動作する行および列は、そ
れらに対応するフューズ接続を溶断することにより使用
不能としてもよい。誤動作する位置は、レーザ光線を用
いて所望のフューズ接続を溶断する装置に供給する。一
の実施例においては、メモリアレイを収容する集積回路
の最上金属層にフューズ接続を備える。
【００４０】次に、前記の一連の検査を通常の動作条件
の下で再び実行する。使用不能とされたメモリ位置は、
ＢＩＳＲユニット１１０によって特定され、且つリダイ
レクトされる筈である。仮に、誤動作する位置が依然と
して見つかるならば、その部品は欠陥があると見なされ
る。しかし、すべての位置が検査に通るならば、その部
品は動作可能であると考えられる。
の下で再び実行する。使用不能とされたメモリ位置は、
ＢＩＳＲユニット１１０によって特定され、且つリダイ
レクトされる筈である。仮に、誤動作する位置が依然と
して見つかるならば、その部品は欠陥があると見なされ
る。しかし、すべての位置が検査に通るならば、その部
品は動作可能であると考えられる。
【図１】メモリ素子の一実施例のブロック図である。
【図２】メモリ素子に内蔵された自己検査及び制御回路
の一実施例のブロック図である。
の一実施例のブロック図である。
【図３】メモリ素子に内蔵された自己修理回路の一実施
例のブロック図である。
例のブロック図である。
【図４】予備の行および列を含んだメモリアレイの一実
施例のブロック図である。
施例のブロック図である。
【図５】メモリ素子を検査する方法の一実施例のフロー
チャートである。
チャートである。
１００ メモリ素子 １１０ ＢＩＳＲユニット １１２ 修正アドレスセレクト １１４ 修正アドレス １１６ 未修正アドレス １２０ ＢＩＳＴユニット １２２ エラーバス １２４ ＢＩＳＴセレクト １３０ 制御ブロック １３２ アドレス １３４ ライトイネーブル １３６ データ入力 １３８ データ出力 １４０ メモリアレイ １５０ 行アドレスストローブ １５２ 列アドレスストローブ ２１０ 状態機構制御部 ２２０ ＢＩＳＴアドレス発生器 ２３０ ＢＩＳＴデータ発生器 ２３２ ＢＩＳＴアドレス ２３４ ＢＩＳＴライトイネーブル ２３６ ＢＩＳＴデータ入力 ２４０ 比較器 ２４２ アレイアドレス ２４４ アレイライトイネーブル ２４６ アレイデータ入力 ２４８ エラー信号 ２５０ アドレスマルチプレクサ ２５２ 修正アドレスマルチプレクサ ２５４ ライトイネーブルマルチプレクサ ２５６ データ入力マルチプレクサ ３１０ 行自己修理ユニット ３１２ 行故障署名記憶領域 ３１４ 行アドレス修正記憶領域 ３１６ 行的中信号 ３２０ 列自己修理ユニット ３２２ 列故障署名記憶領域 ３２４ 列アドレス修正記憶領域 ３２６ 列的中信号 ３３０ ＢＩＳＲ制御論理回路 ３３２ 行／列アドレス修正セレクト ３３４ 行アドレス修正 ３３６ 列アドレス修正 ３４０ 行／列アドレス修正マルチプレクサ ３５０ 誤り検出論理回路 ４１０ 行デコーダ ４１２ 予備の行 ４２０ 列デコーダ ４２２ 予備の列 ４３０Ａ〜４３０Ｑ メモリセル ４３２ ライトワード線 ４３４ ライトビット線 ４３６ 行フューズ接続 ４３８ 列フューズ接続 ４４０ センス増幅器ブロック
フロントページの続き (72)発明者 トーマス アール． ウィク アメリカ合衆国，カリフォルニア州 94550，リバーモア，バーディット スト リート 1790
Claims (20)
- 【請求項１】 複数の行を含むメモリアレイを含むメモ
リ素子を検査する方法であって、 特定の組の動作条件の下で前記複数の行に対して所与の
検査を行うステップ；前記の所与の検査の結果に応じ
て、前記複数の行の内の特定の行が誤動作していると判
断するステップ；前記特定の行へのメモリアクセスを永
久に不能とするステップ；通常の操作条件の間の前記メ
モリ素子への電源の投入に応じて前記メモリアレイに対
して自己検査処理を行うステップであって、前記自己検
査処理は、前記特定の行を含む前記メモリアレイ内の誤
動作する行を特定し、且つ前記自己検査処理は、前記特
定の行へのメモリアクセスを永久に不能とするステップ
の後に遂行される、ステップ；および、前記の誤動作す
る行の各々に対して予備の１行を利用可能にするステッ
プ；を含むメモリ素子を検査する方法。 - 【請求項２】 前記の特定の組の動作条件を最悪の条件
に指定する請求項１記載の方法。 - 【請求項３】 前記メモリ素子を集積回路上に作り、且
つ前記自己検査処理を前記集積回路上に備えられた自己
検査回路によって行う請求項１記載の方法。 - 【請求項４】 前記予備の行を利用可能にするステップ
を自己修理回路により遂行する請求項３記載の方法。 - 【請求項５】 前記自己修理回路もまた、前記集積回路
上に備えられている請求項４記載の方法。 - 【請求項６】 前記の特定の行が、フューズ接続を含
み、且つ前記フューズ接続を溶断することにより、前記
の特定の行を不能にする請求項１記載の方法。 - 【請求項７】 前記フューズ接続が、前記集積回路の最
上金属層に備えられている請求項６記載の方法。 - 【請求項８】 前記特定の行へのメモリアクセスを永久
に不能とするステップが、前記フューズ接続をレーザを
用いて溶断することにより遂行される請求項６記載の方
法。 - 【請求項９】 前記の誤動作する行の総数が前記の予備
の行の総数より大きい場合、これに応じて、前記メモリ
素子は使用不能であると判断するステップをさらに含む
請求項１記載の方法。 - 【請求項１０】 前記所与の検査が、前記メモリ素子の
リフレッシュ間隔についての検査である請求項１記載の
方法。 - 【請求項１１】 複数の列を含むメモリアレイを含むメ
モリ素子を検査する方法であって、 特定の組の動作条件の下で前記複数の列に対して所与の
検査を行うステップ；前記の所与の検査の結果に応じ
て、前記複数の列の内の特定の列が誤動作していると判
断するステップ；前記特定の列へのメモリアクセスを永
久に不能とするステップ；通常の操作条件の間の前記メ
モリ素子への電源の投入に応じて前記メモリアレイに対
して自己検査処理を行うステップであって、前記自己検
査処理は、前記特定の列を含む前記メモリアレイ内の誤
動作する列を特定し、且つ前記自己検査処理は、前記特
定の列へのメモリアクセスを永久に不能とするステップ
の後に遂行される、ステップ；および、前記の誤動作す
る列の各々に対して予備の１列を利用可能にするステッ
プ；を含むメモリ素子を検査する方法。 - 【請求項１２】 前記の特定の組の動作条件を最悪の条
件に指定する請求項１１記載の方法。 - 【請求項１３】 前記メモリ素子を集積回路上に作り、
且つ前記自己検査処理を前記集積回路上に備えられた自
己検査回路によって行う請求項１１記載の方法。 - 【請求項１４】 前記予備の列を利用可能にするステッ
プを自己修理回路により遂行する請求項１３記載の方
法。 - 【請求項１５】 前記自己修理回路もまた、前記集積回
路上に備えられている請求項１４記載の方法。 - 【請求項１６】 前記の特定の列が、フューズ接続を含
み、且つ前記フューズ接続を溶断することにより、前記
の特定の列を不能にする請求項１１記載の方法。 - 【請求項１７】 前記フューズ接続が前記集積回路の最
上金属層に備えられている請求項１６記載の方法。 - 【請求項１８】 前記特定の行へのメモリアクセスを永
久に不能とするステップが、前記フューズ接続をレーザ
を用いて溶断することにより遂行される請求項１６記載
の方法。 - 【請求項１９】 前記の誤動作する列の総数が前記の予
備の列の総数より大きい場合、これに応じて、前記メモ
リ素子は使用不能であると判断するステップをさらに含
む請求項１１記載の方法。 - 【請求項２０】 前記所与の検査が、前記メモリ素子の
リフレッシュ間隔についての検査である請求項１１記載
の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US852,692 | 1986-04-16 | ||
| US08/852,692 US5987632A (en) | 1997-05-07 | 1997-05-07 | Method of testing memory operations employing self-repair circuitry and permanently disabling memory locations |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11120787A true JPH11120787A (ja) | 1999-04-30 |
| JP4716530B2 JP4716530B2 (ja) | 2011-07-06 |
Family
ID=25313994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14057198A Expired - Lifetime JP4716530B2 (ja) | 1997-05-07 | 1998-05-07 | 自己修理回路を用い、且つ記憶位置を永久に不能としてメモリ動作を検査する方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5987632A (ja) |
| JP (1) | JP4716530B2 (ja) |
| KR (1) | KR100545225B1 (ja) |
| DE (1) | DE19820442A1 (ja) |
| TW (1) | TW376558B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100354437B1 (ko) * | 2000-01-28 | 2002-09-28 | 삼성전자 주식회사 | 내장 메모리를 위한 자기 복구 회로를 구비하는 집적회로반도체 장치 및 메모리 복구 방법 |
| JP2006338854A (ja) * | 2005-05-30 | 2006-12-14 | Hynix Semiconductor Inc | テスト制御回路を有する半導体メモリ装置 |
| JP2010526396A (ja) * | 2007-04-26 | 2010-07-29 | アギア システムズ インコーポレーテッド | ヒューズ焼付け状態機械及びヒューズダウンロード状態機械に基づく内蔵メモリ修理方法 |
Families Citing this family (76)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2212089C (en) * | 1997-07-31 | 2006-10-24 | Mosaid Technologies Incorporated | Bist memory test system |
| US6085334A (en) * | 1998-04-17 | 2000-07-04 | Motorola, Inc. | Method and apparatus for testing an integrated memory device |
| US6351789B1 (en) * | 1998-05-29 | 2002-02-26 | Via-Cyrix, Inc. | Built-in self-test circuit and method for validating an associative data array |
| JP2000030483A (ja) * | 1998-07-15 | 2000-01-28 | Mitsubishi Electric Corp | 大規模メモリ用ｂｉｓｔ回路 |
| JP3866436B2 (ja) * | 1999-03-18 | 2007-01-10 | 株式会社東芝 | 半導体装置及びこれを備えた半導体システム |
| KR100309464B1 (ko) * | 1999-03-27 | 2001-09-26 | 김영환 | 리프레시 테스트 회로를 구비한 반도체 메모리 장치 |
| US6456101B2 (en) * | 1999-04-07 | 2002-09-24 | Agere Systems Guardian Corp. | Chip-on-chip testing using BIST |
| DE19917588A1 (de) | 1999-04-19 | 2000-11-02 | Siemens Ag | Halbleiterspeicheranordnung mit BIST |
| DE19924153B4 (de) * | 1999-05-26 | 2006-02-09 | Infineon Technologies Ag | Schaltungsanordnung zur Reparatur eines Halbleiterspeichers |
| US6304989B1 (en) * | 1999-07-21 | 2001-10-16 | Credence Systems Corporation | Built-in spare row and column replacement analysis system for embedded memories |
| US6553510B1 (en) * | 1999-09-02 | 2003-04-22 | Micron Technology, Inc. | Memory device including redundancy routine for correcting random errors |
| KR100532408B1 (ko) * | 1999-09-15 | 2005-11-30 | 삼성전자주식회사 | 메모리를 내장한 반도체장치에서 메모리 테스트 및 불량 셀(들) 복구방법 |
| JP2001155980A (ja) * | 1999-11-25 | 2001-06-08 | Nec Corp | 検査補修システム、製品製造システム、部材検査装置、データ処理装置、部材補修装置、情報記憶媒体 |
| US6505313B1 (en) * | 1999-12-17 | 2003-01-07 | Lsi Logic Corporation | Multi-condition BISR test mode for memories with redundancy |
| US6493647B1 (en) * | 1999-12-29 | 2002-12-10 | Advanced Micro Devices, Inc. | Method and apparatus for exercising external memory with a memory built-in self-test |
| KR100317486B1 (ko) * | 1999-12-29 | 2001-12-24 | 박종섭 | 자동복구 기능을 가지는 플래시 메모리 |
| JP2001195895A (ja) * | 2000-01-13 | 2001-07-19 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6874110B1 (en) * | 2000-05-11 | 2005-03-29 | Stretch, Inc. | Apparatus and method for self testing programmable logic arrays |
| US6510398B1 (en) * | 2000-06-22 | 2003-01-21 | Intel Corporation | Constrained signature-based test |
| US6629281B1 (en) | 2000-09-26 | 2003-09-30 | International Business Machines Corporation | Method and system for at speed diagnostics and bit fail mapping |
| US6577156B2 (en) * | 2000-12-05 | 2003-06-10 | International Business Machines Corporation | Method and apparatus for initializing an integrated circuit using compressed data from a remote fusebox |
| US6496432B2 (en) | 2000-12-08 | 2002-12-17 | International Business Machines Corporation | Method and apparatus for testing a write function of a dual-port static memory cell |
| US6691264B2 (en) * | 2001-01-22 | 2004-02-10 | Lsi Logic Corporation | Built-in self-repair wrapper methodology, design flow and design architecture |
| DE10109335C2 (de) * | 2001-02-27 | 2002-12-19 | Infineon Technologies Ag | Integriertes Halbleiterspeicherbauelement |
| US20020194558A1 (en) * | 2001-04-10 | 2002-12-19 | Laung-Terng Wang | Method and system to optimize test cost and disable defects for scan and BIST memories |
| US6766468B2 (en) * | 2001-07-11 | 2004-07-20 | International Business Machines Corporation | Memory BIST and repair |
| US7401271B1 (en) * | 2001-08-20 | 2008-07-15 | Emc Corporation | Testing system and method of using same |
| US7096397B2 (en) * | 2001-09-17 | 2006-08-22 | Intel Corporation | Dft technique for avoiding contention/conflict in logic built-in self-test |
| US7085971B2 (en) * | 2001-10-25 | 2006-08-01 | International Business Machines Corporation | ECC based system and method for repairing failed memory elements |
| US20030084389A1 (en) * | 2001-10-25 | 2003-05-01 | Sailesh Kottapalli | Method and apparatus for flexible memory for defect tolerance |
| KR100464953B1 (ko) * | 2002-04-02 | 2005-01-06 | 매그나칩 반도체 유한회사 | 의사 랜덤 오류 데이터 복구용 읽기 전용 메모리 장치 및데이터 복구 방법 |
| US6865694B2 (en) * | 2002-04-30 | 2005-03-08 | Texas Instruments Incorporated | CPU-based system and method for testing embedded memory |
| US20040123181A1 (en) * | 2002-12-20 | 2004-06-24 | Moon Nathan I. | Self-repair of memory arrays using preallocated redundancy (PAR) architecture |
| US6856569B2 (en) * | 2003-01-10 | 2005-02-15 | International Business Machines Corporation | Method and system for merging multiple fuse decompression serial bitstreams to support auxiliary fuseblow capability |
| KR100512176B1 (ko) * | 2003-03-19 | 2005-09-02 | 삼성전자주식회사 | 대기 전류 불량의 판별 기능을 갖는 반도체 메모리 장치 |
| DE60336047D1 (de) * | 2003-05-22 | 2011-03-31 | Infineon Technologies Ag | Verfahren und Schaltung zur verzögerungsfreien Speicherung von Fehlern zur Selbstreparatur von eingebetteten RAM-Speichern |
| KR100555532B1 (ko) * | 2003-11-27 | 2006-03-03 | 삼성전자주식회사 | 메모리 테스트 회로 및 테스트 시스템 |
| US7210085B2 (en) * | 2003-12-02 | 2007-04-24 | International Business Machines Corporation | Method and apparatus for test and repair of marginally functional SRAM cells |
| US20050144525A1 (en) * | 2003-12-05 | 2005-06-30 | Keerthinarayan Heragu | Method to test memories that operate at twice their nominal bandwidth |
| KR100582357B1 (ko) * | 2003-12-29 | 2006-05-22 | 주식회사 하이닉스반도체 | 로우디코딩을 효율적으로 할 수 있는 태그블럭을 구비하는반도체 메모리 장치 |
| US7565585B2 (en) * | 2004-01-13 | 2009-07-21 | International Business Machines Corporation | Integrated redundancy architecture and method for providing redundancy allocation to an embedded memory system |
| US7417813B2 (en) * | 2004-05-26 | 2008-08-26 | Seagate Technology Llc | Overlapping data track access |
| US7272758B2 (en) * | 2004-08-31 | 2007-09-18 | Micron Technology, Inc. | Defective memory block identification in a memory device |
| US7257745B2 (en) * | 2005-01-31 | 2007-08-14 | International Business Machines Corporation | Array self repair using built-in self test techniques |
| JP2006302464A (ja) * | 2005-04-25 | 2006-11-02 | Nec Electronics Corp | 半導体記憶装置 |
| US7221603B2 (en) * | 2005-05-12 | 2007-05-22 | Micron Technology, Inc. | Defective block handling in a flash memory device |
| US20070118778A1 (en) * | 2005-11-10 | 2007-05-24 | Via Telecom Co., Ltd. | Method and/or apparatus to detect and handle defects in a memory |
| US7536614B1 (en) * | 2006-06-28 | 2009-05-19 | Integrated Device Technology, Inc | Built-in-redundancy analysis using RAM |
| CN101101795B (zh) * | 2006-07-07 | 2010-05-12 | 慧荣科技股份有限公司 | 非挥发性记忆体阵列 |
| US7779312B2 (en) * | 2007-08-13 | 2010-08-17 | Faraday Technology Corp. | Built-in redundancy analyzer and method for redundancy analysis |
| US8850277B2 (en) * | 2011-07-15 | 2014-09-30 | Synopsys, Inc. | Detecting random telegraph noise induced failures in an electronic memory |
| US9953725B2 (en) * | 2012-02-29 | 2018-04-24 | Samsung Electronics Co., Ltd. | Semiconductor memory devices and methods of operating the same |
| US9087613B2 (en) * | 2012-02-29 | 2015-07-21 | Samsung Electronics Co., Ltd. | Device and method for repairing memory cell and memory system including the device |
| KR20130135658A (ko) | 2012-06-01 | 2013-12-11 | 삼성전자주식회사 | 패키징 후에 발생되는 불량 셀을 구제하는 메모리 장치 |
| US8495436B1 (en) | 2012-06-17 | 2013-07-23 | Freescale Semiconductor, Inc. | System and method for memory testing in electronic circuits |
| KR102021898B1 (ko) * | 2012-12-28 | 2019-11-04 | 에스케이하이닉스 주식회사 | 테스트 매개 장치, 메모리 장치의 테스트 시스템 및 메모리 장치의 테스트 방법 |
| KR102054272B1 (ko) * | 2013-06-18 | 2019-12-10 | 에스케이하이닉스 주식회사 | 칩 테스터, 그것을 포함하는 테스트 시스템, 그리고 그것의 테스트 방법 |
| US9490033B2 (en) * | 2013-09-27 | 2016-11-08 | Cavium, Inc. | Auto-blow memory repair |
| US9548137B2 (en) | 2013-12-26 | 2017-01-17 | Intel Corporation | Integrated circuit defect detection and repair |
| US9564245B2 (en) * | 2013-12-26 | 2017-02-07 | Intel Corporation | Integrated circuit defect detection and repair |
| US9496052B2 (en) | 2014-12-11 | 2016-11-15 | Freescale Semiconductor, Inc. | System and method for handling memory repair data |
| US9659666B2 (en) * | 2015-08-31 | 2017-05-23 | Sandisk Technologies Llc | Dynamic memory recovery at the sub-block level |
| US9653183B1 (en) * | 2016-09-01 | 2017-05-16 | Qualcomm Incorporated | Shared built-in self-analysis of memory systems employing a memory array tile architecture |
| KR20180104455A (ko) * | 2017-03-13 | 2018-09-21 | 에스케이하이닉스 주식회사 | 리페어 장치 및 이를 포함하는 반도체 장치 |
| KR102122821B1 (ko) * | 2018-02-26 | 2020-06-15 | 고려대학교 산학협력단 | 결함 정보 저장 테이블을 이용한 리페어 분석 시스템 및 그의 리페어 분석 방법 |
| US11862271B2 (en) * | 2018-12-17 | 2024-01-02 | Arm Limited | Memory testing techniques |
| US11112455B2 (en) * | 2019-02-26 | 2021-09-07 | Texas Instruments Incorporated | Built-in self-test circuits and related methods |
| EP3985675B1 (en) | 2020-08-18 | 2024-01-31 | Changxin Memory Technologies, Inc. | Method and device for repairing fail bits |
| US11797371B2 (en) | 2020-08-18 | 2023-10-24 | Changxin Memory Technologies, Inc. | Method and device for determining fail bit repair scheme |
| US11791010B2 (en) | 2020-08-18 | 2023-10-17 | Changxin Memory Technologies, Inc. | Method and device for fail bit repairing |
| US11887685B2 (en) | 2020-08-18 | 2024-01-30 | Changxin Memory Technologies, Inc. | Fail Bit repair method and device |
| US11783884B2 (en) * | 2020-12-10 | 2023-10-10 | SK Hynix Inc. | Semiconductor memory device and memory system including the same |
| US11749371B2 (en) | 2020-12-14 | 2023-09-05 | SK Hynix Inc. | Memory system including memory device performing target refresh |
| CN112908402B (zh) * | 2021-03-31 | 2022-05-10 | 长鑫存储技术有限公司 | 备用电路分派方法、装置、设备及介质 |
| US11791012B2 (en) | 2021-03-31 | 2023-10-17 | Changxin Memory Technologies, Inc. | Standby circuit dispatch method, apparatus, device and medium |
| US11881278B2 (en) | 2021-03-31 | 2024-01-23 | Changxin Memory Technologies, Inc. | Redundant circuit assigning method and device, apparatus and medium |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6020397A (ja) * | 1983-07-15 | 1985-02-01 | Toshiba Corp | 半導体メモリ |
| JPH0223592A (ja) * | 1988-07-12 | 1990-01-25 | Mitsubishi Electric Corp | 半導体装置 |
| JPH04228196A (ja) * | 1990-04-18 | 1992-08-18 | Hitachi Ltd | 半導体集積回路 |
| JPH04245100A (ja) * | 1991-01-31 | 1992-09-01 | Hitachi Ltd | 半導体メモリｉｃ |
| JPH05274873A (ja) * | 1992-01-31 | 1993-10-22 | Matsushita Electron Corp | ダイナミック・ランダム・アクセス・メモリ装置とその検査方法 |
| JPH05307897A (ja) * | 1992-05-01 | 1993-11-19 | Hitachi Ltd | 半導体記憶装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4543594A (en) * | 1982-09-07 | 1985-09-24 | Intel Corporation | Fusible link employing capacitor structure |
| US5577050A (en) * | 1994-12-28 | 1996-11-19 | Lsi Logic Corporation | Method and apparatus for configurable build-in self-repairing of ASIC memories design |
| US5841709A (en) * | 1995-12-29 | 1998-11-24 | Stmicroelectronics, Inc. | Memory having and method for testing redundant memory cells |
| US5764878A (en) * | 1996-02-07 | 1998-06-09 | Lsi Logic Corporation | Built-in self repair system for embedded memories |
| US5668818A (en) * | 1996-08-06 | 1997-09-16 | Hewlett-Packard Co. | System and method for scan control of a programmable fuse circuit in an integrated circuit |
-
1997
- 1997-05-07 US US08/852,692 patent/US5987632A/en not_active Expired - Lifetime
-
1998
- 1998-05-04 TW TW087106864A patent/TW376558B/zh active
- 1998-05-06 KR KR1019980016166A patent/KR100545225B1/ko not_active IP Right Cessation
- 1998-05-07 JP JP14057198A patent/JP4716530B2/ja not_active Expired - Lifetime
- 1998-05-07 DE DE19820442A patent/DE19820442A1/de not_active Withdrawn
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6020397A (ja) * | 1983-07-15 | 1985-02-01 | Toshiba Corp | 半導体メモリ |
| JPH0223592A (ja) * | 1988-07-12 | 1990-01-25 | Mitsubishi Electric Corp | 半導体装置 |
| JPH04228196A (ja) * | 1990-04-18 | 1992-08-18 | Hitachi Ltd | 半導体集積回路 |
| JPH04245100A (ja) * | 1991-01-31 | 1992-09-01 | Hitachi Ltd | 半導体メモリｉｃ |
| JPH05274873A (ja) * | 1992-01-31 | 1993-10-22 | Matsushita Electron Corp | ダイナミック・ランダム・アクセス・メモリ装置とその検査方法 |
| JPH05307897A (ja) * | 1992-05-01 | 1993-11-19 | Hitachi Ltd | 半導体記憶装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100354437B1 (ko) * | 2000-01-28 | 2002-09-28 | 삼성전자 주식회사 | 내장 메모리를 위한 자기 복구 회로를 구비하는 집적회로반도체 장치 및 메모리 복구 방법 |
| JP2006338854A (ja) * | 2005-05-30 | 2006-12-14 | Hynix Semiconductor Inc | テスト制御回路を有する半導体メモリ装置 |
| JP2010526396A (ja) * | 2007-04-26 | 2010-07-29 | アギア システムズ インコーポレーテッド | ヒューズ焼付け状態機械及びヒューズダウンロード状態機械に基づく内蔵メモリ修理方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100545225B1 (ko) | 2006-04-10 |
| TW376558B (en) | 1999-12-11 |
| KR19980086794A (ko) | 1998-12-05 |
| JP4716530B2 (ja) | 2011-07-06 |
| US5987632A (en) | 1999-11-16 |
| DE19820442A1 (de) | 1998-11-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4716530B2 (ja) | 自己修理回路を用い、且つ記憶位置を永久に不能としてメモリ動作を検査する方法 | |
| US5956350A (en) | Built in self repair for DRAMs using on-chip temperature sensing and heating | |
| US7085971B2 (en) | ECC based system and method for repairing failed memory elements | |
| US6085334A (en) | Method and apparatus for testing an integrated memory device | |
| US6408401B1 (en) | Embedded RAM with self-test and self-repair with spare rows and columns | |
| US5577050A (en) | Method and apparatus for configurable build-in self-repairing of ASIC memories design | |
| US5764878A (en) | Built-in self repair system for embedded memories | |
| US6829176B2 (en) | Apparatus and method for dynamically repairing a semiconductor memory | |
| US6691264B2 (en) | Built-in self-repair wrapper methodology, design flow and design architecture | |
| US7721163B2 (en) | JTAG controlled self-repair after packaging | |
| US5631868A (en) | Method and apparatus for testing redundant word and bit lines in a memory array | |
| JP2570203B2 (ja) | 半導体記憶装置 | |
| US7490274B2 (en) | Method and apparatus for masking known fails during memory tests readouts | |
| US20030214865A1 (en) | Semiconductor memory having multiple redundant columns with offset segmentation boundaries | |
| US20060253764A1 (en) | Computer system and method for redundancy repair of memories installed in computer system | |
| US7047466B2 (en) | Apparatus and method for programmable fuse repair to support dynamic relocate and improved cache testing | |
| US6397349B2 (en) | Built-in self-test and self-repair methods and devices for computer memories comprising a reconfiguration memory device | |
| US6634003B1 (en) | Decoding circuit for memories with redundancy | |
| US7210085B2 (en) | Method and apparatus for test and repair of marginally functional SRAM cells | |
| US7549098B2 (en) | Redundancy programming for a memory device | |
| US7518918B2 (en) | Method and apparatus for repairing embedded memory in an integrated circuit | |
| US6317846B1 (en) | System and method for detecting faults in computer memories using a look up table | |
| KR100825068B1 (ko) | 램 테스트 및 고장처리 시스템 | |
| US6505308B1 (en) | Fast built-in self-repair circuit | |
| JP2003100094A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050509 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050509 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071226 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080104 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080403 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20081110 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090306 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090316 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20090324 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20090626 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20100910 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20100916 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20101013 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20101018 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110216 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110329 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140408 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D02 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |