KR19980086794A - 자체수리회로를 채용한 메모리 동작 테스트 방법 및 메모리 위치를 영구적으로 디스에이블하는 방법 - Google Patents

자체수리회로를 채용한 메모리 동작 테스트 방법 및 메모리 위치를 영구적으로 디스에이블하는 방법 Download PDF

Info

Publication number
KR19980086794A
KR19980086794A KR1019980016166A KR19980016166A KR19980086794A KR 19980086794 A KR19980086794 A KR 19980086794A KR 1019980016166 A KR1019980016166 A KR 1019980016166A KR 19980016166 A KR19980016166 A KR 19980016166A KR 19980086794 A KR19980086794 A KR 19980086794A
Authority
KR
South Korea
Prior art keywords
memory
column
row
rows
address
Prior art date
Application number
KR1019980016166A
Other languages
English (en)
Other versions
KR100545225B1 (ko
Inventor
브이. 스와미 이린키
토마스 알 윅
Original Assignee
데이비드 지. 퍼르셀
엘에스아이 로직 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 데이비드 지. 퍼르셀, 엘에스아이 로직 코포레이션 filed Critical 데이비드 지. 퍼르셀
Publication of KR19980086794A publication Critical patent/KR19980086794A/ko
Application granted granted Critical
Publication of KR100545225B1 publication Critical patent/KR100545225B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/72—Masking faults in memories by using spares or by reconfiguring with optimized replacement algorithms
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0405—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals comprising complete test loop

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

메모리 장치용 테스트 방법은 특정 최악의 조건하에서만 발생할 수 있는 고장이 경(硬)기능 고장으로 변환되는 것을 특징으로 한다. 이들 위치는 이후 내장된 자체테스트(BIST)와 내장된 자체수리(BISR)회로에 의해서 감지되어 재위치된다. 우선, 테스트 스위트가 중복되는 로우와 칼럼 위치를 포함하는 메모리 어레이상에서 실행된다. 통상적으로, 이 테스트 스위트는 고장이 가장 일어나기 쉬운 상태에서 실행된다. 오동작한다고 결정되는 로우와 칼럼 위치는 다수의 이용가능한 리던던트 로우 및 칼럼과 함께 메모리 장치로부터 스캔아웃된다. 충분한 리던던트 위치가 존재한다면, 고장난 로우 및 칼럼은 각각의 대응하는 퓨즈연결을 끊음으로써 영구적으로 디스에이블된다. 이후 전원이 메모리 장치에 인가되었을 때, BIST는 경기능 고장을 가지는, 영구적으로 디스에이블된 로우 및 칼럼을 포함하여 로우 및 칼럼을 감지할 것 이다. 이들 위치로의 억세스는 이후 BISR회로에 의하여 재위치될 수 있다. 테스트 스위트는 이후 재실행되어 부가적인 에러가 발생시 장치는 결점이 있는 것으로 판명될 수 있다. 따라서, 고장나기 쉬운 메모리 어레이의 로우 및 칼럼은 결코 인에이블되지 않는다. 부가적으로, BIST 및 BISR회로는 전원이 인가될 때마다 기본 메모리 기능을 검증하고 고장난 어드레스를 재배치하는 기능을 제공한다. 메모리 어레이의 테스트 범위가 증가한다는 것은 유리한 잇점이다.

Description

자체수리회로를 채용한 메모리 동작 테스트 방법 및 메모리 위치를 영구적으로 디스에이블하는 방법.
본 발명은 디지털 전자 메모리 장치 분야에 관한 것으로서, 특히 제조 과정 동안에 이들 장치들을 테스트하는 방법에 관한 것이다.
메모리 칩의 제조업자들이 제조 현장에서 메모리 기능을 테스트하는 것은 보편화되어 있다. 칩이 테스트되어 사용자들에게 판매되기 위한 선적을 위해 보증이된 후, 사용자들은 일반적으로 그들의 시스템의 적절한 동작에 대해서 칩의 신뢰도에 의존한다. 메모리 어레이 회로 칩내의 메모리 셀의 밀도 및 라인 폭이 계속 줄어듦에 따라(현재는 0.5미크론 이하임), 이 신뢰도는 더욱 달성하기가 어렵게 된다. 메모리 장치 제조업자들의 도전 과제중 하나는 오동작 부품으로 인한 칩수율의 감소없이 메모리 용량을 증가시키는 것이다.
메모리 칩이 선적을 위하여 출하되기 전에, 메모리칩은 통상적으로 메모리 어레이내의 각각의 메모리 셀이 적절하게 기능하는 지를 검증하는 테스트를 거친다. 제작상의 결함이나 열화(degration)에 위한 고장때문에 칩내에서 높은 비율의 메모리셀이 불량으로 나타나는 일이 드물지 않기 때문에, 이 테스트 방법은 일상적으로 행해진다.
과거에, 칩 메모리는 제조 현장에서 외부 메모리 테스터 또는 자동 테스트 장치(ATE)를 사용하여 테스트되어 왔다. 이 테스트 기술은 칩이 선적되면 사용자들이 이용할 수 없기 때문에, 사용 현장에서 결함있는 메모리 셀을 감지하기가 어렵다. 비록 사용자들이 테스트 장치를 사용가능하다고 하여도, 현장 수리가 비싸고 시간이 소모되며 비실용적이다.
현장 수리가 복잡하기 때문에, 어떤 메모리 칩들은 내장된 자체테스트(built-in self test, BIST)와 내장된 자체수리(built-in self repair, BISR) 회로가 설치되어 있다. 여기서 사용되는 BIST라는 용어는 실제 테스트에 관한 것이고, BIST 유닛과 BIST 회로라는 용어는 BIST를 실행하는 회로에 관한 것이다. 유사하게, BISR 이라는 용어는 내장된 자체수리과정에 관한 것이며, BISR 유닛과 BISR 회로는 BISR을 실행하는 회로에 관한 것이다. BIST는 칩 전원의 기동(power-up)시, 메모리로 다양한 패턴들을 판독(read)하고 기록(write)함으로써 동작하여 고장 메모리셀을 결정한다. 고장 셀이 존재하면, BISR 회로는 고장 셀을 포함하는 로우 또는 칼럼을 메모리 어레이내의 여분의 로우 또는 칼럼으로 재할당한다. 그러므로, 모든 셀들이 동작 불능한 경우에도 본 칩들의 기능을 다할 수 있다. 왜냐하면, BIST와 BISR은 전원이 시스템에 인가될 때 마다 실행되어 다음의 시스템 전원 기동과의 사이에 발생하는 잠재적 고장도 현장에서 감지될 수 있기 때문이다.
BIST와 BISR은 메모리 장치를 포함하는 시스템에 전원이 들어왔을 때 존재하는 동작 조건에서 실행되므로, 열화된 조건에서 고장나기 쉬운 메모리셀을 판정하지 못할 수도 있다. 예컨대, 동적 메모리셀의 리프레시 간격은 온도와 강한 함수 관계에 있기 때문에, 온도가 상승함에 따라서 셀의 필수적인 리플레시 간격은 감소한다. BIST와 BISR은 전원 기동시에 리플레시 간격 테스트를 실행하지만, 이 때의 시스템 온도는 고장을 야기할 정도의 충분한 온도가 아닐 수도 있다. 그러나, 이후 시스템 온도는 하나 또는 그 이상의 메모리셀이 고장나는 온도까지 상승할 수 있다. BIST와 BISR이 시스템 전원 기동시에 이미 실행되었기 때문에, BISR은 이들 셀로의 억세스를 재위치(redirect)시키지 않아서 엄청난 시스템 에러를 유발할 수 있다.
그러므로, 사용 현장에서 고장을 동적으로 감지하고 수리하는 기능을 여전히 유지하면서도, 열화된 조건하에서 고장나기 쉬운 메모리 위치를 판정하고 디스에이블시키는 테스트 방법을 가지는 것이 바람직할 것이다.
도 1은 메모리 기억장치의 일실시예의 블록도이고,
도 2는 메모리 기억장치내의 내장된 자체테스트와 제어회로의 일실시예의 블록도이고,
도 3은 메모리 기억장치내의 내장된 자체수리회로의 일실시예의 블록도이고,
도 4는 로우 및 칼럼 리던던시를 포함하는 메모리 어레이의 일실시예의 블록도이고,
도 5는 메모리 기억장치 테스트 방법의 일실시예의 플로차트이다.
상기 대략 설명한 문제점들은 본 발명에 따른 테스트 방법에 의하여 대부분 해결된다. 일실시예에서, 특정 최악의 상태하에서만 발생할 수 있는 고장이 경기능 고장(hard functional failure)으로 변환되는 것을 특징으로 하는 메모리 장치용 테스트 방법이 제공된다. 이들 위치는 이후 내장된 자체테스트(BIST)와 내장된 자체수리(BISR)회로에 의해서 감지되어 재위치된다. 우선, 테스트 스위트(suite)가 중복되는 로우와 칼럼 위치를 포함하는 메모리 어레이상에서 실행된다. 통상적으로, 이 테스트 스위트는 고장이 가장 일어나기 쉬운 상태에서 실행된다. 오동작한다고 결정되는 로우와 칼럼 위치는 다수의 이용가능한 리던던트 로우와 칼럼과 함께 메모리 장치로부터 스캔아웃된다. 충분한 리던던트 위치가 존재한다면, 고장난 로우 및 칼럼은 각각의 대응하는 퓨즈연결을 끊음으로써 영구적으로 디스에이블된다. 이후 전원이 메모리 장치에 인가되었을 때, BIST는 경기능 고장을 가지는, 영구적으로 디스에이블된 것을 포함하여 로우 및 칼럼을 감지할 것이다. 이들 위치로의 억세스는 이후 BISR 회로에 의하여 재위치되어도 된다. 테스트 스위트는 이후 재실행되어도 되며, 부가적인 에러가 발생시에는 장치는 결점이 있는 것으로 간주된다.
따라서, 고장나기 쉬운 메모리 어레이의 로우 및 칼럼은 결코 인에이블되지 않는다. 부가적으로, BIST 및 BISR회로는 장치에 전원이 인가될 때마다 기본 메모리 기능을 검증하고 고장난 어드레스를 재배치하는 기능을 제공한다. 메모리 어레이의 테스트 범위가 증가한다는 것은 유리한 잇점이다.
광범위하게 말하면, 본 발명은 복수의 로우를 포함하는 메모리 어레이를 포함하는 메모리 장치를 테스트하는 방법에 관한 것이다. 본 방법은 특정 동작 조건의 세트하에서 복수의 로우상에서 주어진 테스트를 실행하고, 주어진 테스트로부터의 결과에 따라 복수의 로우내에 특정 로우가 고장인 것을 결정한다. 본 방법은 특정 로우로의 메모리 억세스를 영구적으로 디스에이블하는 단계를 더 구비한다. 부가하여, 본 방법은 정상의 동작 상태동안 메모리 장치에 전원이 인가되는 것에 따라 메모리 어레이상에서 자체테스트 동작을 실행하며, 상기 자체테스트 동작은 특정 로우를 포함하는 메모리 어레이내에서 오동작하는 로우를 판정한다. 마지막으로, 본 방법은 각각의 오동작 로우에 대해서 리던던트 로우를 인에이블링 한다.
본 발명은 복수의 칼럼을 포함하는 메모리 어레이를 포함하는 메모리 장치를 테스트하는 방법에 관한 것이다. 본 방법은 특정 동작 조건의 세트하에서 복수의 칼럼상에서 주어진 테스트를 실행하고, 주어진 테스트로부터의 결과에 따라 복수의 칼럼내에 특정 칼럼이 고장인 것을 결정한다. 본 방법은 특정 칼럼으로의 메모리 억세스를 영구적으로 디스에이블하는 단계를 더 구비한다. 부가하여, 본 방법은 정상의 동작 상태동안 메모리 장치에 전원이 인가되는 것에 따라 메모리 어레이상에서 자체테스트 동작을 실행하며, 상기 자체테스트 동작은 특정 칼럼을 포함하는 메모리 어레이내에서 오동작하는 칼럼을 판정한다. 마지막으로, 본 방법은 각각의 오동작 로우에 대해서 리던던트 칼럼을 인에이블링 한다.
도 1에 메모리 기억장치(100)의 일실시예의 블록도가 도시되어 있다. 도시된 바와 같이, 메모리 기억장치(100)는 내장된 자체 테스트(BIST)유닛(120)에 연결된 내장된 자체수리(BISR)유닛(110)과 제어블록(130)을 포함한다. 제어블록(130)은 메모리 기억장치(100)로 입력되는 어드레스(132), 기록인에이블(134), 데이터 인(data in) 신호(136)같은 다양한 입력을 수신한다. 로우 어드레스 스트로브(150)와 칼럼 어드레스 스트로브(152) 또한 메모리 기억 유닛(100)으로의 입력값이지만, 내부 연결은 단순성을 위하여 도 1에 도시되지 않았다. 제어블록(130)은 또한 메모리 기억장치(100)의 출력값으로서 데이터 아웃 신호(138)를 전달한다. BISR 유닛(110)은 보정 어드레스 선택(corrected address select)(112), 보정 어드레스(114), 비보정 어드레스(116)에 의해서 제어블록(130)에, 그리고 에러버스(122)에 의해서 BIST 유닛(120)에 연결된다. BIST 유닛(120)은 BIST 선택(124)을 포함하는 몇몇의 신호에 의해서 제어블록(130)에 연결된다. 메모리 어레이(140)는 제어블록(130)으로부터 다양한 입력값을 수신하고, BIST 유닛(120)과 제어블록(130) 양쪽 모두에게 출력값을 전달한다.
일반적으로 말해서, BIST와 BISR은 메모리 기억장치(100)에 채용가능하여, 고장난 메모리셀에 대한 향상된 테스트 범위를 제공한다. 일실시예에서, BIST 유닛(120)은 전원 인가시에 다양한 테스트 패턴에 의하여 메모리 어레이(140)를 순환한다. 고장난 로우 또는 칼럼이 감지될 때마다, 이 정보는 BISR 유닛(110)으로 전달되어, 상기 BISR 유닛(110)은 고장 위치로의 억세스를 어레이내의 리던던트 로우 또는 칼럼으로 재할당하도록 시도한다. BISR 유닛(110)은 모든 인커밍 어드레스(비보정 어드레스(116)상으로 전달된)를 모니터하여, BIST에 의하여 감지된 고장 어드레스와의 일치가 있는지를 결정한다. 일치가 발견되면, BISR 유닛(110)은 제어블록(130)으로 보정 어드레스(114)를 전달하여, 재할당된 로우 또는 칼럼이 원래 어드레스된 위치 대신에 억세스되게 된다. 메모리 어레이내의 각 셀과 재위치 어드레스를 테스트하는 BIST와 BISR의 본 조합은 메모리 칩으로 전원이 인가될 때마다 실행된다.
상기 전술한 것처럼, BIST와 BISR은 전원이 인가될 때 고장나는 메모리 위치만을 감지하며, 주어진 시간 이후에 발생할 수 있는(예컨대, 시스템이 가열된 후 발생될 수도 있는 온도와 관련된 고장) 고장 메모리 위치는 감지하지 않는다. 그러나, 이들 위치는 제조 테스트 동안에 감지되어 영구적으로 디스에이블될 수도 있다. 일실시예에서, 고장난 로우 또는 칼럼은 메모리셀에 부착된 제어회선에 채용된 퓨즈연결을 끊음으로써 디스에이블된다. 이제, 디스에이블된 로우 또는 칼럼은 기능이 영구적으로 고장났으므로, 이후 BIST와 BISR은 현장에서 이들 메모리 위치들을 판정할 수 있을 것이다. 이들 어드레스로의 억세스는 BISR 유닛(110)에 의하여 제대로 동작하는 위치로 재배치될 것이다.
메모리 기억장치(100)의 메모리 어레이(140)로 억세스하기 위하여, 로우 어드레스가 로우 어드레스 스트로브 신호(150)와 연계되어 어드레스(132)상에서 구동되어 메모리 어레이(140)내에서 특정 로우를 선택한다. 기록 동작을 위하여는, 또한 기록될 데이터가 데이터 인 신호(136)상에 구동된 상태에서 기록 인에이블(134)이 발생된다. 판독 동작을 위해서는, 판독인에이블(134)은 데이터가 데이터 인 신호(136)상에 구동되어 있지 않은 상태에서 소멸된다. 다음에, 칼럼 어드레스가 칼럼 어드레스 스트로브 신호(152)와 연계되어 어드레스(132)상에서 구동되어, 메모리 어레이(140)내의 특정 칼럼을 선택한다. 기록 동작시에는, 데이터 인 신호(136)상의 값은 메모리 어레이(140)내의 선택된 로우 및 칼럼의 교차점의 메모리셀에 기록된다. 판독 동작시에는 로우 및 칼럼의 교차점에서의 메모리셀의 값은 데이터 아웃 신호(138)상에 전달된다.
BIST 유닛(120)은 또한 제어블록(130)을 통하여 입력값을 메모리 어레이(140)로 구동시킬 수 있다. 아래에 설명되겠지만, BIST 유닛(120)은 패턴을 판독하고, 메모리 어레이(140)로 이를 기록하여, 메모리 어레이(140)내의 셀의 다양한 고장을 테스트한다. 어드레스와 제어신호는 BIST 선택신호(124)에 의해 외부 핀상에 전달된 신호중에서 선택된다. BIST 유닛(120)이 에러를 감지할 경우, 고장 정보는 에러버스(122)상에서 BISR 유닛(110)으로 전달된다. BISR 유닛(110)은 고장 어드레스를 기억하고, 이들 파손 어드레스 위치로의 억세스를 메모리 어레이(140)내의 리던던트 로우 또는 칼럼으로 재위치시킨다. BISR은 인커밍 비보정 어드레스(116)를 모니터하여, 재배치되어야 할 어드레스로의 억세스를 체크한다. 이러한 상태가 감지될 경우, 보정 어드레스는 보정 어드레스 선택신호(112)에 의해 제공된 선택제어와 함께 보정 어드레스(114)상에서 전달된다.
도 2는 도 1에 도시된 메모리 기억장치(100) 일부의 블록도를 더욱 자세히 나타낸 것이다. 도 1의 회로부에 대응되는 회로부에는 동일한 참조 번호가 사용되었다.
도 2에 도시된 BIST 유닛(120) 부분은 상태머신(state machine) 제어기(210), BIST 어드레스 발생기(220), BIST 데이터 발생기(230), 비교기(240)를 포함한다. 상태머신 제어기(210)는 BIST 어드레스 발생기(220)와 BIST 데이터 발생기(230)로의 입력값을 구동시킬 뿐 아니라, BIST 기록 인에이블 신호(234)도 구동시킨다. BIST 어드레스 발생기(220)는 BIST 어드레스(232)를 구동시키는 반면, BIST 데이터 발생기(230)는 BIST 데이터 인 신호(236)를 구동시킨다. BIST 데이터 인 신호(236)는 또한 비교기(240)로의 입력값이며, 상기 비교기(240)는 또한 메모리 어레이(140)로부터 데이터 아웃 신호(138)를 수신한다. 비교기(240)의 출력값인 에러신호(248)는 에러버스(122)의 일부로서 BISR 유닛(110)으로 BIST 어드레스(232)와 함께 전달된다. BIST 어드레스(232), BIST 기록 인에이블(234), BIST 데이터 인 신호(236)는 멀티플렉서 제어신호 BIST 선택(124)과 함께 제어블록(130)으로 구동된다.
도 2에 도시된 제어블록(130) 부분은 어드레스 멀티플렉서(250), 보정 어드레스 멀티플렉서(252), 기록 인에이블 멀티플렉서(254), 데이터 인 멀티플렉서(256)를 포함한다. 어드레스 멀티플렉서(250)는 외부 핀으로부터의 어드레스(132) 및 BIST 어드레스(232)중에서 선택하여(BIST 선택(124)에 기초하여), 비보정 어드레스(116)를 보정 어드레스 멀티플렉서(252)와 BISR 유닛(110)으로 전달한다. 멀티플렉서(252)는 또한 BISR 유닛(110)으로부터 보정 어드레스(114)와 제어신호로서 보정 어드레스 선택(112)을 수신한다. 보정 어드레스 멀티플렉서(252)의 출력값은 어레이 어드레스(242)이며, 메모리 어레이(140)로 들어간다. 기록 인에이블 멀티플렉서(254)는 외부 핀으로부터의 기록 인에이블(134) 및 BIST 기록 인에이블(234)중에서 선택하여(BIST선택(124)에 기초하여), 어레이 기록 인에이블(244)을 메모리 어레이(140)로 전달한다. 마찬가지로, 데이터 인 멀티플렉서(256)는 외부 핀으로부터의 데이터 인 신호(136) 및 BIST 데이터 인 신호(236)중에서 선택하여(BIST 선택(124)에 기초하여) 메모리 어레이(246)로 어레이 데이터 인 버스(246)를 전달한다.
전원이 메모리 기억장치(100)에 인가되었을 때, BIST 유닛(120)은 테스트 알고리즘을 시작하여 메모리 어레이(140)의 동작을 검증한다. 통상적인 테스트 패턴은 메모리 어레이(140)의 고착(stuck-at), 브리징(bridging), 데이터 유지 고장(data retention faults)등을 체크할 수 있다. 고착 고장이란 특정 셀이 특정 값에 고착된 것을 의미하고, 브리징 고장이란 셀이 인접셀로 단락되었다는 것을 의미한다. 데이터 유지 고장이란 셀이 리프레시 간격 사양을 만족시키지 못했다는 것을 의미한다.
메모리 기억장치(100)의 일실시예에 있어서, BIST 유닛(110)은 단지 다양한 테스트 패턴을 순환하도록 프로그램된 상태머신이다. BIST 어드레스 발생기(220)는 테스트 알고리즘에 의하여 지정된 순서에 따라 어드레스를 발생한다. 일실시예에서, 어드레스 발생기(220)는 메모리 어레이(140)의 첫 어드레스를 가리키도록 초기화한후, 상태머신 제어기(210)로부터의 적절한 입력신호에 응답하여 모든 이용가능한 어드레스 위치를 순환하는 계수회로(counter circuit)이어도 된다. 부가적으로, 상태머신 제어기(210)는 BIST기록 인에이블신호(234)를 구동시켜 테스트 알고리즘에 의하여 규정된 대로 메모리 어레이(140)로의 판독 또는 기록 동작 중 하나를 선택한다. BIST 데이터 발생기(230)는 상태머신 제어기(210)으로부터의 부가적인 제어신호에 따라 BIST 데이터 인 신호(236)상에 데이터값을 발생한다. 이 값은 기록사이클동안에 어레이 데이터 인 신호(246)상에서 메모리 어레이(140)로 전달된다. 판독사이클에서 이 값은 BIST 데이터 인 신호(236)상에서 비교기(240)로 전달되며, 상기 비교기(240)는 또한 데이터 아웃 신호(138)상의 메모리 어레이(140)의 출력값을 수신한다. 이후, 비교기(240)는 BIST 데이터 인 신호(236)와 데이터 아웃 신호(138)상의 값을 비교하여, 불일치가 감지된 경우 에러신호(248)를 발생시킨다. 이 신호와 고장 어드레스를 나타내는 BIST 어드레스(232)는 에러버스(122)를 통하여 BISR 유닛(110)으로 전달된다.
BIST 유닛(120)이 테스트를 완료한 후, 상태머신 제어기(210)는 비활성 상태가 되어 더 이상 BIST 선택(124)을 발생시키지 않는다. 이때, 메모리 기억장치(100)는 이제 외부 핀으로부터 메모리 어레이(140)에 대한 요구를 충족시킬 수 있다. BIST 선택(124)이 비활성이므로, 어드레스(132)는 어드레스 멀티플렉서(250)에서 선택될 것이며, 기록 인에이블(134)은 기록 인에이블 멀티플렉서(254)에서 선택될 것이며, 데이터 인(136)은 데이터 인 멀티플렉서(256)에서 선택될 것이다. 따라서, 이들 신호는 각각의 멀티플렉서들을 통하여 메모리 어레이(140)로 전달될 것이다.
이제 도 3에, BISR 유닛(110)의 일실시예의 블록도가 도시되어 있다. 도 1의 회로부에 대응되는 회로부에는 동일한 참조번호가 사용되었다.
도시한 것 처럼, BISR 유닛(110)은 로우자체수리유닛(310), 칼럼자체수리유닛(320), BISR 제어로직블록(330), 로우/칼럼 어드레스보정 멀티플렉서(340), 에러감지로직블록(350)을 구비한다. 비보정 어드레스(116)는 로우자체수리유닛(310)과 칼럼자체수리유닛(320) 양자 모두로 전달된다. 로우자체수리유닛(310)내에서 비보정 어드레스(116)가 로우파손 표시기억장치(312)로 인덱스되며, 상기 로우파손 표시기억장치는 로우힛신호(row hit signal)(316)를 BISR 제어로직(330)으로 전달한다. 로우자체수리유닛(310)은 또한 로우파손 표시기억장치(312)의 각 위치에 대응하는 엔트리가 구비되어 있는 로우어드레스 보정기억장치(314)를 포함한다. 에러감지로직(350)으로부터의 입력값에 의하여 선택되었을 때, 이들 엔트리들 중 하나는 로우어드레스보정(334)을 통해 로우/칼럼 어드레스보정 멀티플렉서(340)로 전달된다. 유사하게, 칼럼자체수리유닛(320)내에서 비보정 어드레스(116)가 칼럼파손 표시기억장치(322)로 인덱스되며, 상기 칼럼파손 표시기억장치는 칼럼힛신호(326)를 BISR 제어로직(330)으로 전달한다. 칼럼자체수리유닛(320)은 또한 칼럼고장 표시기억장치(322)의 각 위치에 대응하는 엔트리가 구비되어 있는 칼럼어드레스 보정기억장치(324)를 포함한다. 에러감지로직(350)으로부터의 입력값에 의하여 선택되었을 때, 이들 엔트리들 중 하나는 칼럼어드레스보정(336)을 통해 로우/칼럼 어드레스보정 멀티플렉서(340)로 전달된다. BISR 제어로직블록(330)은 제어블록(130)으로부터의 로우/칼럼 선택신호와, 로우힛신호(316)와, 칼럼힛신호(326)를 수신하여 제어블록(130)으로 보정어드레스선택(114)을 전달하고, 로우/칼럼 어드레스 보정선택(332)을 로우/칼럼 어드레스 보정멀티플렉서(340)로 전달한다. 로우/칼럼 어드레스 보정멀티플렉서(340)는 로우/칼럼 어드레스 보정선택(332)을 기초로 하여 로우 어드레스보정(334) 및 칼럼 어드레스보정(336)중에서 선택하여 보정어드레스(112)를 전달한다. 에러감지로직은 에러신호(248)와 BIST 어드레스(232)를 구비하는 에러버스(122)를 수신하여, 에러어드레스를 로우자체수리유닛(310)과 칼럼자체수리유닛(320)으로 전달한다.
도 2를 참조로 하여 상기 설명한 바와 같이, BIST는 메모리 어레이(140)상에서 장치의 전원이 들어왔을 때 실행된다. 에러가 비교기(240)에 의하여 감지되었을 때, 에러신호(248)는 발생되어 BIST 어드레스(232)와 함께 에러보정로직블록(350)으로 전달된다. 에러신호(248)가 유효한 경우, 대응되는 BIST 어드레스(232)는 로우자체수리유닛(310)과 칼럼자체수리유닛(320) 양자 모두로 전달된다. 제어블록(130)으로부터 전달된 로우/칼럼 선택로직신호(미도시)에 따라 이들 유닛들중 하나는 고장 어드레스를 기억할 것이다. 고장 어드레스가 로우 어드레스인 경우, 기억장치 위치는 로우고장 표시기억장치(312)내일 것이다. 역으로, 고장 어드레스가 칼럼 어드레스인 경우, 기억장치 위치는 칼럼고장 표시기억장치(322)내일 것이다.
고장로우 어드레스가 감지되어 로우고장 표시기억장치(312)내에 기억될 때, 리던던트 로우 어드레스(사용가능시)가 고장위치에 할당되어 로우어드레스 보정기억장치(314)내에 저장된다. 유사하게, 고장칼럼 어드레스가 감지되어 칼럼고장 표시기억장치(322)내에 기억될 때, 리던던트 칼럼 어드레스(사용가능시)가 고장위치에 할당되어 칼럼어드레스 보정기억장치(324)내에 저장된다. 일실시예에서, 로우자체수리유닛(310)은 메모리 어레이(140)의 칼럼 테스트시에 활성화되며, 칼럼자체수리유닛(320)은 로우 테스트시에 활성화된다. 이것은 칼럼고장이 로우테스트 결과에 영향을 미치는 것을 막아주며, 그 역의 경우도 마찬가지다. 상기 경우중 어느 경우든, 리던던트 위치가 사용가능하지 않는 경우에 BISR은 BIST와 통신하여 어드레스가 재할당될 수 없음을 나타낸다. 이후, BIST는 메모리 기억장치(100)가 결함이 있다는 것을 나타내는 치명적 에러를 나타낼 것이다.
BIST가 완료된 후, 메모리 기억장치(100)는 정상 동작을 시작할 것이다. 메모리 어레이(140)로의 요구는 대응되는 BIST 발생신호 대신에 어드레스(132), 기록 인에이블(134), 데이터 인 신호(136)상에서 형성될 것이다. 이 경우에 어드레스(132)는 어드레스 멀티플렉서(250)에 의하여 선택될 것이며, 비보정 어드레스(116)상에서 BISR 유닛(110)내의 로우자체수리유닛(310)과 칼럼자체수리유닛(320) 양자 모두로 전달된다. 억세스가 로우어드레스 또는 칼럼어드레스로 되는냐에 따라 선택될 유닛이 결정된다.
어드레스가 로우어드레스인 경우, 비보정 어드레스(116)는 로우고장 표시기억장치(312)로 인덱스될 것이다. 일치가 발견되면, 로우힛신호(316)는 BISR 제어로직블록(330)으로 발생될 것이다. 칼럼힛신호(326)는 칼럼어드레스로의 억세스가 아니므로 활성화되지 않을 것이다. 또한, 로우고장 표시기억장치(312)에서 발견된 일치에 대응하는 로우어드레스 보정기억장치(314)의 엔트리는 로우 어드레스보정(334)상에서 로우/칼럼 어드레스보정 멀티플렉서(340)로 전달될 것이다. BISR 제어로직(330)은 로우/칼럼 어드레스 보정선택(332)을 멀티플렉서(340)로 구동시켜서, 보정어드레스(112)로서 전달되는 것으로 어드레스보정(334)을 선택한다. 부가적으로, BISR 제어로직(330)은 활성화되는 로우힛신호(316)에 따라 보정어드레스선택(114)을 발생시킨다. 상기 전술한 바와 같이, 보정 어드레스선택(114)은 제어로직(130)에 의하여 보정어드레스(112) 또는 비보정어드레스(116)중 하나를 선택하여 메모리 어레이(140)로 전달하는데 사용된다.
유사하게, 어드레스가 칼럼어드레스인 경우, 비보정 어드레스(116)는 칼럼고장 표시기억장치(322)로 인덱스될 것이다. 일치가 발견되면, 칼럼힛신호(326)는 BISR 제어로직블록(330)으로 발생될 것이다. 로우힛신호(316)는 로우어드레스로의 억세스가 아니므로 활성화되지 않을 것이다. 또한, 칼럼고장 표시기억장치(322)에서 발견된 일치에 대응하는 칼럼어드레스 보정기억장치(324)의 엔트리는 칼럼 어드레스보정(336)상에서 로우/칼럼 어드레스보정 멀티플렉서(340)로 전달될 것이다. BISR 제어로직(330)은 로우/칼럼 어드레스 보정선택(332)을 멀티플렉서(340)로 구동시켜서, 보정어드레스(112)로서 전달되는 것으로 칼럼 어드레스보정(334)을 선택한다. 부가적으로, BISR 제어로직(330)은 활성화되는 칼럼힛신호(316)에 따라 보정어드레스선택(114)을 발생시킨다. 상기 전술한 바와 같이, 보정 어드레스선택(114)은 제어로직(130)에 의하여 보정어드레스(112) 또는 비보정어드레스(116)중 하나를 선택하여 메모리 어레이(140)로 전달하는데 사용된다.
상기 전술한 바와 같이, BIST 유닛(120)과 BISR 유닛(110)은 전원이 들어올 때, 메모리 어레이(140)내의 고장 메모리셀을 감지한다. 이후, 이 어드레스들로의 억세스는 다른 위치로 변경되며, 이로 인하여 메모리 기억장치(100)의 동작이 계속되도록 한다. 그러나, BIST가 실행된 후에, 메모리 어레이(140)의 특정 로우 또는 칼럼이 고장난 경우는 BISR 유닛(110)에 의하여 재배치되지 않는다. 그러므로, BIST와 BISR은 메모리 고장의 몇몇의 형태는 감지할 수 없고, 특히 일정 기간 이후 또는 열화된 동작 상태에서 발생하기 쉬운 메모리 고장은 감지할 수 없다. 따라서, 그러한 고장이 일어나기 쉬운 로우 또는 칼럼으로의 억세스는 잠재적인 데이터 손실을 초래할 수도 있다. 비록, 메모리 장치가 사용자측으로 선적되면 이들 한계 메모리셀의 판정이 어렵고 비실용적이라고 해도, 이러한 셀들은 제조 과정동안에 보다 쉽게 감지될 수 있다. 한계 메모리 로우와 칼럼을 판정하여 영구적으로 디스에이블함으로써 사용자 측에서 실행되는 후속 BIST와 BISR 동작이 이들 로우와 칼럼으로의 억세스를 감지하여 재배치하여도 된다. 아래에 설명되듯이, 이들 로우와 칼럼은 고장 로우 또는 칼럼에 부착된 퓨즈연결을 끊음으로써 디스에이블될 수 있다.
도 4는 메모리 어레이(140)와 이에 대응되는 기록회로의 일실시예의 블록도를 도시한 것이다. 메모리 어레이(140)내의 판독회로는 단순성을 위하여 생략되었다. 도 1의 회로부와 대응되는 회로부의 참조번호는 동일하게 사용되었다.
도시된 바와 같이, 메모리 어레이(140)는 로우디코더(410), 칼럼디코더(420), 센스증폭기블록(440)에 연결된 복수의 메모리셀(430A∼430Q)(이후 셀(430)이라 칭함)을 포함한다. 셀(430)은 또한 셀(430M, 430N, 430P, 430Q)을 구비하는 여분(spare) 로우(412)를 포함한다. 또한, 셀(430)은 셀(430D, 430H, 430L, 430Q)을 구비하는 여분 칼럼(422)을 포함한다. 셀(430)은 기록워드회선(432A∼D)-이후 기록워드회선(432)이라 칭함-에 의하여 로우디코더(410)에 연결된다. 각각의 기록워드회선(432)은 대응되는 로우퓨즈연결(436A∼D)-이후 로우퓨즈연결(436)이라 칭함-을 포함한다. 각각의 로우퓨즈연결(436)은 퓨즈연결중 하나를 끊음으로써 로우디코더(410)로부터 로우를 분리시켜 로우를 사용불가능하게 하도록 구성되었다. 유사하게, 셀(430)은 기록비트회선(434A∼D)-이후 기록비트회선(434)이라 칭함-에 의하여 칼럼디코더(420)와 센스증폭기블록(440)에 연결된다. 각각의 기록비트회선(434)은 대응되는 칼럼퓨즈연결(438A∼D)-이후 칼럼퓨즈연결(438)이라 칭함-을 포함한다. 각각의 칼럼퓨즈연결(438)은 퓨즈연결중 하나를 끊음으로써 칼럼디코더(420)로부터 칼럼을 분리시켜 칼럼을 사용불가능하게 하도록 구성되었다. 로우디코더(410)와 칼럼디코더(420)는 제어블록(130)으로부터 어레이 어드레스(242)와, 단순성을 위하여 도 4에 도시되지 않은 다른 제어신호들을 수신한다. 칼럼디코더(420)는 또한 어레이 데이터 인 버스(246)상에 입력 데이터를 수신하여 데이터 아웃 신호(138)를 출력값으로서 전달한다.
메모리 어레이(140)의 특정셀에 값을 기록하기 위하여, 우선 로우 어드레스가 로우 억세스를 나타내는 적절한 제어신호와 함께 어레이 어드레스(242)상에 전달된다. 로우디코더(410)는 특정기록워드회선(432)을 선택하고, 그 로우상의 모든 셀들을 활성화시킨다. 다음, 칼럼 어드레스가 칼럼 억세스를 나타내는 적절한 제어신호와 함께 어레이 어드레스(242)상에 전달되어 칼럼디코더(420)로 제공된다. 또한, 기록될 목표 데이터값은 어레이 데이터 인 신호(246)상에 전달된다. 칼럼디코더(420)는 칼럼 어드레스에 따라 특정 기록비트회선(434)을 선택하고, 센스증폭기블록(440)의 대응하는 센스증폭기를 활성화시켜 목표 데이터값이 적절한 기록비트회선(434)상에서 구동된다. 선택된 로우에 대응하는 로우퓨즈연결(436) 또는 선택된 칼럼에 대응하는 칼럼퓨즈연결(438)이 끊어지면, 그 위치로의 후속 기록 억세스가 실패한다는 것에 주목바란다. 아래에 설명되겠지만, 이들 퓨즈연결은 끊어져서 한계동작특성을 가질 수도 있는 메모리 어레이(140)내의 위치를 디스에이블할 수도 있다.
메모리 어레이(140)에 도시된 퓨즈연결의 다른 실시예들도 가능하다는 것에 주목바란다. 예컨대, 로우와 칼럼 퓨즈연결들은 유사한 효과를 위하여 어레이의 판독워드회선과 판독비트회선에 채용되어도 된다.
상기 설명한 바와 같이, BIST 유닛(120)과 BISR 유닛(110)은 메모리 어레이(140)상에서 일련의 테스트를 실행하여 올바른 동작을 검증한다. 통상적인 테스트 시퀀스는 어레이(140)의 모든 셀(430)에 로직로우(low)값을 기록하는 단계와, 이어서 모든 셀로부터 값을 판독하여 기록이 성공적이었는지를 판단하는 단계를 포함할 수 있다. 동일한 테스트가 로직하이(high)값을 사용하여 실행되어도 된다. 모든 로우와 칼럼은 통상적으로 이러한 방식으로 리던던트 로우와 칼럼을 포함하여 테스트된다. 에러가 있는 경우에 고장위치의 어드레스는 BISR 유닛(110)으로 보고된다. 억세스가 비리던던트 로우 또는 칼럼(도 4에서, 기록워드회선(432A∼C)에 대응하는 로우와 기록비트회선(434A∼C)에 대응하는 칼럼)에 대한 것인 경우, BISR 유닛(110)은 리던던트 로우 및 칼럼(도 4에서는 여분 로우(412) 또는 여분 칼럼(422))으로 고장위치를 재배치하도록 시도한다. 리던던트 로우 또는 칼럼이 결점이 있는 것으로 판명되면, 이들은 재배치용으로 사용되지 않는다. 단일셀이 고장난 경우에는 로우 또는 칼럼 중 하나가 재배치되어도 된다. 로우에서의 여러 셀이 고장난 경우(아마도 불량 기록워드회선(432)로 인해서), 로우는 재배치된다. 유사하게, 칼럼에서의 고장난 여러 셀을 위하여 칼럼이 재배치된다. 리던던트 로우 및 칼럼이 사용가능한 한, BISR 유닛(110)은 고장위치의 재배치를 계속할 것이다. 재배치할 수 있는 위치보다 더 많은 고장이 감지되면, BIST 유닛(110)은 치명적인 에러임을 나타낸다.
BISR 유닛(110)은 상기 전술한 바와 같이 대응하는 재배치된 어드레스와 함께 고장 로우/칼럼 어드레스를 기억한다. 고장 어드레스로의 후속 억세스는 BISR 에 의하여 감지되며, 상기 BISR은 비보정 어드레스(116)를 경유하는 모든 메모리 요구를 모니터한다. 이후, BISR 유닛(110)은 제어로직(130)에 보정 어드레스(114)와 보정 어드레스 선택(112)을 공급한다. 이러한 방식으로, 고장어드레스는 메모리 어레이(140)로 들어가기 전에 재배치된 어드레스로 대체된다.
도 5에 메모리 기억장치(100)용 테스트 방법(500)의 플로차트가 도시되어 있다. 도시한 바와 같이, 방법(500)은 스텝 510으로 시작되어 특정 테스트 스위트가 메모리 기억장치(100)내의 메모리 어레이(140)상에서 실행된다. 다음, 스텝 520에서 그 결과가 처리되고 고장 로우 또는 칼럼이 존재하는지를 판단한다. 고장 로우 또는 칼럼이 없는 경우, 스텝 580이 실행되어 메모리 기억장치가 동작가능하다는 것을 나타낸다. 고장 로우와 칼럼이 존재하는 경우, 스텝 530에서 이들 어드레스들은 메모리 어레이(140)내의 다수의 사용가능한 리던던트 로우와 칼럼과 함께 메모리 기억장치(100)로부터 스캔아웃된다. 스텝 540에서 다수의 사용가능한 중복 로우와 칼럼은 다수의 고장 로우와 칼럼과 비교된다. 사용가능한 로우 또는 칼럼의 수가 충분하지 않은 경우, 스텝 590이 실행되어 이 부품은 결점이 있다는 것을 나타낸다. 그러나, 충분한 수의 로우와 칼럼이 존재할 경우, 스텝 550이 실행되어 로우 또는 칼럼에 연결된 퓨즈연결을 끊음으로써 스텝 510에서 실행된 특정 테스트 스위트에서 실패된 위치가 디스에이블된다. 이는 특정세트의 동작 상태하에서만 존재할 수도 있는 고장이, 전원의 상승시에 BIST와 BISR에 의하여 항상 감지가능한 기능적 고장으로 변환된다. 특정 테스트 스위트는 스텝 560에서 BISR을 사용하여 재실행된다. 충분한 수의 리던던트 로우와 칼럼이 남아있는 경우에는 스텝 550에서 디스에이블된 로우와 칼럼이 리던던트 위치로 재배치된다. 다시, 스텝 570에서 고장 결과의 결정이 이뤄진다. 고장 로우 또는 칼럼(디스에이블된 로우와 칼럼은 재배치되었으므로 통과되어야 한다)이 존재하는 경우에는 스텝 590이 실행되어 이 부품에 결함이 있는 것으로 판단되며, 고장 로우 또는 칼럼이 없는 경우에는 스텝 580이 실행되어 장치가 동작가능하다고 판단된다.
일실시예에서, 먼저 도통 및 누설에 대한 표준 D.C 테스트를 실행한 후, 상기 설명한 테스트 스위트가 메모리 기억장치(100)상에서 실행된다. 테스트 스위트는 높은 전원전압 및 낮은 전원전압 모두에서 실행되는 총체적인 기능 테스트로 시작된다. 이 테스트는 느슨한 타이밍 제약하에서의 다양한 판독 및 기록 패턴을 포함한다(즉, 장치의 기본적인 기능들이 테스트되지만, 장치의 속도는 반드시 테스트되지는 않음). 본 테스트 동안에 감지된 어떤 고장이라도 이후의 사용을 위하여 스캔아웃되고 기록된다. 다음, 정격속도 테스트가 실행된다. 이것은 총체적 기능 테스트와 유사하며, 다만 장치의 정격 스피드에서만 실행된다. 마찬가지로, 모든 고장위치는 스캔아웃되고 기억된다. 다음, 장치(100)가 저압에서 기록되거나 고압에서 판독되는 등의 전압 충돌 테스트가 실행된다. 본 테스트의 결과 또한 기억된다. 마지막으로, 각각의 메모리셀이 체크되어 상기 메모리셀의 데이터 유지 특성을 검증하는 리프레시 테스트가 실행된다. 고장 위치는 상기 전술한 바처럼 스캔아웃된다. 이들 테스트는 고온 또는 고압에서 실행되어 최악의 상태를 시뮬레이션할 수도 있다.
다음, 고장 로우와 칼럼의 총수와 여분 로우와 칼럼의 사용가능한 수를 비교하는 후처리 루틴이 실행된다. 상기 테스트 스위트에서 감지된 고장을 다루기에 충분한 수의 여분 위치가 존재하지 않는다면, 장치는 사용이 불가능한 것으로 간주된다. 그러나, 충분한 여분 로우 및 칼럼이 존재하게 되면, 고장 로우 및 칼럼은 대응되는 퓨즈연결을 끊음으로써 디스에이블될 수 있다. 고장 위치는 목표로 하는 퓨즈연결을 녹이는 데에 레이져 빔을 사용하는 장치로 공급된다. 일실시예에서 퓨즈연결은 메모리 어레이를 포함하는 집적회로의 상단 금속층에 채용된다.
다음, 테스트 스위트가 정상 동작 상태에서 재실행된다. 디스에이블되었던 위치는 BISR 유닛(110)에 의하여 확인되고 재배치되어야 한다. 고장 위치가 여전히 발견된다면 이 부품은 결점이 있는 것이다. 그러나, 모든 위치가 통과되면 본 파트는 동작가능하다고 판정된다.
상기 개시가 완전히 이해된다면 당업자는 다양한 변화와 수정이 가능함은 명백하다. 다음의 청구범위는 이러한 모든 변화와 수정을 망라하도록 의도되었다.
본 발명이 다양한 수정과 대안적인 형태도 가능하나, 여기서는 특정 실시예가 도면에서의 예를 사용하여 도시되었으며, 여기에 자세하게 설명되었다. 그러나, 본 의도는 도면과 상세한 설명이 본 발명을 개시된 특정 형태로 한정하고자 함이 아니라, 다음의 첨부된 청구범위에 의하여 규정된 본 발명의 참 사상과 범위내의 모든 변형, 등가물, 대안물등을 망라하고자 하는 의도임이 이해되어야 한다.
본 발명에 따르면, 사용 현장에서 고장을 동적으로 감지하고 수리하는 기능을 여전히 유지하면서도, 열화된 조건하에서 고장나기 쉬운 메모리 위치를 판정하고 디스에이블시키는 테스트 방법이 제공된다.

Claims (20)

  1. 복수의 로우를 포함하는 메모리 어레이를 포함하는 메모리 장치의 테스트방법에 있어서, 특정한 동작 조건 세트하에서 상기 복수의 로우상에서 주어진 테스트를 실행하는 단계, 상기 주어진 테스트로부터의 결과에 따라 상기 복수의 로우내의 특정 로우가오동작함을 결정하는 단계, 상기 특정 로우로의 메모리 억세스를 영구적으로 디스에이블하는 단계, 정상 동작 상태동안에 상기 메모리 장치로의 전원의 인가에 응답하여 상기 메모리 어레이에 대한 자체테스트 동작을 실행하되, 상기 자체테스트 동작은 상기 특정 로우를 포함하는 상기 메모리 어레이내의 어떠한 오동작 로우라도 판별하며, 상기 자체테스트는 상기 특정 로우로의 상기 영구적인 메모리 억세스 디스에이블 단계뒤에 실행되는 것인 자체테스트 동작의 실행단계, 각각의 상기 오동작 로우에 대해 리던던트 로우를 인에이블링하는 단계를 구비하는 메모리 장치 테스트 방법.
  2. 제 1 항에 있어서, 상기 특정한 동작 조건 세트는 특정한 최악의 상태인것을 특징으로 하는 메모리 장치 테스트 방법.
  3. 제 1 항에 있어서, 상기 메모리 장치는 집적 회로상에서 제조되며, 상기 자체테스트 동작은 상기 집적 회로상에 또한 형성된 자체테스트 회로에 의하여 실행되는 것을 특징으로 하는 메모리 장치 테스트 방법.
  4. 제 3 항에 있어서, 자체수리회로(self-repair circuit)가 상기 리던던트 로우의 상기 인에이블링 단계를 실행하는 것을 특징으로 하는 메모리 장치 테스트 방법.
  5. 제 4 항에 있어서, 상기 자체수리회로도 또한 상기 집적회로상에 형성되는 것을 특징으로 하는 메모리 장치 테스트 방법.
  6. 제 1 항에 있어서, 상기 특정 로우는 퓨즈연결을 포함하며, 상기 퓨즈연결을 끊음으로써 상기 특정 로우를 디스에이블하는 것을 특징으로 하는 메모리 장치 테스트 방법.
  7. 제 6 항에 있어서, 상기 퓨즈연결은 상기 집적회로의 상단 금속층에 채용되어 있는 것을 특징으로 하는 메모리 장치 테스트 방법.
  8. 제 6 항에 있어서, 상기 특정 로우로의 상기 영구적 메모리 억세스 디스에이블 단계는 레이저를 사용하여 상기 퓨즈연결을 끊음으로써 실행되는 것을 특징으로 하는 메모리 장치 테스트 방법.
  9. 제 1 항에 있어서, 상기 리던던트 로우의 총수보다 상기 오동작 로우의 총수가 더 많은 것에 응답하여 상기 메모리 장치가 사용불가능임을 결정하는 단계를 더 구비하는 메모리 장치 테스트 방법.
  10. 제 1 항에 있어서, 상기 주어진 테스트는 상기 메모리 장치의 리프레쉬(refresh) 간격에 대한 것인 것을 특징으로 하는 메모리 장치 테스트 방법.
  11. 복수의 칼럼을 포함하는 메모리 어레이를 포함하는 메모리 장치의 테스트방법에 있어서, 특정한 동작 조건 세트하에서 상기 복수의 칼럼상에서 주어진 테스트를 실행하는 단계, 상기 주어진 테스트로부터의 결과에 따라 상기 복수의 칼럼내의 특정 칼럼이 오동작함을 결정하는 단계, 상기 특정 칼럼으로의 메모리 억세스를 영구적으로 디스에이블하는 단계, 정상 동작 상태동안에 상기 메모리 장치로의 전원의 인가에 응답하여 상기 메모리 어레이에 대한 자체테스트 동작을 실행하되, 상기 자체테스트 동작은 상기 특정 칼럼을 포함하는 상기 메모리 어레이내의 어떠한 오동작 칼럼이라도 판별하며, 상기 자체테스트는 상기 특정 칼럼으로의 상기 영구적인 메모리 억세스 디스에이블 단계 뒤에 실행되는 것인 자체테스트 동작의 실행단계, 각각의 상기 오동작 칼럼에 대해 리던던트 칼럼을 인에이블링하는 단계를 구비하는 메모리 장치 테스트 방법.
  12. 제 11 항에 있어서, 상기 특정한 동작 조건 세트는 특정한 최악의 상태인것을 특징으로 하는 메모리 장치 테스트 방법.
  13. 제 11 항에 있어서, 상기 메모리 장치는 집적 회로상에서 제조되며, 상기 자체테스트 동작은 상기 집적 회로상에 또한 형성된 자체테스트 회로에 의하여 실행되는 것을 특징으로 하는 메모리 장치 테스트 방법.
  14. 제 13 항에 있어서, 자체수리회로(self-repair circuit)가 상기 리던던트 칼럼의 상기 인에이블링 단계를 실행하는 것을 특징으로 하는 메모리 장치 테스트 방법.
  15. 제 14 항에 있어서, 상기 자체수리회로도 또한 상기 집적회로상에 형성되는 것을 특징으로 하는 메모리 장치 테스트 방법.
  16. 제 11 항에 있어서, 상기 특정 칼럼은 퓨즈연결을 포함하며, 상기 퓨즈연결을 끊음으로써 상기 특정 칼럼을 디스에이블하는 것을 특징으로 하는 메모리 장치 테스트 방법.
  17. 제 16 항에 있어서, 상기 퓨즈연결은 상기 집적회로의 상단 금속층에 채용되어 있는 것을 특징으로 하는 메모리 장치 테스트 방법.
  18. 제 16 항에 있어서, 상기 특정 칼럼으로의 상기 영구적 메모리 억세스 디스에이블 단계는 레이저를 사용하여 상기 퓨즈연결을 끊음으로써 실행되는 것을 특징으로 하는 메모리 장치 테스트 방법.
  19. 제 11 항에 있어서, 상기 리던던트 칼럼의 총수보다 상기 오동작 칼럼의 총수가 더 많은 것에 응답하여 상기 메모리 장치가 사용불가능임을 결정하는 단계를 더 구비하는 메모리 장치 테스트 방법.
  20. 제 11 항에 있어서, 상기 주어진 테스트는 상기 메모리 장치의 리프레쉬 간격에 대한 것인 것을 특징으로 하는 메모리 장치 테스트 방법.
KR1019980016166A 1997-05-07 1998-05-06 자체수리회로를 채용한 메모리 동작 테스트 방법 및 메모리 위치를 영구적으로 디스에이블하는 방법 KR100545225B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US8/852,692 1997-05-07
US08/852,692 1997-05-07
US08/852,692 US5987632A (en) 1997-05-07 1997-05-07 Method of testing memory operations employing self-repair circuitry and permanently disabling memory locations

Publications (2)

Publication Number Publication Date
KR19980086794A true KR19980086794A (ko) 1998-12-05
KR100545225B1 KR100545225B1 (ko) 2006-04-10

Family

ID=25313994

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980016166A KR100545225B1 (ko) 1997-05-07 1998-05-06 자체수리회로를 채용한 메모리 동작 테스트 방법 및 메모리 위치를 영구적으로 디스에이블하는 방법

Country Status (5)

Country Link
US (1) US5987632A (ko)
JP (1) JP4716530B2 (ko)
KR (1) KR100545225B1 (ko)
DE (1) DE19820442A1 (ko)
TW (1) TW376558B (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100354437B1 (ko) * 2000-01-28 2002-09-28 삼성전자 주식회사 내장 메모리를 위한 자기 복구 회로를 구비하는 집적회로반도체 장치 및 메모리 복구 방법
KR100532408B1 (ko) * 1999-09-15 2005-11-30 삼성전자주식회사 메모리를 내장한 반도체장치에서 메모리 테스트 및 불량 셀(들) 복구방법
KR20140146916A (ko) * 2013-06-18 2014-12-29 에스케이하이닉스 주식회사 칩 테스터, 그것을 포함하는 테스트 시스템, 그리고 그것의 테스트 방법

Families Citing this family (77)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2212089C (en) * 1997-07-31 2006-10-24 Mosaid Technologies Incorporated Bist memory test system
US6085334A (en) * 1998-04-17 2000-07-04 Motorola, Inc. Method and apparatus for testing an integrated memory device
US6351789B1 (en) * 1998-05-29 2002-02-26 Via-Cyrix, Inc. Built-in self-test circuit and method for validating an associative data array
JP2000030483A (ja) * 1998-07-15 2000-01-28 Mitsubishi Electric Corp 大規模メモリ用ｂｉｓｔ回路
JP3866436B2 (ja) * 1999-03-18 2007-01-10 株式会社東芝 半導体装置及びこれを備えた半導体システム
KR100309464B1 (ko) * 1999-03-27 2001-09-26 김영환 리프레시 테스트 회로를 구비한 반도체 메모리 장치
US6456101B2 (en) * 1999-04-07 2002-09-24 Agere Systems Guardian Corp. Chip-on-chip testing using BIST
DE19917588A1 (de) * 1999-04-19 2000-11-02 Siemens Ag Halbleiterspeicheranordnung mit BIST
DE19924153B4 (de) * 1999-05-26 2006-02-09 Infineon Technologies Ag Schaltungsanordnung zur Reparatur eines Halbleiterspeichers
US6304989B1 (en) * 1999-07-21 2001-10-16 Credence Systems Corporation Built-in spare row and column replacement analysis system for embedded memories
US6553510B1 (en) * 1999-09-02 2003-04-22 Micron Technology, Inc. Memory device including redundancy routine for correcting random errors
JP2001155980A (ja) * 1999-11-25 2001-06-08 Nec Corp 検査補修システム、製品製造システム、部材検査装置、データ処理装置、部材補修装置、情報記憶媒体
US6505313B1 (en) * 1999-12-17 2003-01-07 Lsi Logic Corporation Multi-condition BISR test mode for memories with redundancy
KR100317486B1 (ko) * 1999-12-29 2001-12-24 박종섭 자동복구 기능을 가지는 플래시 메모리
US6493647B1 (en) * 1999-12-29 2002-12-10 Advanced Micro Devices, Inc. Method and apparatus for exercising external memory with a memory built-in self-test
JP2001195895A (ja) * 2000-01-13 2001-07-19 Mitsubishi Electric Corp 半導体記憶装置
US6874110B1 (en) * 2000-05-11 2005-03-29 Stretch, Inc. Apparatus and method for self testing programmable logic arrays
US6510398B1 (en) * 2000-06-22 2003-01-21 Intel Corporation Constrained signature-based test
US6629281B1 (en) 2000-09-26 2003-09-30 International Business Machines Corporation Method and system for at speed diagnostics and bit fail mapping
US6577156B2 (en) * 2000-12-05 2003-06-10 International Business Machines Corporation Method and apparatus for initializing an integrated circuit using compressed data from a remote fusebox
US6496432B2 (en) 2000-12-08 2002-12-17 International Business Machines Corporation Method and apparatus for testing a write function of a dual-port static memory cell
US6691264B2 (en) * 2001-01-22 2004-02-10 Lsi Logic Corporation Built-in self-repair wrapper methodology, design flow and design architecture
DE10109335C2 (de) 2001-02-27 2002-12-19 Infineon Technologies Ag Integriertes Halbleiterspeicherbauelement
US20020194558A1 (en) * 2001-04-10 2002-12-19 Laung-Terng Wang Method and system to optimize test cost and disable defects for scan and BIST memories
US6766468B2 (en) * 2001-07-11 2004-07-20 International Business Machines Corporation Memory BIST and repair
US7401271B1 (en) * 2001-08-20 2008-07-15 Emc Corporation Testing system and method of using same
US7096397B2 (en) * 2001-09-17 2006-08-22 Intel Corporation Dft technique for avoiding contention/conflict in logic built-in self-test
US20030084389A1 (en) * 2001-10-25 2003-05-01 Sailesh Kottapalli Method and apparatus for flexible memory for defect tolerance
US7085971B2 (en) * 2001-10-25 2006-08-01 International Business Machines Corporation ECC based system and method for repairing failed memory elements
KR100464953B1 (ko) * 2002-04-02 2005-01-06 매그나칩 반도체 유한회사 의사 랜덤 오류 데이터 복구용 읽기 전용 메모리 장치 및데이터 복구 방법
US6865694B2 (en) * 2002-04-30 2005-03-08 Texas Instruments Incorporated CPU-based system and method for testing embedded memory
US20040123181A1 (en) * 2002-12-20 2004-06-24 Moon Nathan I. Self-repair of memory arrays using preallocated redundancy (PAR) architecture
US6856569B2 (en) * 2003-01-10 2005-02-15 International Business Machines Corporation Method and system for merging multiple fuse decompression serial bitstreams to support auxiliary fuseblow capability
KR100512176B1 (ko) * 2003-03-19 2005-09-02 삼성전자주식회사 대기 전류 불량의 판별 기능을 갖는 반도체 메모리 장치
DE60336047D1 (de) * 2003-05-22 2011-03-31 Infineon Technologies Ag Verfahren und Schaltung zur verzögerungsfreien Speicherung von Fehlern zur Selbstreparatur von eingebetteten RAM-Speichern
KR100555532B1 (ko) * 2003-11-27 2006-03-03 삼성전자주식회사 메모리 테스트 회로 및 테스트 시스템
US7210085B2 (en) * 2003-12-02 2007-04-24 International Business Machines Corporation Method and apparatus for test and repair of marginally functional SRAM cells
US20050144525A1 (en) * 2003-12-05 2005-06-30 Keerthinarayan Heragu Method to test memories that operate at twice their nominal bandwidth
KR100582357B1 (ko) * 2003-12-29 2006-05-22 주식회사 하이닉스반도체 로우디코딩을 효율적으로 할 수 있는 태그블럭을 구비하는반도체 메모리 장치
US7565585B2 (en) * 2004-01-13 2009-07-21 International Business Machines Corporation Integrated redundancy architecture and method for providing redundancy allocation to an embedded memory system
US7417813B2 (en) * 2004-05-26 2008-08-26 Seagate Technology Llc Overlapping data track access
US7272758B2 (en) * 2004-08-31 2007-09-18 Micron Technology, Inc. Defective memory block identification in a memory device
US7257745B2 (en) * 2005-01-31 2007-08-14 International Business Machines Corporation Array self repair using built-in self test techniques
JP2006302464A (ja) * 2005-04-25 2006-11-02 Nec Electronics Corp 半導体記憶装置
US7221603B2 (en) * 2005-05-12 2007-05-22 Micron Technology, Inc. Defective block handling in a flash memory device
KR100702300B1 (ko) * 2005-05-30 2007-03-30 주식회사 하이닉스반도체 테스트 제어 회로를 갖는 반도체 메모리 장치
US20070118778A1 (en) * 2005-11-10 2007-05-24 Via Telecom Co., Ltd. Method and/or apparatus to detect and handle defects in a memory
US7536614B1 (en) * 2006-06-28 2009-05-19 Integrated Device Technology, Inc Built-in-redundancy analysis using RAM
CN101101795B (zh) * 2006-07-07 2010-05-12 慧荣科技股份有限公司 非挥发性记忆体阵列
WO2008133680A1 (en) 2007-04-26 2008-11-06 Agere Systems Inc. Embedded memory repair on the basis of fuse burn state machine and a fus download state machine
US7779312B2 (en) * 2007-08-13 2010-08-17 Faraday Technology Corp. Built-in redundancy analyzer and method for redundancy analysis
US8850277B2 (en) * 2011-07-15 2014-09-30 Synopsys, Inc. Detecting random telegraph noise induced failures in an electronic memory
US9087613B2 (en) * 2012-02-29 2015-07-21 Samsung Electronics Co., Ltd. Device and method for repairing memory cell and memory system including the device
US9953725B2 (en) * 2012-02-29 2018-04-24 Samsung Electronics Co., Ltd. Semiconductor memory devices and methods of operating the same
KR20130135658A (ko) 2012-06-01 2013-12-11 삼성전자주식회사 패키징 후에 발생되는 불량 셀을 구제하는 메모리 장치
US8495436B1 (en) 2012-06-17 2013-07-23 Freescale Semiconductor, Inc. System and method for memory testing in electronic circuits
KR102021898B1 (ko) * 2012-12-28 2019-11-04 에스케이하이닉스 주식회사 테스트 매개 장치, 메모리 장치의 테스트 시스템 및 메모리 장치의 테스트 방법
US9490033B2 (en) * 2013-09-27 2016-11-08 Cavium, Inc. Auto-blow memory repair
US9564245B2 (en) * 2013-12-26 2017-02-07 Intel Corporation Integrated circuit defect detection and repair
US9548137B2 (en) * 2013-12-26 2017-01-17 Intel Corporation Integrated circuit defect detection and repair
US9496052B2 (en) 2014-12-11 2016-11-15 Freescale Semiconductor, Inc. System and method for handling memory repair data
US9659666B2 (en) * 2015-08-31 2017-05-23 Sandisk Technologies Llc Dynamic memory recovery at the sub-block level
US9653183B1 (en) * 2016-09-01 2017-05-16 Qualcomm Incorporated Shared built-in self-analysis of memory systems employing a memory array tile architecture
KR20180104455A (ko) * 2017-03-13 2018-09-21 에스케이하이닉스 주식회사 리페어 장치 및 이를 포함하는 반도체 장치
KR102122821B1 (ko) * 2018-02-26 2020-06-15 고려대학교 산학협력단 결함 정보 저장 테이블을 이용한 리페어 분석 시스템 및 그의 리페어 분석 방법
US11862271B2 (en) * 2018-12-17 2024-01-02 Arm Limited Memory testing techniques
US11112455B2 (en) * 2019-02-26 2021-09-07 Texas Instruments Incorporated Built-in self-test circuits and related methods
US11887685B2 (en) 2020-08-18 2024-01-30 Changxin Memory Technologies, Inc. Fail Bit repair method and device
US11791010B2 (en) 2020-08-18 2023-10-17 Changxin Memory Technologies, Inc. Method and device for fail bit repairing
US11797371B2 (en) 2020-08-18 2023-10-24 Changxin Memory Technologies, Inc. Method and device for determining fail bit repair scheme
EP3985675B1 (en) 2020-08-18 2024-01-31 Changxin Memory Technologies, Inc. Method and device for repairing fail bits
US11783884B2 (en) * 2020-12-10 2023-10-10 SK Hynix Inc. Semiconductor memory device and memory system including the same
US11749371B2 (en) 2020-12-14 2023-09-05 SK Hynix Inc. Memory system including memory device performing target refresh
US11984179B2 (en) 2021-03-26 2024-05-14 Changxin Memory Technologies, Inc. Redundant circuit assigning method and device, and medium
US11791012B2 (en) 2021-03-31 2023-10-17 Changxin Memory Technologies, Inc. Standby circuit dispatch method, apparatus, device and medium
CN112908402B (zh) * 2021-03-31 2022-05-10 长鑫存储技术有限公司 备用电路分派方法、装置、设备及介质
US11881278B2 (en) 2021-03-31 2024-01-23 Changxin Memory Technologies, Inc. Redundant circuit assigning method and device, apparatus and medium

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4543594A (en) * 1982-09-07 1985-09-24 Intel Corporation Fusible link employing capacitor structure
JPS6020397A (ja) * 1983-07-15 1985-02-01 Toshiba Corp 半導体メモリ
JPH0223592A (ja) * 1988-07-12 1990-01-25 Mitsubishi Electric Corp 半導体装置
JPH04228196A (ja) * 1990-04-18 1992-08-18 Hitachi Ltd 半導体集積回路
JPH04245100A (ja) * 1991-01-31 1992-09-01 Hitachi Ltd 半導体メモリｉｃ
JP3371971B2 (ja) * 1992-05-01 2003-01-27 株式会社日立製作所 半導体集積回路装置
JP3282253B2 (ja) * 1992-01-31 2002-05-13 松下電器産業株式会社 ダイナミック・ランダム・アクセス・メモリ装置とその検査方法
US5577050A (en) * 1994-12-28 1996-11-19 Lsi Logic Corporation Method and apparatus for configurable build-in self-repairing of ASIC memories design
US5841709A (en) * 1995-12-29 1998-11-24 Stmicroelectronics, Inc. Memory having and method for testing redundant memory cells
US5764878A (en) * 1996-02-07 1998-06-09 Lsi Logic Corporation Built-in self repair system for embedded memories
US5668818A (en) * 1996-08-06 1997-09-16 Hewlett-Packard Co. System and method for scan control of a programmable fuse circuit in an integrated circuit

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100532408B1 (ko) * 1999-09-15 2005-11-30 삼성전자주식회사 메모리를 내장한 반도체장치에서 메모리 테스트 및 불량 셀(들) 복구방법
KR100354437B1 (ko) * 2000-01-28 2002-09-28 삼성전자 주식회사 내장 메모리를 위한 자기 복구 회로를 구비하는 집적회로반도체 장치 및 메모리 복구 방법
KR20140146916A (ko) * 2013-06-18 2014-12-29 에스케이하이닉스 주식회사 칩 테스터, 그것을 포함하는 테스트 시스템, 그리고 그것의 테스트 방법

Also Published As

Publication number Publication date
DE19820442A1 (de) 1998-11-12
JPH11120787A (ja) 1999-04-30
KR100545225B1 (ko) 2006-04-10
JP4716530B2 (ja) 2011-07-06
US5987632A (en) 1999-11-16
TW376558B (en) 1999-12-11

Similar Documents

Publication Publication Date Title
KR100545225B1 (ko) 자체수리회로를 채용한 메모리 동작 테스트 방법 및 메모리 위치를 영구적으로 디스에이블하는 방법
US5956350A (en) Built in self repair for DRAMs using on-chip temperature sensing and heating
US5909404A (en) Refresh sampling built-in self test and repair circuit
US5577050A (en) Method and apparatus for configurable build-in self-repairing of ASIC memories design
US5631868A (en) Method and apparatus for testing redundant word and bit lines in a memory array
US6728910B1 (en) Memory testing for built-in self-repair system
US6651202B1 (en) Built-in self repair circuitry utilizing permanent record of defects
US5764878A (en) Built-in self repair system for embedded memories
US7127647B1 (en) Apparatus, method, and system to allocate redundant components
US7437637B2 (en) Apparatus and method for programmable fuse repair to support dynamic relocate and improved cache testing
TWI390541B (zh) 在封裝之後聯合測試工作組之受控自我修復
US7490274B2 (en) Method and apparatus for masking known fails during memory tests readouts
WO2002095586A2 (en) Hierarchical built-in self-test for system-on-chip design
US20030084386A1 (en) ECC Based system and method for repairing failed memory elements
US7490276B1 (en) Testing self-repairing memory of a device
US7298658B2 (en) Semiconductor memory device using row redundancy and I/O redundancy scheme based on a preset order and a defect order
US6634003B1 (en) Decoding circuit for memories with redundancy
US7549098B2 (en) Redundancy programming for a memory device
US5659549A (en) Memory test system having a pattern generator for a multi-bit test
US7518918B2 (en) Method and apparatus for repairing embedded memory in an integrated circuit
KR100383479B1 (ko) 디지털 반도체 회로를 테스트하기 위한 회로 및 방법
KR100825068B1 (ko) 램 테스트 및 고장처리 시스템
US6505308B1 (en) Fast built-in self-repair circuit
US8352781B2 (en) System and method for efficient detection and restoration of data storage array defects
US6300769B1 (en) Fast comparator suitable for BIST and BISR applications

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121226

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20131219

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160104

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee