JPH04245100A - 半導体メモリｉｃ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パリティチェックエラ
ー等のメモリエラ−に対する対策を施した半導体メモリ
ＩＣに関するものである。

【０００２】

【従来の技術】従来、半導体メモリＩＣの健全性をチェ
ックするために、情報処理装置にメモリデータのパリテ
ィチェックの機能を備えることが行われている。

【０００３】この機能は、メモリにデータを書き込むと
きにデータからパリティを生成しパリティ用メモリに書
き込み、メモリからデータを読み出すときにデータと読
み出されたパリティとを比較し、パリティエラーとなっ
たときに異常を知らせる信号を発生するものである。

【０００４】以下、このような、機能を担う従来のメモ
リパリティ生成／監視回路を備えた情報処理装置の構成
を図６に示す。

【０００５】図中、１６が半導体メモリＩＣあり、ＡＤ
ＤＲ端子１６ａ、ＤＡＴＡ端子１６ｂ、ＭＷ端子１６ｃ
、ＭＲ端子１６ｄを備えている。

【０００６】１９はパリティチェックのために用いられ
るパリテイ専用のメモリであり、ＡＤＤＲ端子１９ａ、
Ｄａｔａ端子１９ｂ、ＭＷ端子１９ｃ、ＭＲ端子１９ｄ
、を備えている。

【０００７】２０は中央処理装置（ＣＰＵ）であリ、Ｄ
ａｔａ端子２０ａ、ＡＤＤＲ端子２０ｂ、ＭＷ端子２０
ｃ、ＭＲ端子２０ｄ、ＡＥＮ端子２０ｅを備えている。

【０００８】２１はパリティ生成／監視回路（Ｐ−ＧＥ
Ｎ／ＣＨＫ）であり、入出力端子２１ａ、入力端子２１
ｂ、出力端子２１ｃを備えている。

【０００９】次に、この情報処理装置のパリテイチェッ
クの動作について説明する。

【００１０】ＣＰＵ２０からメモリ１６にデータを書き
込むときは、ＣＰＵ２０は、データ信号Ｓ１９、アドレ
ス信号Ｓ２０を出力し、ＡＥＮ信号Ｓ１８、ＭＷ信号Ｓ
２１をＬＯＷ出力することでメモリ１６にデータを書き
込む。

【００１１】そして、これと同時に、メモリパリティ生
成／監視回路２１はデータ信号Ｓ１９によりパリティＳ
２３を生成し、パリティ専用メモリ１９に書き込む。

【００１２】一方、メモリ１６からＣＰＵ２０にデータ
を読み出すときは、ＣＰＵ２０は、アドレス信号Ｓ２０
を出力し、ＡＥＮ信号Ｓ１８、ＭＲ信号Ｓ２２をＬＯＷ
出力することで、メモリ１６からＣＰＵ２０にデータを
読み出す。

【００１３】そして、これと同時に、パリティ専用メモ
リ１９から、メモリパリティ生成／監視回路２１にパリ
ティが送出される。

【００１４】メモリパリティ生成／監視回路２１は、こ
れとデータ信号Ｓ１９のパリテイとを比較する。

【００１５】そして、ここでパリティがパリティ則に合
わないと、パリティエラーを示す信号ＰＥＳ８がＨｉｇ
ｈ出力される。通常、ＰＥ信号Ｓ８は、ＣＰＵ２０に報
告され、その後ＣＰＵがエラー処理を行う。

【００１６】なお、この種の回路として関連する技術と
しては、たとえば、特開昭６３−１７３１４８号公報記
載の技術が知られている。

【００１７】また、半導体メモリＩＣの製造時のチェッ
クの技術としては、特開昭５７−９２５００号公報記載
の技術が知られている。

【００１８】この技術は、半導体メモリＩＣのチップ封
止前に専用の検査装置により検査し、メモリセルに異常
が検出されたときには、あらかじめ設けておいた救済ビ
ットを代替として用いることにより、正常な動作を実現
させ、メモリ製造上の歩留り向上を図るものである。こ
の救済ビットへの代替は内部回路にあるヒュ−ズをレ−
ザや過大電流により溶断することにより実現される。

【００１９】

【発明が解決しようとする課題】前記メモリパリティチ
ェックの従来技術によれば、メモリパリティエラーの情
報を得ることはできるが、パリティエラーが半導体メモ
リＩＣ内部のエラーなのか、外部のエラーなのかの切り
分けが難しく、エラ−解析に時間がかかるものであった
。

【００２０】また、半導体メモリＩＣに故障があった場
合、その回復を図るには、半導体メモリＩＣを取替える
しかなかった。

【００２１】一方、前記半導体メモリＩＣの製造時の検
査の技術によれば、ＩＣ単体での検査で見つかったメモ
リセルの故障については、救済ビットにより修復可能で
あったが、メモリＩＣの封止後は修復不可能であった。

【００２２】そこで、本発明は、使用中に、故障が生じ
た場合でも、自己修復可能な半導体メモリＩＣを提供す
ることを目的とする。

【００２３】

【課題を解決するための手段】前記目的達成のために、
本発明は、複数のメモリセルよりなるメモリセルユニッ
トと、１または複数のメモリセルよりなる予備メモリセ
ルユニットと、前記メモリセルユニット内のメモリセル
の正常性を検査する診断手段と、診断手段の検査の結果
、異常であったメモリセルに代えて、前記予備メモリセ
ル内のメモリセルを使用可能とするメモリセル選択手段
とを有することを特徴とする半導体メモリＩＣを提供す
る。

【００２４】

【作用】本発明に係る半導体メモリＩＣによれば、エラ
ー発生時等に、診断手段がメモリセルユニット内のメモ
リセルの正常性を検査し、異常があった場合は、メモリ
セル選択手段は、異常であったメモリセルに代えて、前
記予備メモリセル内のメモリセルを使用可能とする。

【００２５】これにより、この後は、予備メモリセル内
のメモリセルを用いることができ、メモリエラーの場合
は、エラー箇所を、代替メモリセルに置き換可能となり
、故障時にも、半導体メモリＩＣを交換することなく使
用を続行できる。

【００２６】

【実施例】以下、本発明に係る半導体メモリＩＣの一実
施例について説明する。

【００２７】まず、図１に、本実施例に係る半導体メモ
リＩＣの内部回路を示す。

【００２８】図中、１は半導体メモリのメモリセルユニ
ットである。２はＲｏｗアドレスデコーダ、３はＣｏ１
ｍｎアドレスデコーダであり、これらは入力するアドレ
スよりメモリセルユニット１の１ワ−ドに対応するメモ
リセルを選択する。

【００２９】４はメモリセルユニット１へのデータの入
出力を担うＩ／Ｏ部である。５は本半導体メモリを選択
するための信号Ｓ１（ＣＳ）とデータを書き込む為の信
号Ｓ２（ＭＷ）を入力に持ち、信号Ｓ３を出力とするＮ
ＯＲ回路である。

【００３０】６は信号Ｓ１とデータを読み出す為の信号
Ｓ４を入力に持ち、信号Ｓ５を出力とするＮＯＲ回路で
ある。７は信号Ｓ３がＨｉｇｈの時に有効となる入力デ
ータ信号Ｓ６の入力ゲートである。８は信号Ｓ５がＨｉ
ｇｈのときに有効となるメモリセルユニット１からの出
力データ信号Ｓ７の出力ゲートである。

【００３１】９はメモリセルユニット１の診断回路であ
り、外部からのパリティエラー信号であるＳ８と出力デ
ータ信号Ｓ７を入力に持ち、信号Ｓ３、Ｓ５、Ｓ６ａと
予備メモリセルユニット選択回路を制御する信号Ｓ１０
を出力する。

【００３２】１０は予備のメモリセルユニットである。 １１は各アドレスデコ−ダ２、３のメモリセルの選択を
メモリセルユニット１から予備メモリセルユニット１１
に切り変えるメモリセルユニット選択回路である。

【００３３】図２は、このメモリセルユニット選択回路
１１の詳細な構成を示すものである。　　本実施例では
、一例として、メモリセリ１の全てのＲｏｗに対して、
２Ｒｏｗ分の予備メモリセルユニットを設けるものとし
て説明する。しかし、予備メモリセルユニットは、１の
Ｒｏｗに対して１Ｒｏｗ分、または、２Ｒｏｗ分以上設
けても良い。

【００３４】また、予備メモリセルユニットは、複数の
Ｒｏｗで共用するようにしてもよい。故障するメモリセ
ル数は少ないと考えられるからである。ただし、この場
合は、使用の衝突を避ける制御回路を設ける必要がある
。

【００３５】図２中、１２ａ、１２ｂ、１２ｃは、１本
のＲｏｗデコーダ出力Ｓ１１と、それぞれを有効または
無効にする信号Ｓ１２ａ、Ｓ１２ｂ、Ｓ１２ｃを入力に
持ち、メモリセルユニット１および予備メモリセルユニ
ット１０へのデコード信号Ｓ１３ａ、Ｓ１３ｂ、Ｓ１３
ｃを出力するゲートである。

【００３６】１３はデコード信号Ｓ１１とＳ８を入力に
持ち、不輝発性記憶素子である１５ｂ、１５ｃとＮＯＴ
回路１４へ信号Ｓ１４を出力するＡＮＤ回路である。１
４は、信号Ｓ１４を入力とし、不輝発性記憶素子１５ａ
に信号Ｓ１５を出力するＮＯＴ回路である。

【００３７】次に、図３に本実施例に係る半導体メモリ
ＩＣと、システムバス間のインタフェースを示したもの
である。システムバスは、情報処理装置等においてＣＰ
Ｕが用いるメインバスである（図６参照）。

【００３８】図３中、１６が本実施例に係る半導体メモ
リＩＣである。

【００３９】１７はシステムバスである。１８は、シス
テムバス１７からのアドレスと信号Ｓ８、Ｓ１８を入力
とし、半導体メモリ１６にアドレス信号Ｓ１６を出力す
るラッチ回路である。

【００４０】以下、本実施例に係る半導体メモリＩＣの
動作を説明する。

【００４１】先に示した従来の情報処理装置（図６）の
半導体メモリＩＣとして、本実施例に半導体メモリＩＣ
を用いたものとして説明する。

【００４２】すなわち、いま図６において、ＣＰＵ２０
が、メモリ１６及びパリティ専用メモリ１９からデータ
を読み出し、パリティ生成／監視回路２１によりパリテ
ィエラーが検出され、ＰＥ（Ｐａｒｉｔｙ　　Ｅｒｒｏ
ｒ）信号Ｓ８がＨｉｇｈアクティブとなったものとする
。

【００４３】このとき、図３に示すように、半導体メモ
リＩＣ１６、ラッチ回路１８にも、信号Ｓ８が入力され
る。

【００４４】ここで、ラッチ回路１８は、ＡＥＮ信号Ｓ
１８のＬｏｗ入力により、アドレスをラッチするもので
あるが、Ｓ８のＨｉｇｈ入力により、ラッチ動作が無効
となり、現在ラッチしているパリティエラーとなったア
ドレスＳ１６を出力し続ける。　　これで、半導体メモ
リＩＣにおいては、パリティエラーとなったアドレスＳ
１６が入力され続けることになる。

【００４５】半導体メモリＩＣ内部は、図１に示すよう
に、ＰＥ信号Ｓ８は診断回路９に入力され、これにより
診断回路９が有効となる。

【００４６】有効となった診断回路９は、信号Ｓ３を出
力してゲート７を無効にし、信号Ｓ６を出力して、パリ
ティエラーとなったワ−ドにデータを書き込んだ後、信
号Ｓ５を出力してゲート８を無効にし、出力データＳ７
を読み出してこのワ−ドの書き込み読み出し動作が正常
であるかどうか診断する。

【００４７】その結果メモリセルが正常であれば、ＭＥ
ＲＲ信号Ｓ１７はＬｏｗのままでありメモリセルの異常
が確認されると、ＭＥＲＲ信号Ｓ１７をＨｉｇｈに出力
して、外部にメモリセルユニットが異常であることが通
知される。ＣＰＵ２０（図６参照）は、この通知を検出
すると、エラ−メッセ−ジをユ−ザに出力する等の、所
定のエラ−処理を行う。

【００４８】そして、さらにメモリセルユニット選択回
路１１に制御信号Ｓ１０を出力して、異常となったメモ
リセルユニットを予備メモリセルユニットに切り換える
動作をさせる。

【００４９】このメモリセルユニット選択回路の動作を
図２を用いて説明する。

【００５０】いま、パリティエラーが検出され、ＰＥ信
号Ｓ８がＨｉｇｈとなった場合、パリティエラーとなっ
たアドレスがＲｏｗデコーダ２に入力し続けられ、Ｒｏ
ｗデコーダ出力Ｓ１１が選択されたままとなる。

【００５１】また信号Ｓ８、Ｓ１１が共にＨｉｇｈであ
るため、ＡＮＤ回路１３の出力信号Ｓ１４はＨｉｇｈと
なる。

【００５２】この信号Ｓ１４は、ＮＯＴ回路１４に入力
され、信号Ｓ１５はＬｏｗとなる。

【００５３】信号Ｓ１４は不揮発性記憶素子１５ｂ、１
５ｃに入力され、信号Ｓ１５は不揮発性記憶素子１５ａ
に入力される。

【００５４】不輝発性記憶素子１５ａ、１５ｂ、１５ｃ
は、メモリセルユニット１内のＲｏｗか予備メモリセル
ユニット１０内のＲｏｗのいづれかのうちのどれを、Ｒ
ｏｗデコーダ出力信号Ｓ１１により選択するかを規定す
る情報を出力するものである。　　メモリセルユニット
１に異常がない場合は、１５ａに“１”が記憶され、信
号Ｓ１２ａとして出力されており、信号Ｓ１２ａにより
ゲート１２ａが有効となり、メモリセルユニット１内の
Ｒｏｗが選択されている。

【００５５】なお、このとき、１５ｂ、１５ｃは、“０
”にリセットされ、ゲート１２ｂ、１２ｃは無効となっ
ている。

【００５６】メモリセルユニット１に異常が検出される
と前述したように、信号Ｓ１５はＬｏｗとなる。また診
断回路９からは、１５ａへの書き込み信号Ｓ１０ａが出
力され、１５ａには“０”が記憶され、信号Ｓ１２ａは
Ｌｏｗとなり、ゲート１２ａは無効となり、メモリセル
ユニット１は非選択となる。

【００５７】信号Ｓ１４はＨｉｇｈであり、診断回路９
からは１５ｂへの書き込み信号Ｓ１０ｂが出力され、１
５ｂには“１”が記憶され、信号Ｓ１２ｂはＨｉｇｈと
なり、ゲート１２ｂは有効となり、信号Ｓ１３ｂに対応
する予備メモリセルユニット１０内のＲｏｗが選択され
る。

【００５８】なお、ここで、信号Ｓ１３ｂに対応するメ
モリがすでに選択されてしまっている場合は、診断回路
９は、１５ｂを“０”にリセットし、信号Ｓ１０ｃを出
力し、信号Ｓ１３ｃに“１”を記憶し、これに対応する
予備メモリセルユニット１内のＲｏｗを選択する。

【００５９】そして、望ましくは、診断回路９は、この
後、この選択された予備メモリセルの再診断を行い、正
常であれば、ＭＥＲＲ信号Ｓ１７をＬｏｗに戻し正常復
帰を外部に通知する。先の以上通知より一定期間内に、
正常復帰を通知されたＣＰＵ２０（図６参照）は、ユ−
ザに修復メッセ−ジ等を出力し、正常処理に戻る。

【００６０】以降、半導体メモリＩＣにおいて、異常の
あったメモリセルに代えて予備のメモリセルユニットが
使用される。

【００６１】以上のように、本実施例によれば、パリテ
イチェックエラ−が発生した場合、半導体メモりＩＣは
、自己診断を行い、その結果を出力すると共に、診断結
果に応じて、故障が生じたメモリセルを予備メモリセル
ユニットに切り換える。

【００６２】したがって、パリテイチェックエラ−が半
導体メモリ装置の故障によるものか否かを迅速に判断す
ることができると共に、半導体メモリ装置に故障が生じ
た場合にも、これを交換等することなしに自己修復する
ことができる。

【００６３】なお、本実施例においては、Ｒｏｗを単位
に予備メモリセルユニットを設ける例について示したが
、これは、Ｃｏｌｕｍｎ単位に設けるようにしてもよく
、また、Ｗｏｒｄ単位に設けるようにしてもよい。

【００６４】図６に、Ｃｏｌｕｍｎを単位に予備メモリ
セルユニットを設けた場合の半導体メモリＩＣの構成を
示し、図５に、この場合のメモリセルユニット選択回路
の構成を示す。

【００６５】この構成は、先に示した図２、図３の構成
において、ＲｏｗとＣｏｌｕｍｎを入れ替えた構成とな
っているのみなので、詳しい説明は省略する。また、動
作についてもＲｏｗとＣｏｌｕｍｎを入れ替えたものと
なっているのみであるので、詳しい説明は省略する。

【００６６】また、Ｗｏｒｄ単位に予備メモリセルユニ
ットを設ける場合は、メモリセルユニット選択回路をＲ
ｏｗとＣｏｌｕｍｎのマトリックスの各エレメントに対
応して設けるようにすればよい。

【００６７】

【発明の効果】以上のように、本発明によれば、使用中
に、故障が生じた場合でも、自己修復可能な半導体メモ
リＩＣを提供することができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係る半導体メモリＩＣの構
成を示すブロック図である。

【図２】メモリセルユニット選択回路の構成を示すブロ
ック図である。

【図３】半導体メモリＩＣとシステムバス間のインタフ
ェースを示すブロック図である。

【図４】半導体メモリＩＣの他の構成を示すブロック図
である。

【図５】メモリセルユニット選択回路の他の構成を示す
ブロック図である。

【図６】従来の情報処理装置の構成を示すブロック図で
ある。

【符号の説明】

１　　　　メモリセルユニット ２　　　　Ｒｏｗデコーダ ３　　　　Ｃ０１ｎｎｎデコーダ ４　　　　Ｃ０１ｎｎｎ　　Ｉ／Ｏ ５　　　　ＮＯＲ回路 ６　　　　ＮＯＲ回路 ７　　　　入力ゲート ８　　　　出力ゲート ９　　　　診断回路 １０　　　　予備メモリセルユニット １１　　　　予備メモリ選択回路 １２ａ〜１２ｃ　　　　有効端子付ゲート１３　　　　
ＡＮＤ回路 １４　　　　ＮＯＴ回路 １５ａ〜１５ｃ　　　　不輝発性記憶素子１６　　　　
メモリ １７　　　　システムバス １８　　　　ラッチ回路 １９　　　　メモリ ２０　　　　ＣＰＵ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　複数のメモリセルよりなるメモリセル
   ユニットと、１または複数のメモリセルよりなる予備メ
   モリセルユニットと、前記メモリセルユニット内のメモ
   リセルの正常性を検査する診断手段と、診断手段の検査
   の結果、異常であったメモリセルに代えて、前記予備メ
   モリセル内のメモリセルを使用可能とするメモリセル選
   択手段とを有することを特徴とする半導体メモリＩＣ。