JP2000147058A - 自己診断機能部を有するデバイス - Google Patents
自己診断機能部を有するデバイスInfo
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Abstract
(57)【要約】
【課題】 製造当初、正常に機能したことが確認されて
いるデータ処理回路に、破損、異常が発生しても正常に
動作し続けることができる回路を有するデバイスを提供
する。 【解決手段】 内部に実装された目的とする処理を行う
処理回路に、破損や異常が発生した場合にも、正常に動
作し続けるためのデバイスであって、入力を同じとする
複数個（奇数個）の自己診断機能部を有する同じ処理回
路と、該複数個の処理回路から出力された出力信号を比
較し、同じ出力結果が多数の方の回路の出力結果を、前
記処理回路の正常な出力信号と判断して、出力する比較
判断回路とを備えている。
いるデータ処理回路に、破損、異常が発生しても正常に
動作し続けることができる回路を有するデバイスを提供
する。 【解決手段】 内部に実装された目的とする処理を行う
処理回路に、破損や異常が発生した場合にも、正常に動
作し続けるためのデバイスであって、入力を同じとする
複数個（奇数個）の自己診断機能部を有する同じ処理回
路と、該複数個の処理回路から出力された出力信号を比
較し、同じ出力結果が多数の方の回路の出力結果を、前
記処理回路の正常な出力信号と判断して、出力する比較
判断回路とを備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、自己診断機能を有
するデバイスに関し、特に、内部に実装された目的とす
る処理を行う処理回路に、破損や異常が発生した場合に
も、正常に動作し続けることができる、自己診断機能を
有するデバイスに関する。
するデバイスに関し、特に、内部に実装された目的とす
る処理を行う処理回路に、破損や異常が発生した場合に
も、正常に動作し続けることができる、自己診断機能を
有するデバイスに関する。
【０００２】
【従来の技術】近年、ＬＳＩの高集積度化、高機能化が
ますます求められている。これに伴い、ＬＳＩの内部構
成はますます複雑化し、ビット数の増加をもたらしてい
る。そして、ＬＳＩの内部素子数は１００万トランジス
タを越え、更に大きくなろうとしている。このため、Ｌ
ＳＩのテスティング評価には多大なコストが発生してい
る。こうした背景からＬＳＩの内部でそれ自身で自己完
結型のテスティングを行う方法、いわゆるセルフチエッ
ク（自己診断）が従来から注目されており、ＬＳＩの設
計段階から自己診断回路を組入れるようになってきた。
このような自己診断回路を設けてＬＳＩをセルフチエッ
クする技術には、スキャンチエック法等種々あるが、ま
だ開発途上であり、それぞれ一長一短があるのが現状で
ある。
ますます求められている。これに伴い、ＬＳＩの内部構
成はますます複雑化し、ビット数の増加をもたらしてい
る。そして、ＬＳＩの内部素子数は１００万トランジス
タを越え、更に大きくなろうとしている。このため、Ｌ
ＳＩのテスティング評価には多大なコストが発生してい
る。こうした背景からＬＳＩの内部でそれ自身で自己完
結型のテスティングを行う方法、いわゆるセルフチエッ
ク（自己診断）が従来から注目されており、ＬＳＩの設
計段階から自己診断回路を組入れるようになってきた。
このような自己診断回路を設けてＬＳＩをセルフチエッ
クする技術には、スキャンチエック法等種々あるが、ま
だ開発途上であり、それぞれ一長一短があるのが現状で
ある。
【０００３】例えば、従来のデバイスの自己診断方法に
関しては、特許公報第２６３４９６２号に、障害検出回
路により、回路の異常を検出して、異常部分をＦＰＧＡ
（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ
Ａｒｒａｙの略）等の回路の書き換えができるデバイス
（これをＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉ
ｃ Ｄｅｖｉｃｅの略）と呼ぶ場合もある）で復旧する
方法の記載があり、また、特許公報第２６６９２８７号
には、自己診断機能を備えた機能ブロックを有する半導
体装置の記載がある。しかし、特許公報第２６３４９６
２号の場合、回路の切り換え時に動作が中断する問題が
あり、また上記ＰＬＤも１部分に限定されている。特許
公報第２６６９２８７号の場合には、自己診断機能部の
みが開示されているのみで、回路の異常を復旧する手段
についての記載はない。
関しては、特許公報第２６３４９６２号に、障害検出回
路により、回路の異常を検出して、異常部分をＦＰＧＡ
（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ
Ａｒｒａｙの略）等の回路の書き換えができるデバイス
（これをＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉ
ｃ Ｄｅｖｉｃｅの略）と呼ぶ場合もある）で復旧する
方法の記載があり、また、特許公報第２６６９２８７号
には、自己診断機能を備えた機能ブロックを有する半導
体装置の記載がある。しかし、特許公報第２６３４９６
２号の場合、回路の切り換え時に動作が中断する問題が
あり、また上記ＰＬＤも１部分に限定されている。特許
公報第２６６９２８７号の場合には、自己診断機能部の
みが開示されているのみで、回路の異常を復旧する手段
についての記載はない。
【０００４】このような状況のもと、製造当初、正常に
機能したことが確認されているデータ処理回路が、環境
の急激な変化（温度の上昇、応力の発生、静電気等によ
る突発的な高電圧の印加など）により回路の一部が破
損、若しくは熱暴走などで一時的な異常が発生しても、
正常に動作し続けることができる回路を有するデパイス
が求められていた。特に、ＥＣ（Ｅｌｅｃｔｒｏｎｉｃ
Ｃｏｍｍｅｒｃｅの略）等に代表されるＩＣカードを
用いたシステムの端末装置は、その使用形態、使用方法
から、このような要望が強い。
機能したことが確認されているデータ処理回路が、環境
の急激な変化（温度の上昇、応力の発生、静電気等によ
る突発的な高電圧の印加など）により回路の一部が破
損、若しくは熱暴走などで一時的な異常が発生しても、
正常に動作し続けることができる回路を有するデパイス
が求められていた。特に、ＥＣ（Ｅｌｅｃｔｒｏｎｉｃ
Ｃｏｍｍｅｒｃｅの略）等に代表されるＩＣカードを
用いたシステムの端末装置は、その使用形態、使用方法
から、このような要望が強い。
【０００５】
【発明が解決しようとする課題】このような状況のも
と、製造当初、正常に機能したことが確認されているデ
ータ処理回路に、破損、異常が発生しても正常に動作し
続けることができる回路を有するデバイスが求められて
いた。本発明は、これに対応するもので、具体的には、
目的とするデータ処理回路と同じ複数個の自己診断機能
を有する処理回路を設け、これらの回路から出力された
信号を比較、判断することにより、異常の発生している
データ処理回路の結果を用いず、正常に目的とするデー
タ処理を続けることができるデバイスを提供しようとす
るものである。
と、製造当初、正常に機能したことが確認されているデ
ータ処理回路に、破損、異常が発生しても正常に動作し
続けることができる回路を有するデバイスが求められて
いた。本発明は、これに対応するもので、具体的には、
目的とするデータ処理回路と同じ複数個の自己診断機能
を有する処理回路を設け、これらの回路から出力された
信号を比較、判断することにより、異常の発生している
データ処理回路の結果を用いず、正常に目的とするデー
タ処理を続けることができるデバイスを提供しようとす
るものである。
【０００６】
【課題を解決するための手段】本発明の自己診断機能部
を有するデバイスは、内部に実装された目的とする処理
を行う処理回路に、破損や異常が発生した場合にも、正
常に動作し続けるためのデバイスであって、入力を同じ
とする複数個（奇数個）の自己診断機能部を有する同じ
処理回路と、該複数個の処理回路から出力された出力信
号を比較し、同じ出力結果が多数の方の回路の出力結果
を、前記処理回路の正常な出力信号と判断して、出力す
る比較判断回路とを備えていることを特徴とするもので
ある。そして、上記における自己診断機能部は、処理回
路内もしくは、処理回路に隣接して、少なくとも、テス
ト用データを確保し、処理回路へ入力できるＲＯＭ形式
のメモリ部と、期待値格納用のＲＯＭ形式のメモリと、
比較検出器と、比較検出器の検出結果を保持するための
レジスタとを備え、処理回路への入力に対応した処理回
路の出力を、期待値と比較して、動作結果を診断するも
のであることを特徴とするものである。そしてまた、上
記において、回路全て、あるいは回路の一部を除いた部
分がＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ
Ｇａｔｅ Ａｒｒａｙの略）等の回路の書き換えが出
来るデバイスにより形成されていることを特徴とするも
のである。上記の複数個は、比較判断回路が多数決の原
理を採用するため、奇数であることが好ましい。また、
上記で、正常に動作し続けるとは、確率的に正常な動作
を続けることができるという意味で、このような確率が
確保できるようなデバイスであることが前提となる。ま
た、上記の、回路の一部を除いた部分の、回路の一部と
はＲＯＭ形式のメモリ部の一部ないし全部を意味してい
る。ＦＰＧＡ等の回路の書き換えが出来るデバイスによ
り、全ての回路が形成されていることが好ましいが、Ｒ
ＯＭ形式のメモリ部は該デバイス内に含まれていても、
含まれていなくても良い。
を有するデバイスは、内部に実装された目的とする処理
を行う処理回路に、破損や異常が発生した場合にも、正
常に動作し続けるためのデバイスであって、入力を同じ
とする複数個（奇数個）の自己診断機能部を有する同じ
処理回路と、該複数個の処理回路から出力された出力信
号を比較し、同じ出力結果が多数の方の回路の出力結果
を、前記処理回路の正常な出力信号と判断して、出力す
る比較判断回路とを備えていることを特徴とするもので
ある。そして、上記における自己診断機能部は、処理回
路内もしくは、処理回路に隣接して、少なくとも、テス
ト用データを確保し、処理回路へ入力できるＲＯＭ形式
のメモリ部と、期待値格納用のＲＯＭ形式のメモリと、
比較検出器と、比較検出器の検出結果を保持するための
レジスタとを備え、処理回路への入力に対応した処理回
路の出力を、期待値と比較して、動作結果を診断するも
のであることを特徴とするものである。そしてまた、上
記において、回路全て、あるいは回路の一部を除いた部
分がＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ
Ｇａｔｅ Ａｒｒａｙの略）等の回路の書き換えが出
来るデバイスにより形成されていることを特徴とするも
のである。上記の複数個は、比較判断回路が多数決の原
理を採用するため、奇数であることが好ましい。また、
上記で、正常に動作し続けるとは、確率的に正常な動作
を続けることができるという意味で、このような確率が
確保できるようなデバイスであることが前提となる。ま
た、上記の、回路の一部を除いた部分の、回路の一部と
はＲＯＭ形式のメモリ部の一部ないし全部を意味してい
る。ＦＰＧＡ等の回路の書き換えが出来るデバイスによ
り、全ての回路が形成されていることが好ましいが、Ｒ
ＯＭ形式のメモリ部は該デバイス内に含まれていても、
含まれていなくても良い。
【０００７】
【作用】本発明の自己診断機能部を有するデバイスは、
上記のような構成することにより、異常の発生している
データ処理回路の結果を用いず、正常に目的とするデー
タ処理をし続けることができるデバイスの提供を可能と
している。具体的には、入力を同じくする複数個（奇数
個）の自己診断機能部を有する同じ処理回路から出力さ
れた出力信号を比較し、同じ出力結果が多数の方の回路
の出力結果を、処理回路の正常な出力信号と判断して、
出力する比較判断回路とを備えていることにより、これ
を達成している。例えば、製造当初、正常に機能したこ
とが確認されているデータ処理回路が、環境の急激な変
化（温度の上昇、応力の発生、静電気等による突発的な
高電圧の印加など）により回路の一部が破損、若しくは
熱暴走などで一時的な異常が発生しても、このデバイス
自体を不良とせず、正常に動作し続けることができる。
即ち、実使用に際して、動作前にテストを行い、装置内
に複数個（奇数個）用意した同じ処理回路の出力を比較
し、結果が異なった場合にも、比較判断回路の多数決に
より、同じ出力結果が多数の方の回路の出力結果を、処
理回路の正常な出力信号と判断して、これを出力として
用い、正常な処理動作をし続けることができる。勿論、
前述の通り、このデバイスが、このような比較判断回路
の結果により、確率的に正常な動作を続けることができ
るという前提のもとにである。
上記のような構成することにより、異常の発生している
データ処理回路の結果を用いず、正常に目的とするデー
タ処理をし続けることができるデバイスの提供を可能と
している。具体的には、入力を同じくする複数個（奇数
個）の自己診断機能部を有する同じ処理回路から出力さ
れた出力信号を比較し、同じ出力結果が多数の方の回路
の出力結果を、処理回路の正常な出力信号と判断して、
出力する比較判断回路とを備えていることにより、これ
を達成している。例えば、製造当初、正常に機能したこ
とが確認されているデータ処理回路が、環境の急激な変
化（温度の上昇、応力の発生、静電気等による突発的な
高電圧の印加など）により回路の一部が破損、若しくは
熱暴走などで一時的な異常が発生しても、このデバイス
自体を不良とせず、正常に動作し続けることができる。
即ち、実使用に際して、動作前にテストを行い、装置内
に複数個（奇数個）用意した同じ処理回路の出力を比較
し、結果が異なった場合にも、比較判断回路の多数決に
より、同じ出力結果が多数の方の回路の出力結果を、処
理回路の正常な出力信号と判断して、これを出力として
用い、正常な処理動作をし続けることができる。勿論、
前述の通り、このデバイスが、このような比較判断回路
の結果により、確率的に正常な動作を続けることができ
るという前提のもとにである。
【０００８】自己診断機能部としては、処理回路内もし
くは、処理回路に隣接して、少なくとも、テスト用デー
タを確保し、処理回路へ入力できるＲＯＭ形式のメモリ
部と、期待値格納用のＲＯＭ形式のメモリと、比較検出
器と、比較検出器の検出結果を保持するためのレジスタ
とを備え、処理回路への入力に対応した処理回路の出力
を、期待値と比較して、動作結果を診断するものが挙げ
られるが、これに限定はされない。
くは、処理回路に隣接して、少なくとも、テスト用デー
タを確保し、処理回路へ入力できるＲＯＭ形式のメモリ
部と、期待値格納用のＲＯＭ形式のメモリと、比較検出
器と、比較検出器の検出結果を保持するためのレジスタ
とを備え、処理回路への入力に対応した処理回路の出力
を、期待値と比較して、動作結果を診断するものが挙げ
られるが、これに限定はされない。
【０００９】また、回路全て、あるいは回路の一部を除
いた部分がＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂ
ｌｅ Ｇａｔｅ Ａｒｒａｙの略）等の回路の書き換え
可能なデバイスで形成されていることにより、その回路
作製を簡単にするとともに、回路変更（論理の変更）等
にも対応できる。
いた部分がＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂ
ｌｅ Ｇａｔｅ Ａｒｒａｙの略）等の回路の書き換え
可能なデバイスで形成されていることにより、その回路
作製を簡単にするとともに、回路変更（論理の変更）等
にも対応できる。
【００１０】特に、ＦＰＧＡを用い、これに目的とする
処理を行う処理回路を設ける場合、ＦＰＧＡに自己診断
機能部を有する前記目的とする処理を行う処理回路を複
数個（奇数個）設けておくことにより、出荷前ないし実
使用する前に、各処理回路を自己診断機能部によりそれ
ぞれ正常か否か判断でき、処理回路のうち正常でないも
のについては、これを正常に書き換えることを可能とし
ている。同様に、比較判断回路が正常でない場合には、
これを書き換えることが可能である。また、処理自体を
変更する場合にも、全ての処理回路を書き換えることが
できる。
処理を行う処理回路を設ける場合、ＦＰＧＡに自己診断
機能部を有する前記目的とする処理を行う処理回路を複
数個（奇数個）設けておくことにより、出荷前ないし実
使用する前に、各処理回路を自己診断機能部によりそれ
ぞれ正常か否か判断でき、処理回路のうち正常でないも
のについては、これを正常に書き換えることを可能とし
ている。同様に、比較判断回路が正常でない場合には、
これを書き換えることが可能である。また、処理自体を
変更する場合にも、全ての処理回路を書き換えることが
できる。
【００１１】
【発明の実施の形態】本発明の自己診断機能部を有する
デバイスの実施の形態の例を挙げて、図に基づいて説明
する。図１は、本発明の自己診断機能部を有するデバイ
スの実施の形態の１例の特徴部である回路ブロックを示
した図で、図２は、自己診断機能部の概略構成図で、図
３は、図１に示す回路ブロックの書き込み（回路作製）
から目的する処理を実際に行うまでの動作の１例を示し
たフロー図である。図１、図２中、１００は回路ブロッ
ク、１１１〜１１Ｎは処理回路、１２１〜１２Ｎは自己
診断機能部、１３０は比較判断回路、１４０は（処理回
路への）入力信号、１５１〜１５Ｎは（処理回路から
の）出力信号、１６０は出力信号、２１０は処理回路、
２２０、２２５はＲＯＭ、２３０は比較検出器、２３５
はレジスタ、２４０はアドレス発生器、２５０はセレク
タである。
デバイスの実施の形態の例を挙げて、図に基づいて説明
する。図１は、本発明の自己診断機能部を有するデバイ
スの実施の形態の１例の特徴部である回路ブロックを示
した図で、図２は、自己診断機能部の概略構成図で、図
３は、図１に示す回路ブロックの書き込み（回路作製）
から目的する処理を実際に行うまでの動作の１例を示し
たフロー図である。図１、図２中、１００は回路ブロッ
ク、１１１〜１１Ｎは処理回路、１２１〜１２Ｎは自己
診断機能部、１３０は比較判断回路、１４０は（処理回
路への）入力信号、１５１〜１５Ｎは（処理回路から
の）出力信号、１６０は出力信号、２１０は処理回路、
２２０、２２５はＲＯＭ、２３０は比較検出器、２３５
はレジスタ、２４０はアドレス発生器、２５０はセレク
タである。
【００１２】本例のデバイス１００は、回路全体をＦＰ
ＧＡで形成したもので、図１に示すように、複数Ｎ個
（奇数個）の、同じ目的とする処理を行う同じ処理回路
１１１〜１１Ｎと、各処理回路をそれぞれ自己診断する
ための自己診断機能部１２１〜１２Ｎと、同じ入力を各
処理回路１１１〜１１Ｎに入力した場合の、処理回路１
１１〜１１Ｎから出力された、それぞれの処理回路の出
力信号１５１〜１５Ｎを比較し、同じ出力結果が多数の
方の出力結果を、正常な出力信号と判断して、出力する
比較判断回路１３０とを備えている。
ＧＡで形成したもので、図１に示すように、複数Ｎ個
（奇数個）の、同じ目的とする処理を行う同じ処理回路
１１１〜１１Ｎと、各処理回路をそれぞれ自己診断する
ための自己診断機能部１２１〜１２Ｎと、同じ入力を各
処理回路１１１〜１１Ｎに入力した場合の、処理回路１
１１〜１１Ｎから出力された、それぞれの処理回路の出
力信号１５１〜１５Ｎを比較し、同じ出力結果が多数の
方の出力結果を、正常な出力信号と判断して、出力する
比較判断回路１３０とを備えている。
【００１３】自己診断機能部１２１〜１２Ｎは、それぞ
れ、処理回路１１１〜１１Ｎに隣接して設けられてい
る。自己診断機能部１２１〜１２Ｎとしては、例えば、
図２に示すような、少なくとも、テスト用データを確保
し、処理回路へ入力できるＲＯＭ２２０と、期待値格納
用のＲＯＭ２２５と、比較検出器２３０と、比較検出器
の検出結果を保持するためのレジスタ２３５とを備え、
処理回路２１０への入力データに対応した処理回路２１
０の出力データを、期待値格納用のＲＯＭ２２５からの
期待値と比較して、動作結果を診断するものが挙げられ
るが、これに限定はされない。以下、図２に示す自己診
断機能部を簡単に動作説明をしておく。対象となる処理
回路２１０に、セレクタ２５０にて選択され、アドレス
発生器２４０で修飾されたＲＯＭ２２０からの入力デー
タがインプットされ、モニターしたい処理回路２１０の
出力と、同様にアドレス発生器２４０により修飾された
期待値格納用のＲＯＭ２２５の出力とを比較検出器２３
０にインプットして、その結果を検出信号として取り出
す。
れ、処理回路１１１〜１１Ｎに隣接して設けられてい
る。自己診断機能部１２１〜１２Ｎとしては、例えば、
図２に示すような、少なくとも、テスト用データを確保
し、処理回路へ入力できるＲＯＭ２２０と、期待値格納
用のＲＯＭ２２５と、比較検出器２３０と、比較検出器
の検出結果を保持するためのレジスタ２３５とを備え、
処理回路２１０への入力データに対応した処理回路２１
０の出力データを、期待値格納用のＲＯＭ２２５からの
期待値と比較して、動作結果を診断するものが挙げられ
るが、これに限定はされない。以下、図２に示す自己診
断機能部を簡単に動作説明をしておく。対象となる処理
回路２１０に、セレクタ２５０にて選択され、アドレス
発生器２４０で修飾されたＲＯＭ２２０からの入力デー
タがインプットされ、モニターしたい処理回路２１０の
出力と、同様にアドレス発生器２４０により修飾された
期待値格納用のＲＯＭ２２５の出力とを比較検出器２３
０にインプットして、その結果を検出信号として取り出
す。
【００１４】比較判断回路１３０としては、Ｘ−ＯＲ論
理回路などを用いたものが考えられるが、比較判断可能
なもであれば良く、特に限定されない。
理回路などを用いたものが考えられるが、比較判断可能
なもであれば良く、特に限定されない。
【００１５】次に、本例の自己診断機能部を有するデバ
イスの回路の書き込みから目的する処理を実際に行うま
でのフローの１例を図３に示し、これを図１、図２を参
照にして説明する。尚、図３中、Ｓ３１０〜Ｓ３８０は
処理ステップを示すものである。先ず、ＦＰＧＡに本例
の自己診断機能部を有するデバイスの回路を書き込む。
（Ｓ３１０） 図１に示す、処理回路１１１〜１１Ｎ、自己診断機能部
１２１〜１２Ｎ、比較、判断回路１３０と各配線、入出
力部を設けたデバイスを形成する。次いで、書き込みに
より、所望の回路が形成されたデバイスを動作させる。
（Ｓ３２０） 次に、デバイスの処理回路１１１〜１１Ｎについて、そ
れぞれ、自己診断機能部１２１〜１２Ｎを用い、正常か
否かを診断する。（Ｓ３３０） 自己診断機能部１２１〜１２Ｎにより、正常でないと判
断された処理回路については、書換えが可能か否かを判
断し（Ｓ３４１）、可能である場合には書き換えを行い
（Ｓ３４２） 書換えが可能でない場合には、中止す
る。（Ｓ３７０） 尚、ここで言う中止とは、デバイスの実使用への使用を
中止することを意味する。また、可能である場合とは、
ＦＰＧＡへの書き込み自体に不備があった場合、あるい
は、一部領域のみが物理的に破損している場合他の領域
に予備がある場合等である。
イスの回路の書き込みから目的する処理を実際に行うま
でのフローの１例を図３に示し、これを図１、図２を参
照にして説明する。尚、図３中、Ｓ３１０〜Ｓ３８０は
処理ステップを示すものである。先ず、ＦＰＧＡに本例
の自己診断機能部を有するデバイスの回路を書き込む。
（Ｓ３１０） 図１に示す、処理回路１１１〜１１Ｎ、自己診断機能部
１２１〜１２Ｎ、比較、判断回路１３０と各配線、入出
力部を設けたデバイスを形成する。次いで、書き込みに
より、所望の回路が形成されたデバイスを動作させる。
（Ｓ３２０） 次に、デバイスの処理回路１１１〜１１Ｎについて、そ
れぞれ、自己診断機能部１２１〜１２Ｎを用い、正常か
否かを診断する。（Ｓ３３０） 自己診断機能部１２１〜１２Ｎにより、正常でないと判
断された処理回路については、書換えが可能か否かを判
断し（Ｓ３４１）、可能である場合には書き換えを行い
（Ｓ３４２） 書換えが可能でない場合には、中止す
る。（Ｓ３７０） 尚、ここで言う中止とは、デバイスの実使用への使用を
中止することを意味する。また、可能である場合とは、
ＦＰＧＡへの書き込み自体に不備があった場合、あるい
は、一部領域のみが物理的に破損している場合他の領域
に予備がある場合等である。
【００１６】次いで、自己診断機能部１２１〜１２Ｎに
より、全ての処理回路１１１〜１１Ｎが正常であると判
断された場合、比較判断回路１３０が正常か否かを判断
する。（Ｓ３５０） これは、所定の入力によりその動作を確認することによ
りなされる。比較判断回路１３０が正常でない場合に
は、その回路の書換えが可能か否かを判断し（Ｓ３６
１）、可能である場合には書き換えを行い（Ｓ３６２）
書換えが可能でない場合には、中止する。（Ｓ３７
０） 比較判断回路１３０が正常である場合には、本例のデバ
イスは、実使用に供与されることとなる。実使用におい
ては、その途中において、処理回路１１１〜１１Ｎのい
ずれかに、破損、異常が発生しても正常に動作し続け
る。本例のデバイスの回路全体がＦＰＧＡで形成されて
いるため、再度、他の処理をさせる処理回路を、このＦ
ＰＧＡに同様に複数書き込み（Ｓ３１０）、上記フロー
にて、実使用することもできる。
より、全ての処理回路１１１〜１１Ｎが正常であると判
断された場合、比較判断回路１３０が正常か否かを判断
する。（Ｓ３５０） これは、所定の入力によりその動作を確認することによ
りなされる。比較判断回路１３０が正常でない場合に
は、その回路の書換えが可能か否かを判断し（Ｓ３６
１）、可能である場合には書き換えを行い（Ｓ３６２）
書換えが可能でない場合には、中止する。（Ｓ３７
０） 比較判断回路１３０が正常である場合には、本例のデバ
イスは、実使用に供与されることとなる。実使用におい
ては、その途中において、処理回路１１１〜１１Ｎのい
ずれかに、破損、異常が発生しても正常に動作し続け
る。本例のデバイスの回路全体がＦＰＧＡで形成されて
いるため、再度、他の処理をさせる処理回路を、このＦ
ＰＧＡに同様に複数書き込み（Ｓ３１０）、上記フロー
にて、実使用することもできる。
【００１７】
【発明の効果】本発明のデバイスは、上記のように、目
的とする処理を行う処理回路を複数個設け、該複数個
（奇数個）の処理回路にそれぞれ自己診断機能部を設
け、且つ、該複数個（奇数個）の処理回路からの出力を
比較し、同じ出力結果が多数の方の回路の出力結果を、
目的する処理回路の正常な出力信号と判断して、出力す
る比較判断回路とを備えていることにより、一部の処理
回路に異常が発生していても、異常の発生している処理
回路の結果を用いず、正常に目的とするデータ処理を続
けることができるデバイスの提供を可能とした。即ち、
製造当初、正常に機能したことが確認されているデータ
処理回路に、破損、異常が発生しても正常に動作し続け
ることができる回路を有するデバイスの提供を可能とし
た。また、ＦＰＧＡによりデバイスを形成することによ
り、目的とする処理の異なる処理回路の作製も、再度、
同様に行えるものとした。
的とする処理を行う処理回路を複数個設け、該複数個
（奇数個）の処理回路にそれぞれ自己診断機能部を設
け、且つ、該複数個（奇数個）の処理回路からの出力を
比較し、同じ出力結果が多数の方の回路の出力結果を、
目的する処理回路の正常な出力信号と判断して、出力す
る比較判断回路とを備えていることにより、一部の処理
回路に異常が発生していても、異常の発生している処理
回路の結果を用いず、正常に目的とするデータ処理を続
けることができるデバイスの提供を可能とした。即ち、
製造当初、正常に機能したことが確認されているデータ
処理回路に、破損、異常が発生しても正常に動作し続け
ることができる回路を有するデバイスの提供を可能とし
た。また、ＦＰＧＡによりデバイスを形成することによ
り、目的とする処理の異なる処理回路の作製も、再度、
同様に行えるものとした。
【図１】本発明の自己診断機能部を有するデバイスの実
施の形態の１例の特徴部である回路ブロックを示した図
施の形態の１例の特徴部である回路ブロックを示した図
【図２】自己診断機能部の概略構成図
【図３】実施の形態の１例の自己診断機能部を有するデ
バイスの作製から、実使用までのフロー図
バイスの作製から、実使用までのフロー図
１００ 回路ブロック １１１〜１１Ｎ 処理回路 １２１〜１２Ｎ 自己診断機能部 １３０ 比較判断回路 １４０ （処理回路への）入力信号 １５１〜１５Ｎ （処理回路からの）出力信号 １６０ 出力信号 ２１０ 処理回路 ２２０、２２５ ＲＯＭ ２３０ 比較検出器 ２３５ レジスタ ２４０ アドレス発生器 ２５０ セレクタ
フロントページの続き Ｆターム(参考） 2G032 AA00 AD08 AE08 AG10 AK19 AL14 5B048 AA20 CC02 CC11 DD05 5L106 DD02 DD03 DD08 9A001 BB01 BB02 BB04 BB05 CC01 FF04 GG05 KK31 KK37 KK54 LL06
Claims (3)
- 【請求項１】 内部に実装された目的とする処理を行う
処理回路に、破損や異常が発生した場合にも、正常に動
作し続けるためのデバイスであって、入力を同じとする
複数個（奇数個）の自己診断機能部を有する同じ処理回
路と、該複数個の処理回路から出力された出力信号を比
較し、同じ出力結果が多数の方の回路の出力結果を、前
記処理回路の正常な出力信号と判断して、出力する比較
判断回路とを備えていることを特徴とする自己診断機能
部を有するデバイス。 - 【請求項２】 請求項１における自己診断機能部は、処
理回路内もしくは、処理回路に隣接して、少なくとも、
テスト用データを確保し、処理回路へ入力できるＲＯＭ
形式のメモリ部と、期待値格納用のＲＯＭ形式のメモリ
と、比較検出器と、比較検出器の検出結果を保持するた
めのレジスタとを備え、処理回路への入力に対応した処
理回路の出力を、期待値と比較して、動作結果を診断す
るものであることを特徴とする自己診断機能部を有する
デバイス。 - 【請求項３】 請求項１ないし２において、回路全て、
あるいは回路の一部を除いた部分がＦＰＧＡ（Ｆｉｅｌ
ｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＧａｔｅＡｒｒａｙの
略）等の回路の書き換えが出来るデバイスにより形成さ
れていることを特徴とする自己診断機能を有するデバイ
ス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10314175A JP2000147058A (ja) | 1998-11-05 | 1998-11-05 | 自己診断機能部を有するデバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10314175A JP2000147058A (ja) | 1998-11-05 | 1998-11-05 | 自己診断機能部を有するデバイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000147058A true JP2000147058A (ja) | 2000-05-26 |
Family
ID=18050165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10314175A Withdrawn JP2000147058A (ja) | 1998-11-05 | 1998-11-05 | 自己診断機能部を有するデバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000147058A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007080954A1 (ja) * | 2006-01-13 | 2007-07-19 | Olympus Medical Systems Corp. | 電動湾曲内視鏡 |
| JP2011216020A (ja) * | 2010-04-01 | 2011-10-27 | Mitsubishi Electric Corp | 情報処理装置および回路再構成装置 |
| WO2020217589A1 (ja) * | 2019-04-26 | 2020-10-29 | Ｎｅｃスペーステクノロジー株式会社 | 基本論理素子、それを備えた半導体装置、基本論理素子の出力制御方法及び非一時的なコンピュータ可読媒体 |
-
1998
- 1998-11-05 JP JP10314175A patent/JP2000147058A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007080954A1 (ja) * | 2006-01-13 | 2007-07-19 | Olympus Medical Systems Corp. | 電動湾曲内視鏡 |
| JP2007185356A (ja) * | 2006-01-13 | 2007-07-26 | Olympus Medical Systems Corp | 電動湾曲内視鏡 |
| US8622895B2 (en) | 2006-01-13 | 2014-01-07 | Olympus Medical Systems Corp. | Electric bending endoscope |
| JP2011216020A (ja) * | 2010-04-01 | 2011-10-27 | Mitsubishi Electric Corp | 情報処理装置および回路再構成装置 |
| WO2020217589A1 (ja) * | 2019-04-26 | 2020-10-29 | Ｎｅｃスペーステクノロジー株式会社 | 基本論理素子、それを備えた半導体装置、基本論理素子の出力制御方法及び非一時的なコンピュータ可読媒体 |
| JPWO2020217589A1 (ja) * | 2019-04-26 | 2021-09-13 | Ｎｅｃスペーステクノロジー株式会社 | 基本論理素子、それを備えた半導体装置、基本論理素子の出力制御方法及び制御プログラム |
| US20220206066A1 (en) * | 2019-04-26 | 2022-06-30 | Nec Space Technologies, Ltd. | Basic logic element, semiconductor device including the same, output control method for basic logic element, and non-transitory computer readable medium |
| US11899062B2 (en) | 2019-04-26 | 2024-02-13 | Nec Space Technologies, Ltd. | Basic logic element, semiconductor device including the same, output control method for basic logic element, and non-transitory computer readable medium |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060110 |