JPWO2020217589A1 - 基本論理素子、それを備えた半導体装置、基本論理素子の出力制御方法及び制御プログラム - Google Patents
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Abstract
Description
演算結果に異常が無いかを自己診断するステップと、自己診断の結果に基づいて前記演算結果の出力権限を保持するか否かを決定するとともに、その決定結果を権限信号として出力するステップと、前記出力権限が保持されているか否かに基づいて、前記演算結果を出力するか否かを制御するステップと、を備える。
まず、本発明者によって事前検討された基本論理素子及びそれを備えた冗長回路について説明する。
図7は、基本論理素子50が用いられた冗長回路500の構成例を示すブロック図である。冗長回路500は、同一の演算処理を並行して行う3個の基本論理素子50(以下、基本論理素子50_1〜50_3と称す)と、基本論理素子50_1〜50_3の出力信号のうち多数を占める値の出力信号を選択して出力する多数決回路60と、を備える。それにより、冗長回路500は、基本論理素子50_1〜50_3のうち、例えば基本論理素子50_1が故障した場合でも、故障していない基本論理素子50_2,50_3の出力信号を正式な出力信号として採用することができる。つまり、冗長回路500は、信頼性を向上させることができる。なお、本例では、冗長回路500に同一の演算処理を行う3個の基本論理素子50が設けられた場合について説明しているが、当然ながら4個以上の基本論理素子50が設けられても良い。
図1は、実施の形態1にかかる基本論理素子1の構成例を示すブロック図である。
図1に示す基本論理素子1は、例えば、FPGAを構成する複数の基本論理素子の一部又は全部に用いられる。FPGAでは、配線上に設けられた複数のバストランジスタのオンオフを切り替えて、これら複数の基本論理素子間の接続関係を切り替えることにより、所望の回路構成が実現される。
図2は、基本論理素子1が用いられた冗長回路100の構成例を示すブロック図である。冗長回路100は、同一の演算処理を並行して行う3個の基本論理素子1(以下、基本論理素子1_1〜1_3と称す)を備える。なお、本例では、冗長回路100に同一の演算処理を行う3個の基本論理素子1が設けられた場合について説明するが、2個以上の基本論理素子1が設けられていれば良い。
図3は、実施の形態2にかかる基本論理素子2の構成例を示すブロック図である。
基本論理素子2では、自己診断部12が、自素子の演算結果(自己診断データ)だけでなく、自素子とは別の基本論理素子2から出力された演算結果(自己診断データ)を用いて、自己診断を行っている。以下、具体的に説明する。
図4は、基本論理素子2の具体的な構成例を基本論理素子2aとして示す図である。
図4に示すように、基本論理素子2aは、GCE(Gneric Core Element)21と、フリップフロップ22,23と、セレクタ24〜29と、を備える。
図5は、基本論理素子2が用いられた冗長回路200の構成例を示すブロック図である。冗長回路200は、同一の演算処理を並行して行う4個の基本論理素子2(以下、基本論理素子2_1〜2_4と称す)を少なくとも備える。なお、本例では、冗長回路200に同一の演算処理を行う4個の基本論理素子2が設けられた場合について説明するが、2個以上の基本論理素子2が設けられていれば良い。
演算処理を行う演算部と、
自素子から出力される演算結果に異常が無いかを自己診断する自己診断部と、
前記自己診断部による診断結果に基づいて前記演算結果の出力権限を保持するか否かを決定するとともに、その決定結果を権限信号として出力する管理部と、
前記管理部によって前記出力権限が保持されているか否かに基づいて、前記演算部による演算結果を出力するか否かを制御する出力制御部と、
を備えた、基本論理素子。
前記管理部は、前記自己診断部によって前記演算結果に異常がないと診断された場合、前記出力権限を保持し、前記自己診断部によって前記演算結果に異常があると診断された場合、前記出力権限を保持せずに放棄するように構成され、
前記出力制御部は、前記管理部によって前記出力権限が保持されている場合、前記演算部による演算結果を出力し、前記管理部によって前記出力権限が放棄されている場合、前記演算部による演算結果の出力を停止するように構成されている、
付記1に記載の基本論理素子。
前記管理部は、自素子とは別の基本論理素子から演算結果の出力権限が放棄されたことを示す権限信号を受け取ることによって、前記出力権限を保持するように構成されている、
付記1又は2に記載の基本論理素子。
前記自己診断部は、前記演算部による演算結果から得られた自己診断データと、自素子とは別の少なくとも一つ以上の基本論理素子から出力された自己診断データと、を比較することによって、自素子から出力される演算結果に異常が無いかを自己診断するように構成されている、
付記1〜3の何れか一項に記載の基本論理素子。
前記自己診断部は、前記演算部による演算結果から得られた自己診断データが、当該自己診断データ、及び、自素子とは別の前記少なくとも一つ以上の基本論理素子から出力された自己診断データ、のうち多数を占める値を示すか否かによって、自素子から出力される演算結果に異常が無いかを自己診断するように構成されている、
付記4に記載の基本論理素子。
前記管理部は、前記自己診断部によって前記演算結果に異常があると診断された場合、自素子とは別の前記少なくとも一つ以上の基本論理素子から出力された自己診断データを、自素子の自己診断データの代わりに出力させるように構成されている、
付記4又は5に記載の基本論理素子。
FPGA(Field Programmable Gate Array)上に設けられた複数の基本論理素子の少なくとも一つ以上に用いられる、
付記1〜6の何れか一項に記載の基本論理素子。
動的再構成プロセッサに設けられた複数の基本論理素子の少なくとも一つ以上に用いられる、
付記1〜6の何れか一項に記載の基本論理素子。
並列に設けられた複数の基本論理素子を備え、
前記複数の基本論理素子の各々は、
演算処理を行う演算部と、
自素子から出力される演算結果に異常が無いかを自己診断する自己診断部と、
前記自己診断部による診断結果に基づいて前記演算結果の出力権限を保持するか否かを決定するとともに、その決定結果を権限信号として出力する管理部と、
前記管理部によって前記出力権限が保持されているか否かに基づいて、前記演算部による演算結果を出力するか否かを制御する出力制御部と、
を有する、半導体装置。
前記複数の基本論理素子の各々において、
前記管理部は、前記自己診断部によって前記演算結果に異常がないと診断された場合、前記出力権限を保持し、前記自己診断部によって前記演算結果に異常があると診断された場合、前記出力権限を保持せずに放棄するように構成され、
前記出力制御部は、前記管理部によって前記出力権限が保持されている場合、前記演算部による演算結果を出力し、前記管理部によって前記出力権限が放棄されている場合、前記演算部による演算結果の出力を停止するように構成されている、
付記9に記載の半導体装置。
前記複数の基本論理素子の各々において、前記管理部は、自素子とは別の基本論理素子から演算結果の出力権限が放棄されたことを示す権限信号を受け取ることによって、前記出力権限を保持するように構成されている、
付記9又は10に記載の半導体装置。
前記複数の基本論理素子の各々において、前記自己診断部は、前記演算部による演算結果から得られた自己診断データと、自素子とは別の少なくとも一つ以上の基本論理素子から出力された自己診断データと、を比較することによって、自素子から出力される演算結果に異常が無いかを自己診断するように構成されている、
付記9〜11の何れか一項に記載の半導体装置。
前記複数の基本論理素子の各々において、前記自己診断部は、前記演算部による演算結果から得られた自己診断データが、当該自己診断データ、及び、自素子とは別の前記少なくとも一つ以上の基本論理素子から出力された自己診断データ、のうち多数を占める値を示すか否かによって、自素子から出力される演算結果に異常が無いかを自己診断するように構成されている、
付記12に記載の半導体装置。
前記複数の基本論理素子の各々において、前記管理部は、前記自己診断部によって前記演算結果に異常があると診断された場合、自素子とは別の前記少なくとも一つ以上の基本論理素子から出力された自己診断データを、自素子の自己診断データの代わりに出力させるように構成されている、
付記12又は13に記載の半導体装置。
前記複数の基本論理素子は、FPGA(Field Programmable Gate Array)上に設けられた複数の基本論理素子の一部である、
付記9〜14の何れか一項に記載の半導体装置。
前記複数の基本論理素子は、動的再構成プロセッサに設けられた複数の基本論理素子の一部である、
付記9〜14の何れか一項に記載の半導体装置。
演算処理を行うステップと、
演算結果に異常が無いかを自己診断するステップと、
自己診断の結果に基づいて前記演算結果の出力権限を保持するか否かを決定するとともに、その決定結果を権限信号として出力するステップと、
前記出力権限が保持されているか否かに基づいて、前記演算結果を出力するか否かを制御するステップと、
を備えた、基本論理素子の出力制御方法。
演算処理を行う演算部と、自素子から出力される演算結果に異常が無いかを自己診断する自己診断部と、前記自己診断部による診断結果に基づいて前記演算結果の出力権限を保持するか否かを決定するとともに、その決定結果を権限信号として出力する管理部と、前記管理部によって前記出力権限が保持されているか否かに基づいて、前記演算部による演算結果を出力するか否かを制御する出力制御部と、を備えた、基本論理素子を複数組み合わせることにより所定の回路を構成する処理を、
コンピュータに実行させる制御プログラム。
1_1〜1_3 基本論理素子
2 基本論理素子
2a 基本論理素子
2_1〜2_4 基本論理素子
11 演算部
12 自己診断部
13 管理部
14 出力制御部
15 シリアルパラレル変換部
16 バッファ
17 スイッチ
18 スイッチ
21 GCE
22 フリップフロップ
23 フリップフロップ
24〜29 セレクタ
100 冗長回路
200 冗長回路
Claims (18)
- 演算処理を行う演算手段と、
自素子から出力される演算結果に異常が無いかを自己診断する自己診断手段と、
前記自己診断手段による診断結果に基づいて前記演算結果の出力権限を保持するか否かを決定するとともに、その決定結果を権限信号として出力する管理手段と、
前記管理手段によって前記出力権限が保持されているか否かに基づいて、前記演算手段による演算結果を出力するか否かを制御する出力制御手段と、
を備えた、基本論理素子。 - 前記管理手段は、前記自己診断手段によって前記演算結果に異常がないと診断された場合、前記出力権限を保持し、前記自己診断手段によって前記演算結果に異常があると診断された場合、前記出力権限を保持せずに放棄するように構成され、
前記出力制御手段は、前記管理手段によって前記出力権限が保持されている場合、前記演算手段による演算結果を出力し、前記管理手段によって前記出力権限が放棄されている場合、前記演算手段による演算結果の出力を停止するように構成されている、
請求項1に記載の基本論理素子。 - 前記管理手段は、自素子とは別の基本論理素子から演算結果の出力権限が放棄されたことを示す権限信号を受け取ることによって、前記出力権限を保持するように構成されている、
請求項1又は2に記載の基本論理素子。 - 前記自己診断手段は、前記演算手段による演算結果から得られた自己診断データと、自素子とは別の少なくとも一つ以上の基本論理素子から出力された自己診断データと、を比較することによって、自素子から出力される演算結果に異常が無いかを自己診断するように構成されている、
請求項1〜3の何れか一項に記載の基本論理素子。 - 前記自己診断手段は、前記演算手段による演算結果から得られた自己診断データが、当該自己診断データ、及び、自素子とは別の前記少なくとも一つ以上の基本論理素子から出力された自己診断データ、のうち多数を占める値を示すか否かによって、自素子から出力される演算結果に異常が無いかを自己診断するように構成されている、
請求項4に記載の基本論理素子。 - 前記管理手段は、前記自己診断手段によって前記演算結果に異常があると診断された場合、自素子とは別の前記少なくとも一つ以上の基本論理素子から出力された自己診断データを、自素子の自己診断データの代わりに出力させるように構成されている、
請求項4又は5に記載の基本論理素子。 - FPGA(Field Programmable Gate Array)上に設けられた複数の基本論理素子の少なくとも一つ以上に用いられる、
請求項1〜6の何れか一項に記載の基本論理素子。 - 動的再構成プロセッサに設けられた複数の基本論理素子の少なくとも一つ以上に用いられる、
請求項1〜6の何れか一項に記載の基本論理素子。 - 並列に設けられた複数の基本論理素子を備え、
前記複数の基本論理素子の各々は、
演算処理を行う演算手段と、
自素子から出力される演算結果に異常が無いかを自己診断する自己診断手段と、
前記自己診断手段による診断結果に基づいて前記演算結果の出力権限を保持するか否かを決定するとともに、その決定結果を権限信号として出力する管理手段と、
前記管理手段によって前記出力権限が保持されているか否かに基づいて、前記演算手段による演算結果を出力するか否かを制御する出力制御手段と、
を有する、半導体装置。 - 前記複数の基本論理素子の各々において、
前記管理手段は、前記自己診断手段によって前記演算結果に異常がないと診断された場合、前記出力権限を保持し、前記自己診断手段によって前記演算結果に異常があると診断された場合、前記出力権限を保持せずに放棄するように構成され、
前記出力制御手段は、前記管理手段によって前記出力権限が保持されている場合、前記演算手段による演算結果を出力し、前記管理手段によって前記出力権限が放棄されている場合、前記演算手段による演算結果の出力を停止するように構成されている、
請求項9に記載の半導体装置。 - 前記複数の基本論理素子の各々において、前記管理手段は、自素子とは別の基本論理素子から演算結果の出力権限が放棄されたことを示す権限信号を受け取ることによって、前記出力権限を保持するように構成されている、
請求項9又は10に記載の半導体装置。 - 前記複数の基本論理素子の各々において、前記自己診断手段は、前記演算手段による演算結果から得られた自己診断データと、自素子とは別の少なくとも一つ以上の基本論理素子から出力された自己診断データと、を比較することによって、自素子から出力される演算結果に異常が無いかを自己診断するように構成されている、
請求項9〜11の何れか一項に記載の半導体装置。 - 前記複数の基本論理素子の各々において、前記自己診断手段は、前記演算手段による演算結果から得られた自己診断データが、当該自己診断データ、及び、自素子とは別の前記少なくとも一つ以上の基本論理素子から出力された自己診断データ、のうち多数を占める値を示すか否かによって、自素子から出力される演算結果に異常が無いかを自己診断するように構成されている、
請求項12に記載の半導体装置。 - 前記複数の基本論理素子の各々において、前記管理手段は、前記自己診断手段によって前記演算結果に異常があると診断された場合、自素子とは別の前記少なくとも一つ以上の基本論理素子から出力された自己診断データを、自素子の自己診断データの代わりに出力させるように構成されている、
請求項12又は13に記載の半導体装置。 - 前記複数の基本論理素子は、FPGA(Field Programmable Gate Array)上に設けられた複数の基本論理素子の一部である、
請求項9〜14の何れか一項に記載の半導体装置。 - 前記複数の基本論理素子は、動的再構成プロセッサに設けられた複数の基本論理素子の一部である、
請求項9〜14の何れか一項に記載の半導体装置。 - 演算処理を行うステップと、
演算結果に異常が無いかを自己診断するステップと、
自己診断の結果に基づいて前記演算結果の出力権限を保持するか否かを決定するとともに、その決定結果を権限信号として出力するステップと、
前記出力権限が保持されているか否かに基づいて、前記演算結果を出力するか否かを制御するステップと、
を備えた、基本論理素子の出力制御方法。 - 演算処理を行う演算手段と、自素子から出力される演算結果に異常が無いかを自己診断する自己診断手段と、前記自己診断手段による診断結果に基づいて前記演算結果の出力権限を保持するか否かを決定するとともに、その決定結果を権限信号として出力する管理手段と、前記管理手段によって前記出力権限が保持されているか否かに基づいて、前記演算手段による演算結果を出力するか否かを制御する出力制御手段と、を備えた、基本論理素子を複数組み合わせることにより所定の回路を構成する処理を、
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