KR100570134B1 - 자체 치유 칩과 칩 사이의 인터페이스 - Google Patents

자체 치유 칩과 칩 사이의 인터페이스 Download PDF

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Abstract

본 발명은 칩의 신호 경로 세트를 관리하기 위한 방법, 장치 및 컴퓨터 명령어에 관한 것이다. 칩의 신호 경로 세트 내에서 결함이 있는 신호 경로가 검출된다. 결함이 있는 신호 경로는 신호 경로 세트에서 제거되어 신호 경로 세트에 남아 있는 데이터 신호 경로를 이용하여 신호를 송신하고 결함이 있는 신호 경로의 검출에 응답하여 가외(extra) 신호 경로를 이용하도록 신호들이 신호 경로 세트를 통해 리라우팅(다시 경로 지정)된다.
칩, 신호 경로, 컴퓨터, 명령어, 결함, 치유, 라우팅, 인터페이스

Description

자체 치유 칩과 칩 사이의 인터페이스{SELF-HEALING CHIP-TO-CHIP INTERFACE}
도 1은 본 발명의 양호한 실시예에 따른 자체 치유 인터페이스를 갖춘 칩을 도시하는 도면.
도 2는 본 발명의 양호한 일실시예에 따라 신호 경로를 동적으로 라우팅(경로 지정)하는 데 사용되는 구성요소를 도시하는 도면.
도 3은 본 발명의 양호한 일실시예에 따른 드라이버칩의 구성요소를 테스트하는 것을 도시하는 도면.
도 4는 본 발명의 양호한 일실시예에 따른 리시버부의 구성요소를 테스트하는 것을 도시하는 도면.
도 5a 및 도 5b는 본 발명의 양호한 일실시예에 따라 신호 경로를 테스트하고 경로를 리라우팅하기 위해 사용되는 프로세스의 흐름도.
도 6은 본 발명의 양호한 일실시예에 따라 버스 상의 신호 경로를 리라우팅하고 기능 동작 간 버스 에러를 검출하기 위한 프로세스의 흐름도.
본 발명은 일반적으로 개선된 데이터 처리 시스템에 관한 것으로서, 특히 데이터를 라우팅하기 위한 방법 및 장치에 관한 것이다. 더욱이 본 발명은 버스를 통해 칩들간 데이터를 라우팅하기 위한 방법 및 장치를 제공한다.
컴퓨터 시스템이 점점 더 복잡해 짐에 따라서, 집적 회로들간 배선의 수 또한 증가한다. 마이크로프로세서, 메모리 및 입출력 칩 등의 칩들간 배선의 수는 컴퓨터 시스템의 칩들 사이에서 수만의 배선수까지 증가하고 있다. 상이한 구성요소들 사이에서 송신되는 모든 신호들은 칩의 패키지 또는 모듈, 보드 및 가능하게는 커넥터를 거쳐 또 다른 보드와 그 다음에는 최종 목적지에 도달하는 또 다른 모듈을 통과한다. 이러한 모든 신호 경로가 제조될 필요가 있으며 시스템의 고장 확률을 피하기 위해 결함이 없는 상태로 유지된다.
결함 구성요소가 존재하거나 동작 구성요소의 결함이 있을 때 서비스 호출을 필요로 한다. 결함 또는 고장 구성요소는 종종 컴퓨터 시스템의 일부 또는 전체를 이용 불가능하게 한다.
더욱이, 구성요소를 테스트하는 동안 그리고 구성요소를 제조하는 동안, 비기능적인 신호 경로와 같이 결함이 있다고 식별된 구성요소들은 폐기되거나 버려진다. 오직 테스트에 부합하고 통과하는 구성요소들 만이 최종 출하 가능한 컴퓨터 시스템을 구성하기 위해 사용된다. 통상적으로 대규모의 매우 조밀한 구성요소에서 수천의 신호 경로가 존재한다. 사용 가능한 구성요소의 수율은 종종 아주 낮다. 대부분의 경우, 50 퍼센트의 수율을 양호한 수율이라고 고려한다.
그러므로, 상이한 칩들간 신호 경로에서의 결함 또는 고장을 다루기 위한 개선된 방법, 장치 및 컴퓨터 명령어를 갖추는 것이 좋다.
본 발명은 칩의 신호 경로 세트를 관리하기 위한 방법, 장치 및 컴퓨터 명령어를 제공한다. 칩의 신호 경로 세트 내에 결함이 있는 신호 경로가 검출된다. 결함이 있는 신호 경로가 신호 경로 세트에서 제거되어 신호 경로 세트에 남아 있는 데이터 신호 경로를 이용하여 신호를 송신하고 결함이 있는 신호 경로를 검출하여 여분의 신호 경로를 이용하도록 신호 경로 세트를 통해 신호들이 리라우팅된다.
이후, 본 발명의 보다 상세한 설명을 위해 첨부된 도면을 참조하여 본 발명의 실시예에 대해서 설명하기로 한다. 이 실시예의 설명을 통해 본 발명의 목적 및 이점이 보다 명백해질 것이다.
이제 부터 도면을 참조하여 설명한다. 도 1에는 본 발명의 양호한 일실시예에 따른 자체 치유 인터페이스(self-healing interface)를 구비한 칩을 도시하는 도면이 도시되고 있다. 이 실시예에서, 드라이버칩(100)은 버스(104)를 통해 신호를 리시버칩(102)에 보낸다. 버스는 디바이스간 접속을 제공하는 공통의 경로 또는 채널이다. 버스(104)는 드라이버칩(100)과 리시버칩(102) 사이에서 신호의 경로를 제공한다. 부가적으로 예비 비트 라인(106) 또한 드라이버칩(100)과 리시버칩(102) 간의 접속을 제공한다.
본 발명의 메카니즘은 라우팅(경로지정)(108) 및 라우팅(110)을 이용하여 버스(104)내 신호 경로의 고장 또는 결함이 있는 신호 경로를 관리하거나 다룬다. 이 러한 라우팅 메카니즘, 즉 라우팅(108) 및 라우팅(110)에 의해 드라이버칩(100) 및 리시버칩(102)은 신호 경로를 동적으로 재구성할 수 있도록 그들 자체를 수리할 수가 있다. 이러한 메카니즘에 의해 시스템의 기능과 동작을 유지하면서 버스에 존재하는 결함의 치유가 가능하다. 본 발명에 의해 제공되는 리라우팅은 예비 비트 라인(106)을 구비함으로써 달성된다. 예비 비트 라인 또는 신호 경로는 각 칩에 대해서 부가될 수 있다. 이용되는 예비 신호 경로의 수는 특정의 구현예에 따라서 다르다. 예컨대, 예비 신호 경로는 각각의 버스 또는 상로 연결 그룹에 대해서 부가될 수가 있다. 하나 이상의 예비 신호 경로가 하나의 버스 또는 상호 연결 그룹에 대해서 부가될 수 있다. 더욱이 예비 비트 라인(106) 등의 예비 신호 경로는 정상적으로 기능하거나 비정상으로 기능할 수가 있으나, 완전한 동작 또는 부분적인 동작에 대해서는 필요하지 않다.
제조 테스트 또는 기능적인 동작 중에 버스(104)의 어느 신호 경로에 결함이 있다고 진단되거나 검출되면, 동작 예비 비트 라인(106)으로 활성화하거나 전환함으로써 결함 신호 경로 부근에서 신호 전송이 리라우팅된다.
예컨대, 드라이버칩(100)과 같은 송신칩 상의 N 비트폭의 버스는 칩의 드라이버로 라우팅되어 임의의 상호 연결부, 즉 모듈, 보드, 커넥터, 또는 카드를 통해 리시버칩으로 송신된다. 그러나 예컨대 비트 5에서 결함이 검출되면, 비트 6 내지 N 상의 모든 구조의 래치는 라우팅(108)과 같은 라우팅 메카니즘을 이용하여 리라우팅된다. 이런 식으로 비트들에 대한 신호 경로는 비트 5 내지 비트 6, 비트 6 내지 비트 7 및 비트 7 내지 비트 8을 조종하거나 라우팅함으로써 리라우팅된다. 이 러한 라우팅은 예비 비트 라인(106)과 같은 예비 신호 경로가 포함되도록 신호 경로를 통해 계속된다. 마찬가지로 리시버칩(102)과 같은 수신측에서, 비트들은 라우팅(110)과 같은 라우팅 메카니즘을 이용하여 재구성되어 결함 비트 5 부근에서 라우팅된다.
다음에 결함 신호 경로가 성공적으로 제거됨에 따라서 정상적인 동작이 발생 가능하다. 이러한 결함은 버스 상의 임의의 신호 상 혹은 경로의 임의의 구성요소에서 존재할 수 있다. 더욱이, 추가 예비 신호 및 조정(스티어링) 로직이 허용된 결함수를 증대하도록 추가될 수 있다. 다른 변형예는 버스의 유효 대역폭을 감소시키고 서비스 호출이 예정될 수 있을 때까지 고객이 동작 상태를 유지할 수 있는 36 비트 버스로 조종되거나 협소화될 수가 있는 72 비트 버스를 포함한다.
이제는 도 2에 있어서, 신호 경로를 동적으로 라우팅하는 데 시 사용되는 구성요소를 도시하는 도면이 본 발명의 양호한 실시예에 따라 도시된다. 이 실시예에서, 드라이버칩(200)은 버스(204)를 통해 신호를 리시버칩(202)으로 전달한다. 부가적으로, 예비 비트 라인(206)을 사용하면 결함 신호 경로가 식별되는 경우 신호 경로의 동적 재구성이 가능하다.
드라이버칩(200)은 데이터 소스(208)를 포함하고 있다. 데이터 소스(208)에는 기능을 제공하기 위한 각종 로직 및 집적 회로가 담겨져 있다. 드라이버칩(200)에는 또한 드라이버 비트 로직(210,212,214,216)이 담겨져 있다. 이들 로직은 버스(204) 상의 신호 경로와 예비 비트 라인(206)에 결함이 존재하는 지를 판정하기 위해 채용되는 테스트 기능을 제공한다. 이들 구성요소는 데이터 소스(208)에 연결된 그들의 입력을 갖고 있다. 이들 구성요소의 출력은 멀티플렉서(218,220,222,224)에 연결되어 있다. 대다수의 멀티플렉서는 2 개의 상이한 드라이버 비트 로직 유니트로부터의 입력을 갖고 있다. 멀티플렉서(218)는 드라이버 비트 로직(210)에 연결된 제2 입력과 접지되게 연결된 제1 입력을 갖고 있다. 멀티플렉서(220)는 드라이버 비트 로직(210)에 연결된 제1 입력과 드라이버 비트 로직(212)에 연결된 제2 입력을 갖고 있다. 멀티플렉서(224)는 드라이버 비트 로직(214)에 연결된 제1 입력과 드라이버 비트 로직(216)에 연결된 제2 입력을 갖고 있다.
이들 멀티플렉서의 선택 또는 제어 입력은 래치(226,228,230)를 구성하도록 연결된다. 멀티플렉서(218,220,222,224)의 출력은 드라이버(232,234,236,238)에 연결된다. 이들 드라이버는 버스(204)로 비트 라인(240,242,244)에 연결되며 드라이버(238)는 예비 비트 라인(206)에 연결된다. 이 실시예에서 멀티플렉서는 2:1 멀티플렉서이다. 이들 멀티플렉서는 도 1의 라우팅(108)에서와 같이 라우팅 기능을 제공하도록 부가된다. 이들 멀티플렉서의 선택 입력을 이용하여 이들 구성요소에서 그 입력을 제어하거나 선택한다.
이들 멀티플렉서는 이 실시예에서 구성 래치(226,228,230)를 통해 프로그램 가능하다. 이 실시예에서 구성 래치는 래치를 스캔하도록 구성되어 있다. 정상적인 동작과 어느 결함이 없는 경우, 버스는 N 비트폭이며 모든 구성 래치는 0 으로 설정된다.
하나의 구성 래치가 0 으로 설정되면, 이 신호는 버스(204)를 통해 신호 경 로에서 라우팅을 변경한다.
리시버칩(202)에서, 데이터 목적지(246)에는 버스(204)를 통해 수신된 신호를 동작시켜 처리하기 위한 기능들을 제공하는 로직 및 집적 회로가 담겨져 있다. 리시버칩(202)은 또한 리시버 비트 로직(248,250,252,254)을 포함하고 있다. 이들 구성요소를 이용하여 버스(204) 및 예비 비트 라인(206)을 통해 신호 경로에 결함이 있는지 테스트된다. 이들 구성요소의 입력은 멀티플렉서(256,258,260,262)에 연결된다. 드라이버칩(200)이 멀티플렉서를 구비하고 있어 이들 멀티플렉서에 의해서 선택된 입력은 구성 래치(264,266,268) 등의 래치를 통해 제어된다. 멀티플렉서(256,258,260,262)의 입력은 리시버(270,272,274,276)에 연결된다.
보다 상세하게는, 멀티플렉서(256)는 리시버(270)에 연결된 제1 입력과 리시버(272)에 연결된 제2 입력을 갖고 있다. 멀티플렉서(258)는 리시버(272)에 연결된 제1 입력과 리시버(274)에 연결된 제2 입력을 갖고 있다. 멀티플렉서(260)는 리시버(274)에 연결된 제1 입력과 리시버(276)에 연결된 제2 입력을 갖고 있다. 마지막으로 멀티플렉서(262)는 리시버(276)에 연결된 제1 입력과 접지에 연결된 제2 입력을 갖고 있다.
이 실시예에서, 4 개의 비트 라인은 본 발명을 설명하기 위해 버스로 도시되고 있다. 이러한 도시는 버스(204)에서 신호 경로로 제공될 수 있는 라인수에 대한 제한을 의미하지는 않는다. 물론, 특정 구현예에 따라서 임의의 비트 라인수가 채용될 수가 있다. 또한 단일 예비 비트 라인이 도시되고 있다. 원하는 구성 또는 특정 설계에 따라서 추가 예비 비트 라인이 사용 가능하다.
드라이버칩(200)에 도시된 구성 래치 및 멀티플렉서는 도 1의 라우팅(108)과 같은 라우팅 메카니즘에 대한 구성요소를 형성한다. 마찬가지로, 리시버칩(202)의 구성 래치 및 멀티플렉서는 도 1의 라우팅(110)과 같은 라우팅 메카니즘에 대한 구성요소를 형성한다.
이 실시예에서, 라우팅 기능은 구성 래치에 의해 제어되는 멀티플렉서의 형태를 취하는 것으로서 도시되고 있다. 이러한 메카니즘은 드라이버 비트 로직과 드라이버 사이에 놓여지는 것으로서 도시되고 있다. 칩 내의 메카니즘의 위치는 임계 타이밍의 위치에 따라서 변화할 수가 있다. 칩 내의 이 메카니즘의 실제 위치는 특정 칩의 특정 설계 파라미터에 따를 것이다.
이제부터는 도 3을 참조하여 설명하기로 한다. 도 3에는 본 발명의 양호한 실시예에 따른 드라이버칩의 구성요소를 테스트하는 것을 설명하기 위한 도면이 도시되고 있다. 테스트 시스템(300)을 이용하여 도 2의 버스(204)와 같은 버스의 고장 또는 결함 신호선을 검출한다. 이 실시예에서 테스트 시스템(300)은 테스트 시스템(300)의 시프트 레지스터를 형성하는 데이터 시프트 레지스터 유니트(303,304,306)를 포함한다. 테스트 시스템(300)은 또한 멀티플렉서(308,310,312)를 포함하고 있다. 이들 구성요소는 도 2의 드라이버 비트 로직 유니트에 포함되어 있다. 예컨대, 데이터 시프트 레지스터 유니트(302) 및 멀티플렉서(308)는 도 2의 드라이버 비트 로직(210)과 같은 드라이버 비트 로직 유니트를 형성한다. 멀티플렉서(308,310,312)의 출력은 신호 경로를 동적으로 리라우팅하도록 사용되는 다른 타입의 리라우팅 로직 또는 멀티플렉서에 연결된다. 멀티플렉서(308,310,312)는 전송될 테스트 패턴과 같은 데이터를 가능하게 하면서 데이터 소스로부터의 것과 같은 데이터의 기능적인 전송을 전송 가능하게 한다. 이 실시예에서 테스트 패턴은 테스트 제어 로직(318)에 의해서 생성된다.
초기에 시프트 레지스터를 형성하는 데이터 시프트 레지스터 유니트(302,304,306)는 리세트 또는 스캐닝을 통해 0으로 클리어된다. 이 실시예에서 구성요소를 테스트하기 위해 공통적으로 사용되는 와이어 테스트가 초기화될 수 있다. 와이어 테스트에서 모든 와이어 또는 신호 경로가 논리 레벨 0으로 구동되고 모든 리시버는 논리 레벨 0을 기대하고 있다. 다음에, 단일 신호 와이어 또는 신호 경로는 논리 레벨 0으로 변경된다. 드라이버에 대응하는 리시버는 논리 레벨 1을 기대하는 리시버이다. 다음에 이 논리 1은 다음 신호 와이어로 순차적으로 전달된다. 이 테스트로 시스템의 오직 하나의 와이어 또는 신호 경로는 언제라도 논리 레벨 1이고 다른 모든 와이어 또는 신호 경로는 논리 레벨 0이다. 이러한 테스트는 라인간 포착하기 어려운 개방 또는 단락을 식별하거나 잡기 위한 기능을 향상한다. 이러한 테스트 중에 전달되는 논리 레벨 1은 테스트 제어 로직(318)에 의해서 제1 데이터 시프트 레지스터인 데이터 시프트 레지스터 유니트(302) 상에서 이동된다. 이러한 전달되는 논리 레벨 1은 모든 신호 경로가 테스트될 때까지 다음 시프트 레지스터 유니트로 이동된다. 마찬가지 형태로 전달되는 논리 레벨 0이 이용 가능하다. 1 또는 0 신호는 신호의 어서트에 응답하여 버스 상에서 전파되며, 와이어 테스트는 테스트 제어 로직(318)에 인가된다. 이러한 전달 패턴은 버스 신호의 느린 체크를 가능하게 하도록 버스 상에서 16 비트 마다 이동된다. 다음에 전달되는 1은 데이터 시프트 레지스터 유니트(302)에 의해서 데이터 시프트 레지스터 유니트(304)로 전달된다. 전달되는 1은 나중에 데이터 시프트 레지스터 유니트(306)로 보내진다.
이제부터는 도 4와 관련하여 도 4에는 본 발명의 양호한 실시예에 따른 리시버부의 테스트 구성요소를 도시하는 도면이 도시되고 있다. 테스트 시스템(400)은 도 2의 리시버칩(202)과 같은 리시버칩에 위치하고 있다.
이 실시예에서, 테스트 시스템(400)은 시프트 레지스터를 형성하는 데이터 시프트 레지스터 유니트(402,404,406)를 구비하고 있다. 이 테스트 시스템은 또한 수신 데이터/예상 데이터 비교기(408,410,412)를 포함하고 있다. 이 수신 데이터/예상 데이터 비교기는 데이터 시프트 레지스터와 리시버(414,416,418)로부터 데이터를 수신한다. 이들 리시버의 입력은 스캔 래치(420,422,424)에 연결된다. 이들 스캔 래치의 출력 또한 리시버(426,428,430)에 연결된다. 이들 리시버는 데이터 신호의 데이터 목적지에 대한 경로를 제공한다. 스캔 래치(420,422,424)는 신호 경로를 동적으로 재구성하기 위해 사용되는 다른 라우팅 유니트 또는 멀티플렉서에 연결된다.
이 실시예에서, 스캔 래치, 리시버, 비교기 및 데이터 시프트 레지스터는 도 2에 도시한 것과 같은 리시버 비트 로직 유니트에 놓여진 구성요소들이다. 예컨대, 스캔 래치(420), 리시버(426), 리시버(414), 수신 데이터/예상 데이터 비교기(408) 및 데이터 시프트 레지스터 유니트(402)는 도 2의 리시버 비트 로직(252)과 같은 단일 리시버 비트 로직 유니트에서 발견되는 구성요소들이다. 이러한 데이터 시프 트 레지스터를 이용한 테스트는 테스트 제어 로직(434)에 의해서 개시될 수가 있다. 테스트 제어 로직은 칩 외부에 위치할 수 있어 데이터 시프트 레지스터가 위치하는 칩으로 신호를 공급할 수가 있다.
초기에 이러한 데이터 시프트 레지스터는 리세트/스캐닝을 통해 0으로 리세트된다. 와이어 테스트와 랜덤 데이터 테스트가 이들 구성요소를 이용하여 수행될 수가 있다. 마찬가지로 전달되는 1 또는 0은 도 3의 테스트 시스템(300)에 의해서 발생된 신호들과 같은 전달칩으로부터 수신된 신호와의 비교를 위해 데이터 시프트 레지스터로 이동 가능하다. 마찬가지로 데이터는 비교를 위해 이들 시프트 레지스터로 이동 가능하다.
이런 식으로, 도 3 및 도 4에 도시한 테스트 시스템은 버스에서 결함 또는 장애가 있는 신호 경로의 식별을 가능하게 한다. 또한, 이들 특정의 실시예는 테스트가 구현될 수 있는 하나의 구현예를 예를 들기 위한 것이다. 물론, 다른 형태의 테스트 시스템 또는 구성요소가 특정 설계에 따라서 채용될 수가 있다. 이들 신호에 기초해서, 신호 경로의 동적인 리라우팅이 개시될 수가 있다.
도 5a 및 도 5b는 본 발명의 양호한 실시예에 따른 신호 경로를 테스트하고 리라우팅하기 위해 사용되는 프로세스의 흐름도이다. 도 5a 및 도 5b에 도시한 프로세스는 도 1의 라우팅(108)과 라우팅(110)과 같은 라우팅 메카니즘으로 구현 가능하다. 이들 도면에 도시한 단계들은 칩상의 프로세서로 또는 하드웨어로 실행되는 명령어로서 구현 가능하다. 이들 라우팅 기능은 또한 기능을 제공하는 칩과 분리된 특정의 라우팅칩으로 구현 가능하다. 라우팅 기능의 특정 위치는 신호 경로에 대한 임계적인 타이밍이 행해지는 장소에 따를 것이다.
드라이버칩 상의 드라이버 버스 및 리시버칩 상의 리시버 버스 사이의 와이어 테스트를 실행하여 프로세스를 시작한다(단계 500). 이 테스트는 도 3 및 도 4에 도시한 것과 같이 구성요소를 이용하여 구현 가능하다. 와이어 테스트간 발생된 에러가 있는 지를 알기 위해 리시버칩에 대해서 질의가 행해진다(단계 502). 와이어 테스트 시 에러가 발견되는 지에 관한 판단이 행해진다(단계 504). 와이어 테스트에서 에러가 발견되면, 비트 마다 자체 테스트 에러 레지스터가 리시버칩으로부터 스캔되고 버스 상에서 데이터 라인의 그룹 마다 오직 하나의 비트에 장애가 있는 지에 관한 판단이 행해진다(단계 506). 데이터 라인 내지 예비 비트 라인의 그룹화는 상이한 구현예에 따라 변경된다. 또한, 하나 이상의 비트 라인이 데이터 라인의 그룹과 결합될 수가 있다.
다음에, 하나 이상의 에러가 발견되는 지에 관한 판단이 행해진다(단계 508). 하나 이상의 에러가 발견되지 않으면, 불량 비트를 스왑하기 위해 필요한 drv_reconfig 및 rcv_reconfig 벡터가 결정된다(단계 510). 단계(510)에서 재구성 래치의 콘텐츠가 식별된다. 벡터는 기본적으로 재구성 래치의 콘텐츠이다.
벡터는 드라이버와 리시버칩으로 스캔된다(단계 512). 칩으로의 벡터의 스캐닝을 이용하여 장애가 있거나 결함이 있는 신호 경로를 배제하고 예비 비트 라인에 의해서 제공되는 예비 신호 경로를 포함하도록 신호 경로를 리라우팅한다. 이 에러에 대한 정보 상태가 고지된다(단계 514). 각각 자체 테스트를 거친 후, 자체 테스트 통과 또는 자체 테스트 장애 신호가 도 4의 테스트 제어 로직(434)과 같은 제어 로직으로 전달된다. 자체 테스트 고장이 보고되면, 테스트 제어 로직은 리시버로부터 에러 래치의 콘텐츠를 스캔/판독할 수 있다. 이러한 정보는 재구성 래치 데이터에 놓여지고 신호 경로를 재구성하도록 드라이버칩과 리시버칩의 구성칩으로 적재된다. 와이어 테스트는 드라이버칩 상의 드라이버와 리시버칩 상의 리시버 버스 사이에서 행해된다(단계 516).
제2 와이어 테스트 시 추가 에러가 발견되는 지에 관한 판단이 행해진다(단계 518). 추가 에러가 제2 와이어 테스트에서 발견되지 않으면, 정상적인 초기화 순서가 버스에 대해서 개시되고 칩은 기능 모드에 놓여지며(단계 520), 그 후 프로세스는 종료된다.
다시 단계(518)로 돌아가서, 제2 와이어 테스트 시 추가 에러가 발견되면, 비트 마다 자체 레지스터는 리시버칩으로부터 스캔되고, 버스, 즉 장애가 있는 비트는 로그되며, 치명적인 에러가 이 버스에 대해서 고지되며(단계 522), 그후 프로세스는 종결된다. 다시 단계(508)에 있어서, 하나 이상의 에러가 발견되면, 이 버스에 대해서 치명적인 에러가 보고되고 장애가 있는 비트는 로그되며(단계 524) 그 후 프로세스는 종결된다. 다시 단계(504)에 있어서, 와이어 테스트에서 에러가 발견되지 않으면, 프로세스는 전술한 바와 같이 단계(520)로 진행한다.
도 5에서 기술한 버스의 테스트 및 재구성은 제조 테스트 중에, 혹은 시스템의 정상적인 전원 온 동안에 혹은 정상적인 버스 에러 검출이 버스 상의 고장 또는 장애를 표시할 때와 같은 상이한 시간 동안에 발생할 수가 있다. 이러한 정상적인 버스 에러 검출은 예컨대 패리티 체크 또는 에러 검출/정정 부호화를 포함할 수가 있다.
또한 본 발명의 메카니즘은 에러에 대한 모니터링이 수행되는 컴퓨터 시스템 내에서 구현될 수가 있다. 이제부터는 도 6과 관련해서, 도 6에는 본 발명의 양호한 실시예에 따른 기능 동작 중에 버스 에러를 검출하고 버스 상의 신호 경로를 재지정하기 위한 프로세스의 흐름도가 도시되고 있다. 도 6에 도시한 프로세스는 예컨대 개인용 컴퓨터, 워크스테이션, 또는 서버 컴퓨터와 같은 데이터 처리 시스템으로 구현될 수 있다. 도 6의 프로세스에 의해서 수행된 검출은 장애가 있는 버스의 수리 또는 재구성을 가능하게 하도록 버스의 기능적인 동작 동안에 발생할 수 있다. 이러한 테스트는 에러 검출/정정 부호화(ECC)와 같은 에러 검출 방법을 이용할 수 있다.
버스 에러를 검출함으로서 프로세스를 시작한다(단계 600). 발생된 에러 버스가 식별된다(단계 602). 임계 에러 레벨이 버스에 도달되었는 지에 대한 판단이 행해진다(단계 604). 특정 버스에서 임계 에러 레벨이 검출되면, 그 버스에 대한 동작 또는 데이터 전달이 중지된다(단계 608). 이 단계에서 컴퓨터는 진단 모드에 들어간다. 이 모드에서 버스의 테스트가 개시된다(단계 608). 단계(608)에서 실행된 테스트는 도 5a 및 도 5b와 관련해서 설명된 단계들을 이용하고 있다.
컴퓨터 시스템의 동작이 계속 가능한 지에 관한 판단이 행해진다(단계 610). 이 단계는 결함 또는 장애 신호 경로가 존재하는지 여부 및 결함 또는 장애가 정정 가능한지 여부를 판단하기 위해 버스에서 수행된 테스트에 의해서 리턴된 정보를 이용한다. 동작이 계속되면 시스템의 동작은 재재되며(단계 612) 그 후 프로세스는 종결된다. 다시 단계(604)로 돌아가서 버스에 대한 임계에 도달되지 않으면, 프로세스는 종결된다.
단계(600)에서 버스 에러의 검출은 이중 비트 검출/단일 비트 에러 검출 방법과 다른 공지의 에러 검출 방법을 이용하여 구현 가능하다. 이러한 형태의 에러 검출 방법에 의해 버스에서 단일 비트의 에러가 검출 가능하고 시스템 데이터 무결성 에러를 야기함이 없이 정정 가능하며, 2 비트의 장애가 에러를 표시할 것이다. 2 개의 장애 비트는 에러 정정을 불가능하게 하며, 그에 따라 시스템 데이터 무결성 에러가 야기된다. 동작 중에 버스가 복수개의 단일 비트 에러를 경험하면, 그 버스는 "하드" 고장을 표시할 수 있다. 예컨대 와이어는 오픈된다. 이러한 단일 비트/정정 가능한 에러의 임계수가 버스 상에 도달하면, 정상적인 버스 동작은 중단될 수 있고 그 버스는 전술한 와이어 테스트 메카니즘을 통해 "하드" 장애 및 전술한 재구성 메카니즘에 의해서 치유된 하드 장애에 대해서 테스트를 받는다. 정상적인 동작 중에 잠재적인 하드 장애가 검출되면(복수 개의 단일 비트 에러를 통해), 그 하드 장애는 2 비트 장애(정정 불가능한 ECC에러)에 의해서 야기된 잠재적인 정정 불가능한 에러(소프트 혹은 하드)가 버스 상에서 발생하기 전에 자체 치유 버스 메카니즘을 통해 정정 가능하다.
단계(600)에서 버스 에러의 검출 시, ECC 메카니즘으로 "신드롬" 비트를 분석하여 버스 상의 장애 비트를 식별하는 것이 가능하다. 전술한 바와 같이, 단계(600)는 공지의 ECC 알고리즘을 이용하여 구현 가능하다. 단계(604)에서 추론된 임계 메카니즘에 의해서 검출된 바와 같이 동일 비트의 다중 장애가 발생하면, 이러한 상황은 잡음 또는 간섭 또는 어떤 다른 메카니즘으로 인해 "에러가 발생하기 쉬운" 소위 "소프트 에러"가 있는 버스 신호를 표시할 수 있다. 이러한 소프트 에러가 동일 비트 상에서 반복적으로 발생하면, 도 5의 단계(510,512)에서 기술된 프로세스는 ECC 메카니즘에 의해서 식별된 신호선을 스왑하도록 버스를 재구성하는 단계(501,502)에서 기술된 와이어 테스트를 수행하지 않고 이용 가능하다.
따라서 와이어 테스트에 의해서 검출된 하드 에러 또는 에러 검출/정정 부호화 기술에 의해서 검출된 소프트 에러를 이용하여 오류 신호를 검출할 수가 있고 본 발명을 이용하여 이러한 고장을 재구성할 수가 있다.
비록 ECC 부호화 기술이 에러를 검출하기 위한 예증의 구현예로서 기술되었지만, 하드 에러 또는 소프트 에러를 검출하기 위해 임의의 검출 방법이 이용 가능하다. 일단 이러한 에러가 검출되어 단일 고장 데이터 경로와 분리된 다음, 본 발명의 메카니즘을 이용하여 장애 데이터 경로를 제거하고 예비 데이터 경로를 이용하도록 버스를 재구성한다.
따라서, 본 발명은 자체 치유 칩과 칩간 인터페이스를 위한 개선된 방법, 장치, 컴퓨터 명령어를 제공한다. 메카니즘은 칩들간 신호 경로의 동적 재구성을 통해 이러한 인터페이스를 제공한다. 결함 또는 장애 신호 경로가 식별되면, 그 신호는 재경로 지정되어 예비 신호 경로를 포함하고 신호 경로의 이용을 배제한다. 발생할 수 있는 리라우팅 정도는 칩상에 제공된 예비 신호 경로수에 따른다. 또한, 일부 경우 감소된 대역폭이 적은 데이터 비트를 송신하도록 신호 경로를 재구성함으로써 이용 가능하다. 이런 식으로 지속되는 기능성 또는 제한된 기능성은 칩 또 는 구성요소가 대체될 수 있을 때까지 제공 가능하다. 또한 예비 신호 경로가 결함 신호 경로 대신에 사용되면, 구성요소의 수율은 이러한 구성요소가 결함이 있는 구성요소라기 보다는 양호하거나 양품의 구성요소로 고려될 수가 있기 때문에 증가할 수가 있다.
본 발명이 완전하게 기능하는 데이터 처리 시스템의 맥락에서 기술되는 동안 당업자라면 본 발명의 프로세스가 컴퓨터로 판독 가능한 명령 매체의 형태 및 각종 형태로 분배될 수 있고 본 발명은 그 분배를 실행하기 위해 실제적으로 사용되는 특정 신호 저장 매체와 관계없이 동등하게 응용 가능함을 인지할 것이다. 일례의 컴퓨터 판독 가능한 매체는 플로피 디스크, 하드 디스크 드라이브, RAM, CD-ROM, DVD-ROM 및 무선 주파수 및 광파 전송과 같은 유선 또는 무선 통신 링크, 디지탈 및 아날로그 통신 링크와 같은 전송 타입의 매체를 포함한다. 컴퓨터 판독 가능한 매체는 특정 데이터 처리 시스템에서 실제로 사용하기 위해 디코딩되는 부호화 포맷의 형태를 취할 수가 있다.
본 발명의 기술 설명은 단지 예증 및 설명의 목적으로 제공되었으며 본 발명을 개시된 형태로 제한하거나 배타적으로 하기 위한 의도는 아니다. 대부분의 수정 및 변형은 당업자에게는 분명한 것이다. 본 발명의 원리를 최량으로 설명하고 당업자로 하여금 특정 용도에 적합한 각종 수정을 가한 각종 실시예에 대해 본 발명을 이해하도록 실시예가 선택되고 기술되었다.
본 발명의 구성(메카니즘)에 의하면 라우팅을 이용하여 버스내 신호 경로의 고장 또는 결함이 있는 신호 경로를 관리할 수가 있고, 이러한 라우팅 메카니즘에 의해 신호 경로를 동적으로 재구성할 수 있도록 구성요소를 자체적으로 수리하여 수율을 높일 수가 있다.

Claims (27)

  1. 칩의 신호 경로 세트를 관리하기 위한 신호 관리 방법으로,
    상기 칩의 신호 경로 세트 내에 결함이 있는 신호 경로를 검출하는 검출 단계와,
    상기 결함이 있는 신호 경로를 검출하여, 상기 결함이 있는 신호 경로가 상기 신호 경로 세트로부터 제거되고 상기 신호 경로 세트에 남아 있는 데이터 신호 경로를 이용하고 가외(extra) 신호 경로를 이용하여 신호들을 송신하도록 상기 신호 경로 세트를 통해 신호들을 리라우팅(re-routing)하는 리라우팅 단계
    를 포함하는 신호 관리 방법.
  2. 제1항에 있어서, 상기 칩은 데이터 소스 또는 데이터 목적지인 것인 신호 관리 방법.
  3. 제1항에 있어서, 상기 칩은 데이터 소스이며, 상기 신호 관리 방법은
    상기 데이터 소스에서 테스트 패턴을 생성하는 단계와,
    상기 신호 경로 세트를 이용하여 상기 테스트 패턴을 데이터 목적지로 송신하는 단계와,
    상기 데이터 목적지에서 수신된 패턴과 예상 데이터를 비교하여 비교값을 도출하는 단계와,
    상기 비교값을 이용하여 결함이 있는 신호 경로가 존재하는 지를 판정하는 단계
    를 더 포함하는 것인 신호 관리 방법.
  4. 제1항에 있어서, 상기 신호들은 스위치 세트를 이용하여 리라우팅되는 것인 신호 관리 방법.
  5. 제4항에 있어서, 상기 스위치 세트는 멀티플렉서 세트인 것인 신호 관리 방법.
  6. 제3항에 있어서, 상기 테스트 패턴은 테스트 제어 로직에 의해서 생성되는 것인 신호 관리 방법.
  7. 제1항에 있어서, 상기 칩은 추가의 가외 신호 경로를 포함하는 것인 신호 관리 방법.
  8. 제1항에 있어서, 상기 검출 단계 및 리라우팅 단계는 데이터 처리 시스템이 동작하는 동안에 상기 컴퓨터 시스템에서 수행되는 것인 신호 관리 방법.
  9. 제8항에 있어서, 상기 검출 단계는 상기 데이터 처리 시스템의 버스에서 선택된 에러수를 식별하는 것에 응답하여 개시되는 것인 신호 관리 방법.
  10. 데이터 소스와,
    상기 데이터 소스에 각각 연결되는 드라이버 세트 및 예비 드라이버 세트와,
    비트 라인 세트 및 예비 비트 라인과,
    스위치 유니트 세트를 포함하는 자체 치유 인터페이스를 구비한 칩으로,
    상기 스위치 유니트 세트는 상기 비트 라인 세트 및 상기 드라이버 세트와 상기 예비 비트 라인 및 상기 예비 드라이버간 접속을 제공하며 상기 비트 라인 세트로부터 선택된 비트 라인을 배제하고 선택된 비트 라인이 신호를 전달하지 못하면 상기 예비 비트 라인을 이용하도록 접속을 재구성하는 것인 자체 치유 인터페이스를 구비한 칩.
  11. 제10항에 있어서, 상기 스위치 세트는 멀티플렉서 세트인 것인 자체 치유 인터페이스를 구비한 칩.
  12. 제10항에 있어서, 상기 접속은 상기 데이터 소스를 상기 스위치 세트에 연결하는 드라이버 비트 로직 유니트 세트를 포함하는 것인 자체 치유 인터페이스를 구비한 칩.
  13. 데이터 목적지와,
    상기 데이터 목적지에 각각 연결되는 리시버 세트 및 예비 리시버를 포함하는 복수의 리시버와,
    비트 라인 세트 및 예비 비트 라인과,
    스위치 유니트 세트를 포함하는 자체 치유 인터페이스를 구비한 칩으로,
    상기 스위치 유니트 세트는 상기 비트 라인 세트 및 상기 리시버 세트와 상기 예비 비트 라인 및 상기 예비 리시버간 접속을 제공하며 상기 비트 라인 세트로부터 선택된 비트 라인을 배제하고 선택된 비트 라인이 신호를 전달하지 못하면 상기 예비 비트 라인을 이용하도록 접속을 재구성하는 것인 자체 치유 인터페이스를 구비한 칩.
  14. 제13항에 있어서, 상기 스위치 세트는 멀티플렉서 세트인 것인 자체 치유 인터페이스를 구비한 칩.
  15. 제13항에 있어서, 상기 접속은 상기 데이터 목적지를 상기 스위치 세트에 연결하는 리시버 비트 로직 유니트 세트를 포함하는 것인 자체 치유 인터페이스를 구비한 칩.
  16. 칩의 신호 경로 세트를 관리하기 위한 데이터 처리 시스템으로,
    버스 시스템과,
    상기 버스 시스템에 연결된 통신 유니트와,
    상기 버스 시스템에 연결된 명령어 세트를 포함하는 메모리와,
    상기 버스 시스템에 연결된 처리 유니트를 포함하며,
    상기 처리 유니트는 상기 칩에 대한 신호 경로 세트 내에 결함이 있는 신호 경로를 검출하도록 상기 명령어 세트를 실행하며,
    상기 결함이 있는 신호 경로가 상기 칩에 대한 신호 경로 세트로부터 제거되고 상기 신호 경로 세트에 남아 있는 데이터 신호 경로를 이용하고 결함이 있는 신호 경로의 검출에 응답해서 가외 신호 경로를 이용하여 신호를 송신하도록 상기 신 호 경로 세트를 통해 신호를 리라우팅하는 것인 데이터 처리 시스템.
  17. 제16항에 있어서, 상기 칩은 상기 버스 시스템 내에 있는 것인 데이터 처리 시스템.
  18. 칩의 신호 경로 세트를 관리하기 위한 장치로서,
    상기 칩의 신호 경로 세트 내에 결함이 있는 신호 경로를 검출하는 검출 수단과,
    상기 결함이 있는 신호 경로를 검출하는 것에 응답하여, 상기 결함이 있는 신호 경로가 상기 칩의 신호 경로 세트로부터 제거되고 상기 신호 경로 세트에 남아 있는 데이터 신호 경로를 이용하고 가외 신호 경로를 이용하여 신호들을 송신하도록 상기 신호 경로 세트를 통해 신호들을 리라우팅하는 리라우팅 수단
    을 포함하는 신호 관리 장치.
  19. 제18항에 있어서, 상기 칩은 데이터 소스 또는 데이터 목적지인 것인 신호 관리 장치.
  20. 제18항에 있어서, 상기 칩은 데이터 소스이며, 상기 장치는
    상기 데이터 소스에서 테스트 패턴을 생성하는 생성 수단과,
    상기 신호 경로 세트를 이용하여 상기 테스트 패턴을 데이터 목적지로 송신 하는 송신 수단과,
    데이터 목적지에서 수신된 패턴과 기대 데이터를 비교하여 비교를 형성하는 수단과,
    상기 비교를 이용하여 상기 신호 경로가 결함이 존재하는 지를 판정하는 판정 수단
    을 더 포함하는 것인 신호 관리 장치.
  21. 제18항에 있어서, 상기 신호들은 스위치 세트를 이용하여 리라우팅되는 것인 신호 관리 장치.
  22. 제21항에 있어서, 상기 스위치 세트는 멀티플렉서 세트인 것인 신호 관리 장치.
  23. 제20항에 있어서, 상기 테스트 패턴은 테스트 제어 로직에 의해서 생성되는 것인 신호 관리 장치.
  24. 제18항에 있어서, 상기 칩은 추가의 가외 신호 경로를 포함하는 것인 신호 관리 장치.
  25. 제18항에 있어서, 상기 검출 및 리라우팅 수단은 데이터 처리 시스템의 동작 중에 상기 데이터 처리 시스템에서 수행되는 것인 신호 관리 장치.
  26. 제25항에 있어서, 상기 검출 수단은 상기 데이터 처리 시스템의 버스에서 선택된 에러수를 식별하는 것에 응답하여 개시되는 것인 신호 관리 장치.
  27. 칩의 신호 경로 세트를 관리하기 위한 컴퓨터 프로그램을 포함하는 컴퓨터 판독 가능한 기록 매체로서,
    상기 칩의 신호 경로 세트 내에 결함이 있는 신호 경로를 검출하는 제1 명령어와,
    상기 결함이 있는 신호 경로를 검출하는 것에 응답하여, 상기 결함이 있는 신호 경로가 상기 칩에 대한 신호 경로 세트로부터 제거되고 상기 신호 경로 세트에 남아 있는 데이터 신호 경로를 이용하고 가외 신호 경로를 이용하여 신호를 송신하도록 상기 신호 경로 세트를 통해 신호를 리라우팅하는 제2 명령어
    를 포함하는 컴퓨터 판독 가능한 기록 매체.
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