JP3371971B2

JP3371971B2 - 半導体集積回路装置

Info

Publication number: JP3371971B2
Application number: JP13982192A
Authority: JP
Inventors: 展雄丹場; 正幸大林; 俊郎平本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-05-01
Filing date: 1992-05-01
Publication date: 2003-01-27
Anticipated expiration: 2018-01-27
Also published as: JPH05307897A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
し、例えばバイポーラ型トランジスタとＣＭＯＳ回路と
が組み合わせされて構成されるスタティック型ＲＡＭの
欠陥救済技術に利用して有効な技術に関するものであ
る。

【０００２】

【従来の技術】集積度の高いメモリ等の半導体集積回路
装置を歩留りよく製造するために、欠陥ビットを予め用
意された冗長ビットに置き換える冗長回路を設けること
が行われている。このような欠陥救済技術の例として特
開昭５７−７４８９９号公報、1989年、アイエスエ
スシーシーダイジェストオブテクニカルペ
ーパーズ、頁34〜頁35（1989、ISSCC DIGEST OF TECHNI
CAL PAPERS pp.34-35)がある。

【０００３】前者の冗長回路は、メモリセル列のある特
定ビットを選択するようなアドレスデコード信号を冗長
信号と比較して、例えば冗長信号がハイレベルであれ
ば、次段に信号を伝えてこれにつながるメモリセルを選
択し、冗長信号がロウレベルであれば、当該メモリセル
は非選択となり、他のビットが選択される。後者の冗長
回路は、メモリセル列のデータ線の信号を増幅して外部
に伝えるセンスアンプを切り替える。例えば、冗長信号
をハイレベルとしたときにセンスアンプの出力が外部へ
伝播され、ロウレベルにしたときに遮断するようにして
欠陥ビットが救済される。

【０００４】

【発明が解決しようとする課題】前者の冗長回路におい
ては、Ｘ選択、Ｙ選択のいずれの信号線も冗長信号と比
較することにより欠陥ビットを冗長ビットに切り替えら
れるが、比較回路を新たにデコーダ回路の１段に挿入す
るため、デコーダ遅延時間が増加し、冗長回路を備え無
い場合に比べて、アドレスアクセス時間が遅くなってし
まうという問題がある。後者の冗長回路においては、セ
ンスアンプの電流源を冗長信号で切り替える等の方法で
直流的に冗長切り替えができるため、メモリセルの情報
を読み出す時間には遅延を生じないが、例えばワードビ
ット構成が１Ｋワード×３２ビットのように出力ビット
数が多い場合には、３２個のセンスアンプを選択し、切
り替える等のように複雑な冗長論理回路を構成すること
が必要になる。

【０００５】この発明の目的は、動作の高速化を維持し
つつ、簡単な回路により欠陥救済を実現した半導体記憶
装置を提供することにある。この発明の前記ならびにそ
のほかの目的と新規な特徴は、本明細書の記述および添
付図面から明らかになるであろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、冗長信号によりスイッチ制
御されるスイッチＭＯＳＦＥＴを用いてアドレス信号又
はそのデコード信号の伝達経路又は参照電圧の伝達経路
を切り替えて欠陥回路をそれに対応した予備回路に切り
替える。

【０００７】

【作用】上記した手段によれば、欠陥救済の有無に係わ
らず信号伝達経路の論理段数を同じくできるので高速化
を維持できるとともに簡単な回路により構成できる。

【０００８】

【実施例】図１には、ヒューズの切断の有無によって発
生される冗長信号を受けて欠陥回路を予備回路に切り替
えるスイッチ回路の一実施例の回路図が示されている。
特に制限されないが、この実施例は、ＥＣＬ（エミッタ
・カップルド・ロジック）回路と、ＣＭＯＳ（相補型Ｍ
ＯＳ）回路とを組み合わせなるスタティック型ＲＡＭ
（ランダム・アクセス・メモリ）に向けられている。同
図の回路素子は、上記のようなスタティック型ＲＡＭを
構成する回路素子とともに、公知の半導体技術により単
結晶シリコンのような１個の半導体基板上において形成
される。本願において、ＭＯＳＦＥＴはＩＧＦＥＴ（絶
縁ゲート型電界効果トランジスタ）の意味で用いてい
る。

【０００９】同図の（ａ）〜（ｄ）には、４通りの冗長
信号の発生と、それによりスイッチ制御されるスイッチ
回路が示されている。（ａ）の回路は、回路の接地電位
ＶＣＣ側にヒューズＦが設けられ、負の電源電圧ＶＥＥ
側に高抵抗Ｒが設けられる。高抵抗Ｒは、ヒューズＦが
接続された状態での抵抗値に比べて十分に高い抵抗値を
持つようにされる。高抵抗とは、上記のようにヒューズ
自身の抵抗値との相対的な関係において高い抵抗値とい
う意味である。これにより、ヒューズＦを切断しない状
態では回路の接地電位ＶＣＣのようなハイレベルの冗長
信号が形成され、ヒューズＦを切断した状態では電源電
圧ＶＥＥのようなロウレベルの冗長信号が形成される。

【００１０】上記のような冗長信号は、Ｎチャンネル型
ＭＯＳＦＥＴＱＮのゲートに供給される。上記冗長信号
は、インバータ回路ＩＶを通してＰチャンネル型ＭＯＳ
ＦＥＴＱＰのゲートに供給される。上記Ｎチャンネル型
ＭＯＳＦＥＴＱＮとＰチャンネル型ＭＯＳＦＥＴＱＰと
は、並列形態に接続されて入力信号ＥＣＬを選択的に出
力端子ＯＵＴに伝達するＣＭＯＳ構成のトランスミッシ
ョンゲートとしての動作を行う。このトランスミッショ
ンゲートは、冗長信号がハイレベルのときには、両トラ
ンジスタＱＮとＱＰがオン状態となって入力信号ＥＣＬ
を出力端子ＯＵＴに伝え、冗長信号がロウレベルのとき
には両トランジスタＱＮとＱＰがオフ状態となって入力
信号ＥＣＬを出力端子ＯＵＴへの伝達を禁止する。

【００１１】（ｂ）の回路は、上記同様に回路の接地電
位ＶＣＣ側にヒューズＦが設けられ、負の電源電圧ＶＥ
Ｅ側に高抵抗Ｒが設けられる。これにより、ヒューズＦ
を切断しない状態では回路の接地電位ＶＣＣのようなハ
イレベルの冗長信号が形成され、ヒューズＦを切断した
状態では電源電圧ＶＥＥのようなロウレベルの冗長信号
が形成される。

【００１２】上記のような冗長信号は、上記（ａ）の回
路とは逆にＰチャンネル型ＭＯＳＦＥＴＱＰのゲートに
供給される。上記冗長信号は、インバータ回路ＩＶを通
してＮチャンネル型ＭＯＳＦＥＴＱＮのゲートに供給さ
れる。このトランスミッションゲートは、（ａ）の場合
とは逆に冗長信号がロウレベルのときには、両トランジ
スタＱＮとＱＰがオン状態となって入力信号ＥＣＬを出
力端子ＯＵＴに伝え、冗長信号がハイレベルのときには
両トランジスタＱＮとＱＰがオフ状態となって入力信号
ＥＣＬを出力端子ＯＵＴへの伝達を禁止する。

【００１３】（ｃ）の回路は、上記（ａ）や（ｂ）の回
路とは逆に、電源電圧ＶＥＥ側にヒューズＦが設けら
れ、回路の接地電位ＶＣＣ側に高抵抗Ｒが設けられる。
これにより、ヒューズＦを切断しない状態では、上記
（ａ）や（ｂ）の回路とは逆に電源電圧ＶＥＥのような
ロウレベルの冗長信号が形成され、ヒューズＦを切断し
た状態では回路の接地電位ＶＣＣのようなロウレベルの
冗長信号が形成される。

【００１４】上記のような冗長信号は、上記（ａ）の回
路とは逆にＰチャンネル型ＭＯＳＦＥＴＱＰのゲートに
供給される。上記冗長信号は、インバータ回路ＩＶを通
してＮチャンネル型ＭＯＳＦＥＴＱＮのゲートに供給さ
れる。このトランスミッションゲートは、（ｂ）の場合
と同様に冗長信号がロウレベルのときには、両トランジ
スタＱＮとＱＰがオン状態となって入力信号ＥＣＬを出
力端子ＯＵＴに伝え、冗長信号がハイレベルのときには
両トランジスタＱＮとＱＰがオフ状態となって入力信号
ＥＣＬを出力端子ＯＵＴへの伝達を禁止する。

【００１５】（ｄ）の回路は、上記（ａ）や（ｂ）の回
路とは逆に、電源電圧ＶＥＥ側にヒューズＦが設けら
れ、回路の接地電位ＶＣＣ側に高抵抗Ｒが設けられる。
これにより、ヒューズＦを切断しない状態では、上記
（ａ）や（ｂ）の回路とは逆に電源電圧ＶＥＥのような
ロウレベルの冗長信号が形成され、ヒューズＦを切断し
た状態では回路の接地電位ＶＣＣのようなロウレベルの
冗長信号が形成される。

【００１６】上記のような冗長信号は、上記（ａ）の回
路と同様にＮチャンネル型ＭＯＳＦＥＴＱＮのゲートに
供給される。上記冗長信号は、インバータ回路ＩＶを通
してＰチャンネル型ＭＯＳＦＥＴＱＰのゲートに供給さ
れる。このトランスミッションゲートは、（ａ）の場合
と同様に冗長信号がハイレベルのときには、両トランジ
スタＱＮとＱＰがオン状態となって入力信号ＥＣＬを出
力端子ＯＵＴに伝え、冗長信号がロウレベルのときには
両トランジスタＱＮとＱＰがオフ状態となって入力信号
ＥＣＬを出力端子ＯＵＴへの伝達を禁止する。

【００１７】上記のようなヒューズＦの切断の有無の状
態と、トランスミッションゲートの開閉との関係は、同
図の真理値表にまとめて示されている。すなわち、ヒュ
ーズが接続された状態では、（ａ）と（ｃ）の回路のト
ランスミッションゲートが開いた状態となり、（ｂ）と
（ｄ）の回路のトランスミッションゲートが閉じた状態
にされる。ヒューズが切断された状態では、上記の場合
とは逆にされ、（ａ）と（ｃ）の回路のトランスミッシ
ョンゲートが閉じた状態となり、（ｂ）と（ｄ）の回路
のトランスミッションゲートが開いた状態にされる。

【００１８】図２には、上記のようなヒューズとトラン
スミッションゲートとを組み合わせた冗長回路の一実施
例の基本的回路図が示されている。（ａ）の回路では、
ヒューズＦを回路の接地電位側に配置して冗長信号を形
成するものである。この冗長信号は、一方のトランスミ
ッションゲートを構成するＮチャンネル型ＭＯＳＦＥＴ
ＱＮ１のゲートと、他方のトランスミンションゲートを
構成するＰチャンネル型ＭＯＳＦＥＴＱＰ２のゲートに
供給される。上記冗長信号は、インバータ回路ＩＶを通
して一方のトランスミッションゲートを構成するＰチャ
ンネル型ＭＯＳＦＥＴＱＰ１のゲートと、他方のトラン
スミッションゲートを構成するＮチャンネル型ＭＯＳＦ
ＥＴＱＮ２のゲートに供給される。

【００１９】ヒューズＦが接続された状態では、冗長信
号がハイレベルとなって一方のトランスミッションゲー
トを構成するトランジスタＱＮ１とＱＰ１をオン状態に
し、入力信号ＥＬＣ１を出力端子ＯＵＴ１へ伝達させ
る。このとき、他方のトランスミッションゲートを構成
するトランジスタＱＮ２とＱＰ２は、冗長信号のハイレ
ベルに応じてオフ状態にされ、入力信号ＥＬＣ２が出力
端子ＯＵＴ２へ伝達されない。逆に、ヒューズＦが切断
された状態では、冗長信号がロウレベルとなって一方の
トランスミッションゲートを構成するトランジスタＱＮ
１とＱＰ１がオフ状態にされ、入力信号ＥＬＣ１が出力
端子ＯＵＴ１へ伝達されない。このとき、他方のトラン
スミッションゲートを構成するトランジスタＱＮ２とＱ
Ｐ２は、冗長信号のロウレベルに応じてオン状態にさ
れ、入力信号ＥＬＣ２を出力端子ＯＵＴ１へ伝達させ
る。

【００２０】例えば、入力信号ＥＣＬ１とＥＬＣ２をデ
コード信号として、特定のデータ線の選択信号とし、出
力端子ＯＵＴ１を正規回路のデータ線選択回路に供給
し、出力端子ＯＵＴ２を冗長回路のデータ線選択回路に
供給すると、上記のようにヒューズＦを接続した状態で
は正規回路のデータ線が選択され、ヒューズＦを切断し
たときには、正規回路に代わって冗長回路のデータ線が
選択される。

【００２１】（ｂ）の回路では、上記（ａ）の回路とは
逆にヒューズＦを電源電圧ＶＥＥ側に配置して冗長信号
を形成するものである。この冗長信号は、（ａ）の回路
とは逆に一方のトランスミッションゲートを構成するＰ
チャンネル型ＭＯＳＦＥＴＱＰ１のゲートと、他方のト
ランスミンションゲートを構成するＮチャンネル型ＭＯ
ＳＦＥＴＱＮ２のゲートに供給される。上記冗長信号
は、インバータ回路ＩＶを通して一方のトランスミッシ
ョンゲートを構成するＮチャンネル型ＭＯＳＦＥＴＱＮ
１のゲートと、他方のトランスミッションゲートを構成
するＰチャンネル型ＭＯＳＦＥＴＱＰ２のゲートに供給
される。

【００２２】上記のようにヒューズの配置を逆にするこ
と、言い換えるならば、冗長信号のレベルを逆にするこ
とと、トランスミッションゲートを構成するＰチャンネ
ル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴとを逆
にすることとの組み合わせによって、（ａ）の回路と同
様のスイッチ制御が行われる。すなわち、ヒューズＦが
接続された状態では、冗長信号がロウレベルとなって一
方のトランスミッションゲートを構成するトランジスタ
ＱＰ１とＱＮ１がオン状態にされ、入力信号ＥＬＣ１を
出力端子ＯＵＴ１に伝達させる。このとき、他方のトラ
ンスミッションゲートを構成するトランジスタＱＰ２と
ＱＮ２は、冗長信号のロウレベルに応じてオフ状態にさ
れ、入力信号ＥＬＣ２が出力端子ＯＵＴ２へ伝達されな
い。逆に、ヒューズＦが切断された状態では、冗長信号
がハイレベルとなって一方のトランスミッションゲート
を構成するトランジスタＱＰ１とＱＮ１がオフ状態にさ
れ、入力信号ＥＬＣ１が出力端子ＯＵＴ１へ伝達されて
い。このとき、他方のトランスミッションゲートを構成
するトランジスタＱＰ２とＱＮ２は、冗長信号のハイレ
ベルに応じてオン状態にされ、入力信号ＥＬＣ２を出力
端子ＯＵＴ１に伝達させる。

【００２３】上記同様に、入力信号ＥＣＬ１とＥＬＣ２
をデコード信号として、特定のデータ線の選択信号と
し、出力端子ＯＵＴ１を正規回路のデータ線選択回路に
供給し、出力端子ＯＵＴ２を冗長回路のデータ線選択回
路に供給すると、上記のようにヒューズＦを接続した状
態では正規回路のデータ線が選択され、ヒューズＦを切
断したときには、正規回路に代わって冗長回路のデータ
線が選択される。

【００２４】上記のように、トランスミッションゲート
を開いて入力信号ＥＣＬを出力端子ＯＵＴに伝達すると
き、動作の高速化を図るためには入力信号ＥＣＬを高速
に伝達させることが望ましい。言い換えるならば、トラ
ンスミッションゲートのオン抵抗値は極力低くすること
が必要である。この実施例では、図３の特性図に示すよ
うに、入力信号Ｖinの信号振幅がバイポーラ型トランジ
スタのベース，エミッタ間電圧ＶBEないし２ＶBE程度の
ように小さく、ＭＯＳＦＥＴの電流ＩＤＳ−電圧ＶＤＳ
特性における非飽和領域でのオン抵抗ＲＯＮを利用でき
るので、ＥＣＬ信号とＭＯＳＦＥＴによるトランスミョ
ションゲートとの組み合わせが極めて都合良く高速に信
号伝達を行わせるものとなる。

【００２５】図４には、前記のようにＮチャンネル型Ｍ
ＯＳＦＥＴとＰチャンネル型ＭＯＳＦＥＴとを並列形態
にしたＣＭＯＳ構成のトランスミッションゲートにおけ
る抵抗特性図が示されている。この実施例のように、Ｖ
BE〜２ＶBEの信号振幅を持つＥＬＣ信号においては、ハ
イレベル／ロウレベルともにオン抵抗値ＲＯＮが小さい
領域を利用できるので、信号伝達を高速に行うことがで
きる。

【００２６】図９には、この発明に係るスタティック型
ＲＡＭの一実施例の要部ブロック図が示されている。図
面の各回路ブロックは、半導体基板上における実際の幾
何学的な配置にほぼ合わせて描かれている。以下の説明
において、図面の左側を上側として説明する。

【００２７】メモリアレイは、中央に配置されるＸドラ
イバＸＤを中心にして左右に分割された２つのメモリマ
ットを持つ。左側のメモリマットは、メモリブロックＭ
０〜Ｍ１５のように１６個に分割される。同様に、右側
のメモリマットも、メモリブロックＭ１６〜Ｍ３１のよ
うに１６個に分割される。

【００２８】１つのメモリブロックＭ０は、１２８本の
ワード線と、データ線選択信号０〜７に対応した８対の
正規相補データ線と、１つの冗長データ線選択信号Ｒに
対応した一対の冗長相補データ線とから構成される。上
記メモリブロックＭ０と隣接するメモリブロックＭ１
は、点線で示された境界線を境に左右対象に冗長データ
線が構成される。すなわち、冗長相補データ線は、メモ
リブロックＭ０とＭ１のものが隣接して配置される。こ
のことは、メモリブロックＭ２とＭ３〜Ｍ１４とＭ１５
及び右側のメモリマットのメモリブロックＭ１６とＭ１
７〜Ｍ３０とＭ３１との間においても同様である。これ
により、メモリアレイは、冗長回路分を除くと、全体で
１２８×８×３２＝３２７６８（約３２Ｋビット）の記
憶容量を持つようにされる。

【００２９】上記相補データ線選択信号０〜７は、左右
のそれぞれに対応して設けられるＹドライバＹＤにより
形成され、左側のＹドライバＹＤが左側のメモリマット
の合計１６個からなるメモリブロックＭ０〜Ｍ１５にお
いて共通に用いられ、右側のＹドライバＹＤが右側のメ
モリマットの合計１６個からなるメモリブロックＭ１６
〜Ｍ３１において共通に用いられる。同様に左右のそれ
ぞれに対応して設けられる冗長ドライバＲＤにより形成
される冗長相補データ線選択信号Ｒは、それぞれのメモ
リマットの合計１６個ずつのメモリブロックＭ０〜Ｍ１
５とＭ１６〜Ｍ３１において共通に用いられる。

【００３０】上記ＹドライバＹＤは、後述するように論
理部と出力部から構成されるが、右側のＹドライバは、
選択信号を形成する論理部が左側のものと共通に用いら
れる。言い換えるならば、右側のメモリマットに対応し
て設けられるＹドライバＹＤ及び冗長ドライバＲＤは、
出力部のみから構成される。

【００３１】冗長ヒューズは、上記のような各メモリマ
ットＭ０〜Ｍ３２の正規相補データ線に対応して８個設
けられる。これにより、全体で３２個のメモリブロック
Ｍ０〜Ｍ３１における８対の相補データ線の中の１対に
おいて欠陥が生じたときに救済が可能になる。ただし、
Ｍ０〜Ｍ３１において、同じＹアドレスの相補データ線
に欠陥があるときにはその全ての救済が可能である。

【００３２】すなわち、メモリブロックＭ０〜Ｍ３１に
おいて共通化されたＹアドレス０〜７のうち、例えば１
つのメモリブロックＭ０における０アドレスの相補デー
タ線のみに欠陥があると、このメモリブロックＭ０の正
規相補データ線選択信号０に対応した欠陥相補データ線
が冗長相補データ線選択信号Ｒに対応した冗長相補デー
タ線に切り替えられることの他、欠陥が存在しない他の
メモリブロックＭ１〜Ｍ３１においても、０アドレスの
正規相補データ線に代えてそれぞれに設けられた冗長相
補データ線が選択される。それ故、欠陥アドレスが同じ
なら３２個のメモリブロックＭ０〜Ｍ３１における３２
対にわたる欠陥相補データ線を全て救済できる。上記の
ような冗長ヒューズとＹドライバをもう１組追加すれ
ば、全体で３２個のメモリブロックＭ０〜Ｍ３１におけ
る８対の相補データ線の中の２対において欠陥が生じた
ときにも救済が可能になる。

【００３３】左側のメモリマットに対応した冗長ドライ
バＲＤに設けられた論理ゲートは、オアゲート回路を構
成し上記８個のヒューズに対応した冗長信号のいずれが
形成されても、冗長データ線選択信号Ｒを発生させる。
ＹデコーダＹＤＥＣは、上記のように８通りのＹアドレ
スに対応した選択信号を形成する。同図には、そのうち
の４個の論理ゲート回路０〜４が例示的に示されてい
る。

【００３４】Ｘドライバは、Ｘデコーダにより形成され
たプリデコード信号を受ける０〜１２７からなる１２８
個の論理ゲート回路と、その出力信号を受けるワードド
ライバから構成される。ワードドライバは、左右のメモ
リマットに対応してそれぞれ設けられる。言い換えるな
らば、左右にメモリマットに構成されるメモリブロック
Ｍ０〜Ｍ１５とＭ１６〜Ｍ３１はワード線が共通に選択
される。

【００３５】同図では、省略されているが、各メモリブ
ロックには、センスアンプが設けられ、上記相補データ
線選択信号によりセンスアンプが活性化される。それ
故、この実施例のスタティック型ＲＡＭは、３２ビット
のような多ビット単位でのメモリアクセスが行われる。

【００３６】図１０には、上記メモリブロックにおける
１つの相補データ線に関連する一実施例の回路図が示さ
れている。同図には、１本のワード線Ｗ、１つのワード
線選択回路、１つのメモリセルＭＣ、一対の相補データ
線ＤＴ，ＤＢ、及びその負荷回路、ライトリカバリ回
路、センスアンプ及びカラムスイッチ回路が例示的に示
されている。また、上記センスアンプに対応したリード
アンプと、データ入力回路ＷＡも合わせて描かれてい
る。

【００３７】メモリセルＭＣは、Ｐチャンネル型ＭＯＳ
ＦＥＴとＮチャンネル型ＭＯＳＦＥＴからなるＣＭＯＳ
インバータ回路の入力と出力とが交差接続されたＣＭＯ
Ｓラッチ回路と、その入出力ノードと相補データ線Ｄ
Ｔ，ＤＢとの間に設けられたアドレス選択用の伝送ゲー
トＭＯＳＦＥＴから構成される。メモリセルのハイレベ
ル側の動作電圧は回路の接地電位とされ、ロウレベル側
の動作電圧は電圧発生回路により形成された定電圧ＶＥ
Ｍが用いられる。

【００３８】この実施例のメモリセルは、完全ＣＭＯＳ
構成のメモリセルを用いるものであるが、Ｐチャンネル
型ＭＯＳＦＥＴに代えて、ポリシリコン層等からなる高
抵抗負荷を用いるものであってもよい。この高抵抗負荷
は、Ｎチャンネル型ＭＯＳＦＥＴのゲートに蓄積された
記憶レベルが、ドレインリーク電流によって失われない
程度の微小な電流を流すような高抵抗値にされる。それ
故、高抵抗負荷は、通常のレシオ型インバータ回路にお
ける負荷とは随分意味が異なる。このような高抵抗負荷
を用いた場合には、メモリセルのサイズ（専有面積）を
大幅に低減できる。しかしながら、メモリセルのロウレ
ベル側の動作電圧が−３．２Ｖ〜−３．３Ｖのような値
にされると、メモリセルの動作が不安定となる場合があ
るため、完全ＣＭＯＳ型のメモリセルの利用が好まし
い。

【００３９】メモリセルの伝送ゲートＭＯＳＦＥＴのゲ
ートは、対応するワード線に接続される。このワード線
Ｗは、後述するような論理機能を持つレベル変換回路に
より構成されたワード線選択回路ＮＯＲ１により駆動さ
れる。同図では、前記のような論理機能部とワードドラ
イバとを一体化して表現されている。

【００４０】相補データ線ＤＴ，ＤＢには、Ｐチャンネ
ル型ＭＯＳＦＥＴＭＰ１，ＭＰ２からなるデータ線負荷
手段が設けられる。これらのＭＯＳＦＥＴＭＰ１，ＭＰ
２は、そのコンダクタンスが書き込み特性を考慮して比
較的小さく形成され、そのゲートには定電圧ＶＥＭが定
常的に供給される。これらのＭＯＳＦＥＴＭＰ１，ＭＰ
２のソース，ドレインパスには、比較的大きなコンダク
タンスを持つようにされたＰチャンネル型ＭＯＳＦＥＴ
ＭＰ３，ＭＰ４のソース，ドレインパスが並列形態に設
けられる。

【００４１】これらのＭＯＳＦＥＴＭＰ３，ＭＰ４のゲ
ートには、書き込み制御信号ＷＥ１が供給されることに
より、書き込み動作以外のときにオン状態にされる。言
い換えるならば、上記ＭＯＳＦＥＴＭＰ３，ＭＰ４は、
ＭＯＳＦＥＴＭＰ１，ＭＰ２とともに読み出し動作のと
きのデータ線負荷を構成する。すなわち、読み出し動作
のときには、相補データ線の信号振幅を制限して高速読
み出しを実現する。これに対して、書き込み動作のとき
には、制御信号ＷＥ１により上記比較的大きなコンダク
タンスを持つＭＯＳＦＥＴＭＰ３，ＭＰ４がオフ状態に
され、相補データ線ＤＴ，ＤＢに対する負荷が小さなコ
ンダクタンスしか持たないＭＯＳＦＥＴＭＰ１，ＭＰ２
で構成されるようにすることにより相補データ線に伝え
られる書き込みデータの信号振幅を大きくすることによ
って高速書き込みを行うようにするものである。

【００４２】上記負荷回路には、ダイオード接続された
トランジスタＱ３，Ｑ４によりレベルシフトされたバイ
アス電圧が与えられる。すなわち、相補データ線ＤＴ，
ＤＢの信号振幅のハイレベルは、−２ＶBEのような低い
電位にされる。これにより、書き込み動作のときの相補
データ線ＤＴ，ＤＢの信号振幅が小さく制限されるか
ら、高速書き込みが可能になる。メモリセルの書き込み
は、相補データ線ＤＴ又はＤＢに伝えられるロウレベル
により支配的に行われるから、この実施例のようにハイ
レベルを−２ＶBEのように低くしても問題ない。すなわ
ち、メモリセルのオン状態にされた記憶ＭＯＳＦＥＴの
ゲート電位は、伝送ゲートＭＯＳＦＥＴを介してロウレ
ベルにされた相補データ線の電位によって引き抜かれて
オフ状態に切り換えられ、その結果としてオフ状態にあ
った記憶ＭＯＳＦＥＴがオン状態なって情報の反転書き
込みが行われるからである。

【００４３】相補データ線ＤＴ，ＤＢは、カラムスイッ
チ用のＮチャンネル型ＭＯＳＦＥＴＭＮ３，ＭＮ４を介
して一対の共通相補データ線ＣＤＴ，ＣＤＢに接続され
る。この共通相補データ線ＣＤＴ，ＣＤＢには、書き込
みデータを伝えるデータ入力バッファＩＢの出力端子が
接続される。

【００４４】上記カラムスイッチのＭＯＳＦＥＴＭＮ
３，ＭＮ４のゲートには、レベル変換回路により構成さ
れたノアゲート回路ＮＯＲ２により形成されたカラム選
択信号Ｙが供給される。

【００４５】相補データ線ＤＴ，ＤＢには、センスアン
プを構成する差動トランジスタＱ５，Ｑ６のベースに接
続される。すなわち、このメモリはカラムセンス方式と
される。これらの差動トランジスタＱ５，Ｑ６の共通エ
ミッタには、カラム選択信号Ｙを受けるスイッチＭＯＳ
ＦＥＴＭＮ１を介して定電流ＭＯＳＦＥＴＭＮ２に接続
される。この定電流ＭＯＳＦＥＴＭＮ２のゲートには、
前記定電圧ＶＩＥが供給されて定電流を形成する。この
定電流ＭＯＳＦＥＴＭＮ２は、前記のように３２ビット
の単位でメモリアクセスを行う場合、前記８通りのカラ
ムアドレスに対応した１つのメモリブロックにおける８
個のセンスアンプ用の定電流ＭＯＳＦＥＴに対して共通
に設けられる。

【００４６】上記差動トランジスタＱ５，Ｑ６のコレク
タは、電流／電圧変換動作を行うリードアンプＲＡに入
力される。すなわち、上記トランジスタＱ５，Ｑ６のコ
レクタは、定電圧ＶＩＥを受けるＭＯＳＦＥＴにより形
成された定電流が流れるところの抵抗Ｒ２で形成された
バイアス電圧をそのベースに受けるトランジスタＱ７，
Ｑ８のエミッタに接続される。これらのトランジスタＱ
７，Ｑ８のエミッタには、定電圧ＶＩＥを受ける定電流
ＭＯＳＦＥＴＭＮ５，ＭＮ７が設けられ、電流／電圧変
換用の抵抗Ｒ１，Ｒ３が設けられる。

【００４７】相補データ線ＤＴ，ＤＢには、選択された
メモリセルの記憶情報に対応したハイレベル／ロウレベ
ルが出力される。このハイレベル／ロウレベルを受けて
センスアンプを構成する差動トランジスタＱ５，Ｑ６が
オン／オフ状態にされる。カラム選択信号Ｙによりオン
状態にされたＭＯＳＦＥＴＭＮ１等を介して定電流が上
記差動トランジスタのオン／オフ状態に対応して上記抵
抗Ｒ１又はＲ３に流れる。これら抵抗Ｒ１とＲ３により
電圧信号に変換された読み出し信号は、トランジスタＱ
９，Ｑ１０及びエミッタ抵抗Ｒ４，Ｒ５からなるエミッ
タフォロワ回路を介して出力される。

【００４８】トランジスタＱ１とＱ２は、ライトリカバ
リ回路を構成し、書き込み終了後に発生されるリカバリ
信号ＷＲＣによりオン状態にされ、書き込み信号が伝え
られることにより、比較的大きなレベル差を持つように
された相補データ線ＤＴ，ＤＢのリセットを高速に行
う。上記リカバリ信号ＷＲＣは、エミッタフォロワ出力
トランジスタを介して出力される。それ故、相補データ
線ＤＴ，ＤＢは、トランジスタＱ１，Ｑ２が、上記リカ
バリ信号ＷＲＣを形成する出力トランジスタとダーリン
トン形態に接続されるため、前記バイアス回路（トラン
ジスタＱ３，Ｑ４）回路に対応したバイアスレベル−２
ＶBEと等しいレベルにされる。

【００４９】図５には、この発明に係るスタティック型
ＲＡＭの一実施例の概略ブロック図が示されている。同
図には、前記図９の主要部を模式的に示したものであ
り、正規Ｙドライバと冗長Ｙドライバを中心に描かれて
いる。ヒューズには、レーザー光線の照射などでの切断
の際に発生する電荷によって、内部回路が静電破壊され
てしまわないように保護素子が付加されている。

【００５０】１つのヒューズに対応して形成される冗長
信号Ｆ１は、一方において正規Ｙドライバの動作を制御
するために用いられ、他方において冗長Ｙドライバに入
力される。この実施例では、正規Ｙドライバの動作を停
止させるために、ヒューズを切断させると冗長信号Ｆ１
をＶＣＣからＶＥＥのようなロウレベルに遷移させて、
正規Ｙドライバの基準電圧ＶＢＢを禁止し、ＣＭＯＳイ
ンバータ回路により形成された出力信号を供給すること
によって、ベースとエミッタ間に挿入されたＮチャンネ
ル型ＭＯＳＦＥＴをオン状態にし、デコード信号Ｙ１に
無関係に正規Ｙドライバの出力信号を強制的に非選択レ
ベルとする。上記冗長信号Ｆ１のロウレベルにより、前
記のようなトランスミッションゲートを開いて冗長Ｙド
ライバを構成するオアゲート回路の入力にＹデコート信
号Ｙ１を伝える。これにより、冗長信号Ｆ１に対応した
正規Ｙラインに代わって冗長Ｙラインが選択される。

【００５１】メモリブロック（１）〜（３２）は前記図
９のメモリブロックＭ０〜Ｍ３１に対応しており、それ
ぞれ８対の正規Ｙラインである正規相補データ線と、冗
長Ｙラインである冗長相補データ線を持つ。上記冗長Ｙ
ラインは、全てのメモリブロック（１）〜（３２）の８
対の相補データ線に対して共通に用いられる。すなわ
ち、８対のいずれか１対の相補データ線に欠陥が生じた
ときに、それに代わって冗長Ｙラインに切り替えられ
る。

【００５２】図６には、正規Ｙドライバと、冗長Ｙドラ
イバの一実施例の具体的回路図が示されている。Ｙ系の
デコーダは、ＥＣＬワイヤードオア論理により構成され
る。すなわち、同図において例示的に示されているＥＣ
Ｌ出力トランジスタのエミッタを接続させることによ
り、選択されたものがロウレベルにされるデコード信号
が形成される。例えば、前記のように８通りのデコード
信号を形成する場合、３ビットのＹアドレス信号Ｙ０〜
Ｙ２に対応した相補アドレス信号ｙ０，ｙ０Ｂ〜ｙ２，
ｙ２Ｂを組み合わせてｙ０Ｂ，ｙ１Ｂ，ｙ２Ｂが全てロ
ウレベルのときには０アドレスに対応したデコード信号
が出力される。ここで、ｙ１〜ｙ２はＹアドレス信号と
同相の内部アドレス信号であり、ｙ１Ｂ〜ｙ２Ｂは、Ｙ
アドレス信号Ｙ０〜Ｙ２と逆相のアドレス信号である。
同図では、省略されているが、上記ワイヤードオア論理
を採るために、出力線には定電流負荷が設けられる。

【００５３】上記８通りのデコード信号は、例示的に示
されているＥＣＬ回路とその出力部に設けられたバイポ
ーラ型トランジスタとＣＭＯＳ回路とを組み合わせてな
る出力ドライバを通して正規Ｙ選択信号が形成される。

【００５４】上記８通りのデコード信号に対応して、
（１）〜（８）のように図１に示したようなヒューズ回
路とスイッチ回路が８個設けられる。ヒューズと高抵抗
とにより形成された回路（１）の冗長信号は、一方にお
いてインバータ回路とＣＭＯＳトランスミッションゲー
トによって構成されるスイッチ回路に供給される。この
スイッチ回路は、対応するデコード信号を冗長Ｙドライ
バを構成する論理ゲートの入力に伝える。上記回路
（１）の冗長信号は、他方において対応するデコード信
号を受けるＥＣＬ回路の基準電圧ＶＢＢを選択的に伝え
るトランスミッションゲートに供給されるるとともに、
基準電圧ＶＢＢを受けるトランジスタのベース，エミッ
タ間を短絡するＭＯＳＦＥＴのゲートに供給される。

【００５５】上記回路（１）のヒューズが切断される
と、ロウレベルの冗長信号が形成される。これにより、
冗長Ｙドライバに対応したＣＭＯＳトランスミッション
ゲートが開いてデコード信号を冗長ＹドライバのＥＣＬ
論理ゲートに伝達する。上記ロウレベルの冗長信号によ
り、正規ＹドライバのＥＣＬ回路では、基準電圧ＶＢＢ
を伝えるＣＭＯＳトランスミッションゲートが閉じて基
準電圧ＶＢＢの供給が禁止されるとともに、スイッチＭ
ＯＳＦＥＴがオン状態になってＶＢＢ側のトランジスタ
がオフ状態にされる。これにより、正規Ｙドライバは、
入力されるデコード信号に無関係に正規Ｙ選択信号を非
選択レベルに固定される。この結果、上記回路（１）に
対応したメモリアクセスが行われると、正規Ｙドライバ
に代わって冗長Ｙドライバが動作して冗長Ｙ選択信号を
形成することになる。

【００５６】回路（２）〜（８）のヒューズにより形成
される冗長信号は、一方おいて対応するデコード信号を
全部で８入力のＥＬＣオアゲート回路に伝えるＣＭＯＳ
トランスミッションゲートを制御し、他方において対応
するアドレスの正規Ｙドライバの動作を実質的に禁止す
るようトランスミッションゲートとスイッチＭＯＳＦＥ
Ｔを制御する。このため、ヒューズを１本切断するだけ
で、１ビットの冗長切り換えが可能になる。

【００５７】図７には、正規Ｙドライバの一実施例の具
体的回路図が示されている。デコード信号Ｙｉ（ｉ＝１
〜８）は、トランジスタＱ１のベースに供給される。こ
のトランジスタＱ１と差動対にされたトランジスタＱ２
のベースには、Ｎチャンネル型ＭＯＳＦＥＴＭＮ９とＰ
チャンネル型ＭＯＳＦＥＴＭＰ４からなるＣＭＯＳトラ
ンスミッションゲートを通して基準電圧ＶＢＢＹが供給
される。上記Ｎチャンネル型ＭＯＳＦＥＴＭＮ９のゲー
トには、冗長信号Ｆｉが供給され、Ｐチャンネル型ＭＯ
ＳＦＥＴＭＰ３とＮチャンネル型ＭＯＳＦＥＴＭＮ１０
からなるＣＭＯＳインバータ回路を通して冗長信号Ｆｉ
の反転信号がＰチャンネル型ＭＯＳＦＥＴＱＭＰ４のゲ
ートに供給される。このＣＭＯＳインバータ回路により
形成された反転信号は、トランジスタＱ１のベースとエ
ミッタ間に設けられたＮチャンネル型のスイッチＭＯＳ
ＦＥＴＭＮ１１のゲートにも供給される。

【００５８】差動トランジスタＱ１とＱ２の共通エミッ
タには、Ｎチャンネル型ＭＯＳＦＥＴＭＮ１が設けられ
る。このＭＯＳＦＥＴＭＮ１は、ゲートに定電圧ＶＩＥ
が供給されることによって、定電流ＩＣＳ１を流すよう
にされる。差動トランジスタＱ１とＱ２のコレクタに
は、負荷抵抗Ｒ１とＲ２が設けられる。

【００５９】上記のようなＥＣＬ回路によって形成され
た出力信号をＣＭＯＳレベルにレベル変換するために次
のようなレベル変換回路がＹドライバとして設けられ
る。上記ＥＣＬ回路の相補出力信号を受ける一対のエミ
ッタフォロワトランジスタＱ３，Ｑ４は、相補的な出力
信号を形成する。このことに着目し、回路の簡素化と消
費電流の削減のために、差動のＮチャンネル型スイッチ
ＭＯＳＦＥＴＭＮ２とＭＮ３を設けて、２つのエミッタ
フォワロトランジスタＱ３，Ｑ４に対して共通化された
定電流源ＭＯＳＦＥＴＭＮ４を用いるようにするもので
ある。上記差動のスイッチＭＯＳＦＥＴＭＮ２とＭＮ３
のゲートには、互いに他方のエミッタフォロワトランジ
スタＱ３，Ｑ４のベースに供給される入力信号が供給さ
れることによって相補的にオン状態／オフ状態にスイッ
チ制御される。

【００６０】例えば、ＥＣＬ回路のトランジスタＱ１の
コレクタ出力がハイレベルで、トランジスタＱ２のコレ
クタ出力がロウレベルなら、上記ロウレベルの出力信号
を受けるエミッタフォロワトランジスタＱ３に対応した
ＭＯＳＦＥＴＭＮ２が、他方の出力信号のハイレベルに
よってオン状態となり、定電流源ＭＯＳＦＥＴＭＮ４に
より形成された定電流ＩＥＦ１をトランジスタＱ３側に
流してロウレベルの出力信号を形成する。このとき、他
方の出力信号のハイレベルに対応したエミッタフォロワ
トランジスタＱ４のエミッタに設けられたＭＯＳＦＥＴ
ＭＮ３は、上記ロウレベルの出力信号によりオフ状態に
される。それ故、エミッタフォロワトランジスタＱ４の
エミッタ電流の全部が、出力トランジスタＱ５のベース
電流として流れるので、正規Ｙ選択信号ＹＳＥＬｉの立
ち上がりを高速にすることができる。

【００６１】ＥＣＬ回路におけるトランジスタＱ１のコ
レクタ出力がロウレベルで、トランジスタＱ２のコレク
タ出力がハイレベルなら、上記ロウレベルの出力信号を
受けるエミッタフォロワトランジスタＱ４に対応したＭ
ＯＳＦＥＴＭＮ２が、一方の出力信号のハイレベルによ
ってオン状態となり、上記定電流ＩＥＦ１をトランジス
タＱ４側に流してロウレベルの出力信号を形成する。こ
のとき、一方の出力信号のハイレベルに対応したエミッ
タフォロワトランジスタＱ３のエミッタに設けられたＭ
ＯＳＦＥＴＭＮ２は、上記ロウレベルの出力信号により
オフ状態にされる。それ故、エミッタフォロワトランジ
スタＱ４のエミッタ電流の全部が、Ｐチャンネル型ＭＯ
ＳＦＥＴＭＰ１及びＮチャンネル型ＭＯＳＦＥＴＭＮ６
のゲートの充電電流として用いることができから正規Ｙ
選択信号ＹＳＥＬｉの立ち下がりを高速にすることがで
きる。

【００６２】例えば、電源電圧ＶＥＥを−４Ｖとし、レ
ベル変換された信号振幅を２．４Ｖにした場合でも、定
電流源を構成するＭＯＳＦＥＴＭＮ１等のソース，ドレ
イン間には約０．８Ｖ程度の電圧がかけられるからＭＯ
ＳＦＥＴを用いて良好な電流源を得ることができる。

【００６３】この実施例では、特に制限されないが、出
力トランジスタＱ５に微小なバイアス電流ＩＥＦ２を流
す定電流源ＭＯＳＦＥＴＭＮ５が設けられる。これによ
り、正規Ｙ選択信号ＹＳＥＬｉが所定のハイレベルにま
で立ち上がった後及び非選択レベルのままに置かれる正
規Ｙ選択信号に対応したトランジスタＱ５のベース，エ
ミッタ間電圧ＶBEの補償が行われる。

【００６４】ダイオード形態に接続されたトランジスタ
Ｑ６は、レベルシフト回路を構成する。このようなレベ
ルシフト素子の挿入により、出力トランジスタＱ５のエ
ミッタ電流を流すＮチャンネル型ＭＯＳＦＥＴＭＮ６
は、その分ソース電位が上昇される。そして、同図にお
いて点線で示すように、定電流を流すＮチャンネル型Ｍ
ＯＳＦＥＴを、メモリアレイにおける正規Ｙドライバに
共通に用いるようにすることにより、上記ハイレベルか
らロウレベルに変化するＹ選択信号に対応したＭＯＳＦ
ＥＴＭＮ６と他の非選択状態に置かれるＹ選択信号に対
応したＭＯＳＦＥＴＭＮ６が差動構成となり、ハイレベ
ルからロウレベルに変化するＹ選択信号に対応したＮチ
ャンネル型ＭＯＳＦＥＴＭＮ６のみが実質的にオン状態
になり、共通定電流源としてのＭＯＳＦＥＴにより形成
された定電流によるＹ選択線の高速引き抜きが行われ
る。このＹ選択線が所定のロウレベルまで引き抜かれる
と、上記ＭＯＳＦＥＴにより形成された定電流は非選択
Ｙ選択線に対応した出力トランジスタＱ５において分散
されて流れるようにされる。

【００６５】Ｙ選択線の高速引抜きのためにＭＯＳＦＥ
Ｔにより形成される定電流は比較的大きな電流値に設定
されるのに対して、出力トランジスタＱ５のベース，エ
ミッタ間電圧ＶBEの補償を行うＭＯＳＦＥＴＭＮ５によ
り形成される定電流ＩＥＦ２は微小電流に設定されるも
のである。

【００６６】なお、上記ＥＣＬ回路において、定電流Ｉ
ＣＳ１と抵抗Ｒ１，Ｒ２により形成される出力信号（Ｉ
ＣＳ１×Ｒ１）又は（ＩＣＳ１×Ｒ２）は、通常のＥＣ
Ｌレベルより若干大きく設定される。すなわち、ＣＭＯ
Ｓ回路により構成されるメモリアレイのＹ選択／非選択
や、ＣＭＯＳ回路における入力信号に対応したレベルを
持つように比較的大きく設定される。

【００６７】上記差動トランジスタＱ１，Ｑ２のコレク
タ抵抗Ｒ１，Ｒ２により形成される反転の出力信号と非
反転の出力信号からなる相補出力信号は、上記のように
エミッタフォロワトランジスタＱ４，Ｑ３のベースにそ
れぞれ供給される。これらのエミッタフォロワトランジ
スタＱ３，Ｑ４のエミッタには、前記のような負荷回路
が設けられる。上記ＥＣＬ回路の反転出力信号に対応し
たトランジスタＱ１のコレクタ出力は、エミッタフォロ
ワトランジスタＱ４を通して出力トランジスタＱ５のベ
ースに供給される。上記ＥＣＬ回路の非反転出力に対応
したトランジスタＱ２のコレクタ出力は、エミッタフォ
ロワトランジスタＱ３を通して、上記出力トランジスタ
Ｑ５のエミッタに設けられ、アクティブプルダウン用の
Ｎチャンネル型ＭＯＳＦＥＴＭＮ６のゲートに供給され
る。このアクティブプルダウン用のＮチャンネル型ＭＯ
ＳＦＥＴＭＮ６のソース側には、前記のように他の同様
な構成のレベル変換と論理機能とを合わせ持つＹドライ
バと共通にされた定電流源が設けられる。

【００６８】特に制限されないが、出力信号のハイレベ
ルを補償するために、出力トランジスタＱ５のベースと
コレクタとの間には、アクティブプルアップ用のＰチャ
ンネル型ＭＯＳＦＥＴＭＰ１が設けられ、上記非反転出
力に対応したエミッタフォロワトランジスタＱ３の出力
信号が供給される。このＭＯＳＦＥＴＭＰ１のしきい値
電圧（Ｖth）は、例えば−０．５Ｖにされる。

【００６９】上記エミッタフォロワ出力トランジスタＱ
５のエミッタは、前記図１０に示したような、Ｙ選択用
のスイッチＭＯＳＦＥＴＭＮ３，ＭＮ４のゲート及びセ
ンスアンプに動作電流を流すスイッチＭＯＳＦＥＴＭＮ
１のゲートに供給される。この実施例において、回路の
ハイレベル側の電源電圧ＶＣＣはＥＣＬ回路に対応して
０Ｖのような接地電位とされ、回路のロウレベル側の電
源電圧ＶＥＥは、特に制限されないが、約−４Ｖのよう
な負電圧とされる。

【００７０】この実施例回路によりレベル変換された出
力信号のロウレベルＶＬは、次式（１）より求められ
る。ＶＬ＝−〔ＩＣＳ１×Ｒ１＋ＶBE(Q4)＋ＶBE(Q5)〕・・・・・・・（１）ここで、ＶBE(Q4)とＶBE(Q5)は、上記エミッタフォロワ
トランジスタＱ４とＱ５のベース，エミッタ間電圧であ
る。このようなロウレベルＶＬの出力信号を形成すると
き、それと逆相の出力信号がハイレベルにされて、アク
ティブプルダウン用のＮチャンネル型ＭＯＳＦＥＴＭＮ
６がオン状態にされる。それ故、定電流源によりＹ選択
線を高速にロウレベルＶＬまで引き抜くことができる。

【００７１】この実施例回路によりレベル変換された出
力信号のハイレベルＶＨは、次式（２）より求められ
る。ＶＨ＝−ＶBE(Q5) ・・・・・・・（２）上記ＥＣＬ回路の反転の出力信号がハイレベルのときに
は、エミッタフォロワ出力トランジスタＱ４とＱ５がダ
ーリントン形態にされるものであるから、上記のような
ロウレベルＶＬから−〔ＶBE(Q4)＋ＶBE(Q5)〕まで高速
に立ち上がることができる。すなわち、ＩＣＳ１×Ｒ１
の信号変化分は、差動スイッチ回路の信号変化に応じて
高速に立ち上がる。このとき、非反転の出力信号のロウ
レベルにより、アクティブプルアップ用のＰチャンネル
型ＭＯＳＦＥＴＭＰ１がオン状態にされる。これによ
り、出力トランジスタＱ５のベース電位が回路の接地電
位まで持ち上げられるから、上記のようにハイレベルＶ
Ｈは最終的には式（２）のようなレベルまで持ち上げら
れる。言い換えるならば、アクティブプルアップ用のＰ
チャンネル型ＭＯＳＦＥＴＭＰ１は、エミッタフォロワ
トランジスタＱ４によるベース，エミッタ間電圧ＶBE(Q
4)のレベル低下を補償するという役割を果たすものであ
る。

【００７２】このようにＹ選択線をロウレベルの非選択
レベルからハイレベルの選択レベルに立ち上げる時間
は、トランジスタＱ５のベース電位が上記の式（１）に
示したようなロウレベルＶＬ＋ＶBE(Q5)から、エミッタ
フォロワトランジスタＱ４によって−ＶBE(Q4)までの
（ＩＣＳ１×Ｒ１）だけ上昇する時間（ｔ１）と、この
電位からアクティブプルアップ用のＰチャンネル型ＭＯ
ＳＦＥＴＭＰ１によって接地電位０Ｖまで持ち上げられ
る時間（ｔ２）と、出力トランジスタＱ５がＹ選択線を
充電する時間（ｔ３）の総和によって求められる。上記
時間（ｔ１）の間にすでにＰチャンネル型ＭＯＳＦＥＴ
ＭＰ１がＥＣＬ回路の非反転の出力信号のロウレベルに
よって導通を開始するため、トランジスタＱ５のベース
電位は直ちに接地電位０Ｖに向かって上昇する。さら
に、トランジスタＱ５は、Ｐチャンネル型ＭＯＳＦＥＴ
ＭＰ１によって供給されるベース電流を電流増幅率倍し
た電流によってＹ選択線を充電するため高速にＹ選択線
のレベルを上記のようなハイレベルＶＨまで立ち上げる
ことができる。

【００７３】この実施例におけるレベル変換回路の出力
信号の振幅の絶対値は、ＩＣＳ１ｓ×Ｒ１＋ＶBE(Q4)に
より表される。この信号振幅は、ＣＭＯＳ回路の信号振
幅に合わせ込まれるように設定され、例えば、ＣＭＯＳ
回路におけるハイレベル側の動作電圧が上記ハイレベル
ＶＨにされ、ロウレベル側の動作電圧が上記ロウレベル
ＶＬに設定されるものである。具体的には、上記電源電
圧ＶＥＥが約−４Ｖとされ、上記信号振幅が２．４Ｖ程
度にされる。ここで、トランジスタのベース，エミッタ
間電圧ＶBEは通常０．８Ｖ程度であるから、ＩＣＳ１×
Ｒ１は約１．６Ｖ程度に設定される。したがって、ＥＣ
Ｌ回路（電流スイッチ回路）を構成する差動トランジス
タＱ１，Ｑ２を飽和領域で動作させないようにするため
には、その入力デコード信号のハイレベルは−１．６Ｖ
程度に抑えられる。

【００７４】ここで、ＥＣＬレベルの信号は、周囲温度
２５°Ｃのときに、ハイレベルが−１．１０５〜−０．
８１０となり、ロウレベルが−１．８５０〜−１．４７
５Ｖのような小振幅の信号レベルにある。このため、上
記のようなＹドライバのＥＣＬ回路に入力されるＥＣＬ
レベルのデコード信号は、上記のようなレベルがそのま
ま入力されるのではなく、エミッタフォロワトランジス
タ等のような適当なレベルシフト回路を介してハイレベ
ルが上記−１．６Ｖを超えないように抑えられる。これ
に対応して、参照電圧ＶＢＢＹは上記入力信号のレベル
シフトに対応してＥＣＬレベルの参照電圧が同様にレベ
ルシフトされた電圧、例えば約−２Ｖ程度の電圧とされ
る。上記ＥＣＬ回路を構成する入力差動トランジスタＱ
１のベースに供給されるデコード信号のロウレベルは、
約−２．４Ｖ程度にされる。したがって、差動トランジ
スタＱ１，Ｑ２の共通エミッタの電位は約−３．２Ｖ程
度になり、上記のように電源電圧ＶＥＥを−４Ｖのよう
な比較的小さなレベルにしても、定電流源を構成するト
ランジスタ又はＭＯＳＦＥＴを動作させるのに十分な電
圧を確保することができる。

【００７５】上記エミッタフォロワトランジスタＱ３，
Ｑ４を通した出力信号は、Ｙ選択信号ＹＳＥＬｊ（ｊ＝
１〜８）を形成する上記同様な出力トランジスタとアク
ティブプルダウン用のＮチャンネル型ＭＯＳＦＥＴＭＮ
７、アクティブプルアップ用のＰチャンネル型ＭＯＳＦ
ＥＴＭＰ２等からなるＹトライバの入力に供給される。
すなわち、前記図９のようにメモリアレイが左右に分割
されているとき、これらのＹ選択信号ＹＳＥＬｊは、右
側のメモリマットに対応したものとされる。

【００７６】図８には、冗長Ｙドライバの他の一実施例
の具体的回路図が示されている。この実施例では、冗長
信号によってスイッチ制御されるＣＭＯＳトランスミッ
ションゲートにより、デコード信号の実質的な伝達経路
を正規Ｙドライバから冗長Ｙドライバに切り替えること
により欠陥救済が行われる。このとき、冗長Ｙドライバ
に用いられるノアゲート回路において、閉じられたトラ
ンスミッションゲートでは出力がハイインピーダンス状
態にされてしまう。そこで、このような閉じられたトラ
ンスミッションゲートに対応した入力トランジスタのベ
ースは、ハイインピーダンス状態にされてしまうのを防
ぐために、各入力トランジスタのベースとコレクタ間に
はＰチャンネル型のスイッチＭＯＳＦＥＴが、ベースと
エミッタにそれぞれＮチャンネル型のスイッチＭＯＳＦ
ＥＴが設けられる。

【００７７】上記入力トランジスタのベースとコレクタ
間に設けられるスイッチＭＯＳＦＥＴのゲートは、冗長
信号Ｆ１〜Ｆ８を受ける８入力のナンドゲート回路ＮＡ
ＮＤの出力信号が共通に供給される。これらのスイッチ
ＭＯＳＦＥＴは、いずれのＹアドレスにおいても欠陥救
済が行わないとき、言い換えるならば、全ての冗長信号
Ｆ１〜Ｆ８がハイレベルのときに、ナンドゲート回路Ｎ
ＡＮＤの出力信号がロウレベルになってＰチャンネル型
のスイッチＭＯＳＦＥＴをオン状態にする。これによ
り、上記冗長信号Ｆ１〜Ｆ８のハイレベルに応じてトラ
ンスミッションゲートが全て閉じられたとき、各入力ト
ランジスタのコレクタとベース間に設けられたスイッチ
ＭＯＳＦＥＴがオン状態になって、これらのトランジス
タを強制的にオン状態、言い換えるならば、ダイオード
形態にしてしまう。これにより、論理ゲート部の出力信
号がロウレベルになって前記２つのメモリマットに対応
した冗長Ｙドライバにより形成される冗長Ｙ選択信号を
ロウレベルの非選択レベルに固定するものである。

【００７８】冗長信号Ｆ１〜Ｆ８の中のいずれか１つが
ロウレベルにされると、それに対応した１つのＣＭＯＳ
トランスミッションゲートが開いて対応するデコード信
号を上記入力トランジスタのベースに供給する。これに
より、上記欠陥アドレスに対応したデコード信号が形成
されると、冗長Ｙドライバが動作して冗長Ｙ選択信号を
形成する。このとき、ノアゲート回路において、残り７
個の入力トランジスタのベースがハイインピーダンスに
なるのを防ぐために、それぞれの入力トランジスタのベ
ースとエミッタに設けられるＮチャンネル型のスイッチ
ＭＯＳＦＥＴに対応して、それぞれ７入力のナンドゲー
ト回路ＮＡＮＤが設けられる。例えば、冗長信号Ｆ１に
対応した入力トランジスタのベースとエミッタに設けら
れるＮチャンネル型のスイッチＭＯＳＦＥＴのゲートに
は、他の冗長信号Ｆ２〜Ｆ８を受ける７入力のナンドゲ
ート回路の出力信号が供給される。これにより、他の冗
長信号Ｆ２〜Ｆ８がいずれも救済時でないことを条件に
して、上記スイッチＭＯＳＦＥＴがオフ状態にされる。

【００７９】１〜８のＹアドレスのうちのいずれかに欠
陥救済が行われているときには、それに対応したＮチャ
ンネル型のスイッチＭＯＳＦＥＴのみがオフ状態にされ
て、対応したデコード信号が入力トランジスタのベース
に供給される。そして、残り７の入力トランジスタでは
ベースとエミッタ間に設けられるＮチャンネル型のスイ
ッチＭＯＳＦＥＴがオン状態になって入力トランジスタ
を強制的にオフ状態にさせる。このようにして、冗長Ｙ
ドライバに設けられるオアゲート回路では、欠陥救済が
行われるときのみに、対応したデコード信号が入力トラ
ンジスタのベースに供給されることになり、このときに
は他の全ての入力トランジスタが強制的にオフ状態にさ
れる。そして、欠陥救済が行われないときには全ての入
力トランジスタが強制的にオン状態にされ、冗長Ｙ選択
信号をロウレベルにするものである。

【００８０】上記８入力のナンドゲート回路や７入力の
ナンドゲート回路は、同図に具体的回路が例示的に示さ
れているように、入力数に対応した８個又は７の並列形
態にされたＰチャンネル型ＭＯＳＦＥＴに対して、負荷
として作用するＮチャンネル型ＭＯＳＦＥＴが接続され
たものが用いられる。これにより、少ない素子数により
ナンドゲート回路を構成することができる。上記入力ト
ランジスタのコレクタとベース及びベースとエミッタの
間に設けられるＰチャンネル型ＭＯＳＦＥＴとＮチャン
ネル型ＭＯＳＦＥＴとを合わせても、これらの素子サイ
ズが小さく、しかも高密度に形成できるから、冗長Ｙド
ライバ全体に占める上記スイッチＭＯＳＦＥＴの占める
割合は小さいもので済む。

【００８１】図１１には、Ｘ系冗長回路の一実施例の回
路図が示されている。前記図９のように、ワード線が１
２８本からなるとき、ワイヤード論理によって４通りの
デコード信号が２組と、８通りのデコード信号が１組形
成される。これらの３分割されたプリデコード信号を組
み合わせて、４×４×８＝１２８通りのワード線選択信
号が形成される。

【００８２】正規Ｘドライバの論理ゲート部は上記３分
割されたプリデコード信号を受ける３入力のＥＣＬ回路
とされる。このうち、１つの入力に対して前記のような
ヒューズＦにより形成された冗長信号によりスイッチ制
御されるＣＭＯＳトランスミンションゲートを設けて、
その伝達を禁止して欠陥ワード線Ｗを非選択レベルに固
定させる。

【００８３】上記のような正規ワード線Ｗに代えて、冗
長ワード線ＲＷを選択する冗長Ｘドライバは、上記３分
割されたプリデコード信号の中のそれぞれ１つのプリデ
コード信号をヒューズＦ２〜Ｆ５、Ｆ６〜Ｆ９及びＦ１
０〜Ｆ１７の選択的な切断により、上記欠陥ワード線を
選択するプリデコード信号に対応したヒューズを切断し
て、トランスミッョンゲートを開いてそれを冗長Ｙドラ
イバの３入力の入力トランジスタに供給させる。これに
より、上記欠陥ワード線の選択を行うプリデコード信号
が形成されると、これらの入力トランジスタがオフ状態
になってハイレベルの冗長ワード線ＲＷの選択信号を形
成する。この選択信号は、前記同様なレベル変換動作を
行うドライバを介して冗長ワード線ＲＷに伝えられる。

【００８４】この実施例では、全部で１７個のヒューズ
回路とトランスミッションゲートとの組み合わせからな
る簡単な構成により、１２８通りワード線の中のいずれ
か１つの欠陥ワード線を冗長ワード線に切り替えること
ができる。

【００８５】図１２には、Ｙ系冗長回路の他の一実施例
の回路図が示されている。この実施例では、正規Ｙドラ
イバの動作を禁止するために、入力トランジスタ側に冗
長信号によってスイッチ制御されるＣＭＯＳトランスミ
ッションゲートが設けられる。このＣＭＯＳトランスミ
ッションゲートは、欠陥救済が行われるときに冗長信号
によりオフ状態にされて、それに対応したデコード信号
を欠陥アドレスの正規Ｙドライバに入力されるのを禁止
する。

【００８６】冗長Ｙドライバは、前記のような８個の入
力トランジスタに代えて、トランスミッションゲートの
出力をワイヤードオア論理にしている。このようなワイ
ヤードオア論理を利用することにより、論理ゲート部の
回路の簡素化を図ることができる。なお、前記のように
トランスミッションゲートがオフ状態にされたとき、そ
れを通した信号を受けるトランジスタのベース電位がフ
ローティングになって不都合が生じるなら、前記図８と
同様なスイッチＭＯＳＦＥＴとナンドゲート回路等を設
けるか、これに代えてプルアップ又はプルダウン等の高
抵抗素子を挿入して置くようにしてもよい。

【００８７】図１３には、Ｙ系冗長回路の他の一実施例
の回路図が示されている。この実施例では、冗長Ｙドラ
イバを４入力のＥＣＬノア回路とし、ドライバ段でワイ
ヤードオア論理を採っている。前記図９のような８入力
の論理ゲートを用いる場合に比べて、冗長Ｙドライバの
高速化が可能となる。

【００８８】デコード回路は、正規回路用のワイヤ論理
と、冗長用ワイヤ論理に分けて設けられる。（１）〜
（８）通りからなる冗長信号１により、正規ワイヤをハ
イレベルに固定して正規Ｙドライバの出力信号をロウレ
ベルに固定する。Ｙアドレス信号は、上記冗長信号１に
よりスイッチ制御されるＣＭＯＳトランスミッションゲ
ートにより冗長ワイヤ論理の１本に伝わり、冗長信号２
によりスイッチ制御されるＣＭＯＳトランスミッション
ゲートを通して冗長Ｙドライバに入力される。この構成
では、１ビットの欠陥救済に冗長信号１と冗長信号２を
特定するために４本のヒューズが切断される。

【００８９】図１４には、Ｙ系冗長回路の更に他の一実
施例の回路図が示されている。この実施例では、前記図
１３の実施例における冗長信号１を発生させるヒューズ
回路とＣＭＯＳトンスミッションゲートに代えてプルア
ップレベル発生回路が設けられる。すなわち、前記冗長
信号２を構成する各ヒューズの信号をプルアップレベル
発生回路に戻し、どのヒューズが切断されているかを識
別して、図１３の冗長信号１を等価的に発生させるもの
である。この構成では、切断ヒューズの数を１ビットの
欠陥救済に対して１本とすることができる。

【００９０】図１５には、この発明に係る冗長回路に用
いられるヒューズ素子の一実施例の概略素子構造断面図
が示されている。同図には、半導体集積回路装置に形成
される多層配線のうち、ヒューズ素子に関連する部分の
みが例示的に示されている。多層配線のプロセスを用い
た場合にも、ヒューズ部は最上層の金属層、例えばＣｒ
により構成される。このように最上層により形成された
ものを用いた場合には、例えばレーザー光線による切断
が容易であり、電気的な抵抗値も小さくて、冗長信号レ
ベルを安定に形成することができる。

【００９１】この実施例において、下層のアルミニュウ
ム（Ａｌ）等からなる配線１０とその下層の配線層１２
の一部がヒューズ部の下層にまで延びて形成される。こ
のような配線層１０，１２は、ヒューズ部の下方の表面
保護膜の上面を平坦にすることにより、下地の段差に起
因するヒューズ部の断線不良を抑制し、ヒューズの信頼
性を確保することができる。

【００９２】また、レーザー光線によるヒューズの切断
処理に際して、配線１０，１２がレーザー遮蔽体（エネ
ルギービーム遮蔽体）としての機能を持たせることがで
きる。これにより、レーザー光線の照射により、ヒュー
ズの下に存在する素子や配線等がダメージを受けるのを
抑制することができる。

【００９３】上記ヒューズは、両端においてその下方に
設けられる配線１０に対してスルーホールＴＨを介して
接続されている。これにより、レーザー遮蔽体をフロー
ティング状態にしておくと、レーザー光線の照射時に発
生した電荷等のようなキャリアがレーザー遮蔽体に帯電
し、それによって素子や配線にダメージが与えられてし
まうのを防ぐことができる。

【００９４】ヒューズの切断箇所は、上記のようなヒュ
ーズ材のみによって構成される。そして、両端の非切断
箇所は金属層が形成される。この非切断箇所は、配線１
０の間の表面保護膜上に形成された段差部上にかかるよ
うに配置される。このように、下地の段差部分に上記金
属層が積層される非切断箇所が配置されることによっ
て、下地の段差に起因するヒューズの断線不良を抑制す
ることができる。

【００９５】図１６には、ヒューズの一実施例のレイア
ウト図が示されている。ヒューズは、必要に応じて複数
個がまとめられて形成される。各ヒューズの切断箇所
は、その幅が例えば５〜１０μｍのように細くされる。
ヒューズの非切断箇所は、複数個が共通に形成されると
ともに、両端ではヒューズ群を両端は囲むように延長さ
れる。これにより、電源電圧ＶＥＥ又は回路の接地電位
ＶＣＣのような電圧が与えられるとともに、ガードリン
グとしての機能も合わせ持つようにされる。

【００９６】上記ガードリングとしての機能は次の通り
である。第１に静電気により外部からヒューズに高電圧
が印加されるのを抑制してヒューズの断線不良を防止す
る。第２に、レーザー光線によりヒューズを切断した際
に発生した電荷等のようなキャリアを逃し易くし、他に
悪影響を及ばないようにすることができる。第３に、不
純分イオン等の侵入を防ぐことができる。

【００９７】上記共通接続される非切断箇所には、点線
で示すようにスルーホールが形成される。このように非
切断部に沿ってスルーホールを延在させることにより、
ヒューズと表面保護膜との熱膨張計数の違いにより、表
面保護膜にクラック等が発生したとしても、そのクラッ
クが広がるを上記スルーホールによって阻止することが
できる。ヒューズの他端側は、個々に分割されて前記の
ような高抵抗が接続される。

【００９８】図１７には、この発明に係るスタティック
型ＲＡＭが搭載される半導体集積回路装置の一実施例の
ブロック図が示されている。この実施例の半導体集積回
路装置は、大きく分けると前記のようなスタティック型
ＲＡＭからなるＲＡＭ部と、ゲートアレイからなる論理
部と、入出力部から構成される。ＲＡＭ部は、前記図９
に示したようなスタティック型ＲＡＭが全体で４個設け
られる。すなわち、全体の構成は、半導体集積回路装置
の中央部で上下対称になるように、２分割されてＲＡＭ
部、論理部及び入出力部がそれぞれ設けられる。半導体
集積回路装置の上又は下半分において、ＲＡＭ部は上下
に２個のスタティック型ＲＡＭが設けられる。

【００９９】図１８には、１つのスタティック型ＲＡＭ
の全体レイウアト図が示されている。上半分に中央にＸ
系のデコーダＸＤＥＣが設けられる。このデコーダＸＤ
ＥＣには、前記Ｙ系と同様なドライバが設けられる。

【０１００】左右に分割されたメモリアレイ（メモリマ
ット）の下側には前記バイアス回路やカラムスイッチ等
のような直接周辺回路が設けられる。この直接周辺回路
の下側には、メモリセルアの動作電圧を形成する内部電
源回路が設けられる。その下側には、ライトドライバＷ
Ｄ、センスアンプＳＡが配置される。

【０１０１】中央部において、ＶＢＢやＶＩＥは、前記
のような基準電圧及び定電流源用の定電圧発生回路であ
る。ＸＢ及びＹＢは、アドレスバッファである。上記の
ような直接周辺回路に挟まれた部分に、Ｙデコーダと冗
長回路が設けられる。この冗長回路は、ヒューズ回路と
トランスミッションゲート及び冗長Ｙドライバから構成
される。図１７において、スタティック型ＲＡＭが中央
で２分割されているのは、上記メモリアレイと直接周辺
及び内部電源やライトドライバ及びセンスアンプ等のよ
うな間接周辺回路とを区別するものである。

【０１０２】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、（１）冗長信号によりスイッチ制御されるスイッチＭ
ＯＳＦＥＴを用いてアドレス信号又はそのデコード信号
の伝達経路又は最小電圧の伝達経路を切り替えて欠陥回
路をそれに対応した予備回路に切り替えることにより、
欠陥救済の有無に係わらず信号伝達経路の論理段数を同
じくできるので高速化を維持できるとともに簡単な回路
により構成できるという効果が得られる。

【０１０３】（２）デコード信号を冗長信号によりス
イッチ制御により切り替えられるＣＭＯＳトランスミッ
ションゲートを用いて正規回路から冗長回路に切り替え
る構成を採ることにより、デコード信号に対応した１つ
のヒューズを切断するのみで上記冗長回路への切り替え
が可能になるという効果が得られる。

【０１０４】（３）スイッチとしてＣＭＯＳトランス
ミッションゲートを用い、伝達する信号としてＥＣＬレ
ベルのような小振幅の信号とすることにより、信号伝達
特性の良好な部分を使用できるので、正規回路及び冗長
回路の動作を高速にできるという効果が得られる。

【０１０５】（４）上記デコード信号を形成する論理
回路として、ＥＣＬワイヤードオア回路を用いることに
より回路の簡素化と動作の高速化が実現できるという効
果が得られる。

【０１０６】（５）ＣＭＯＳトランスミッションゲー
トを通して、デコード信号が供給される欠陥回路に対応
したＥＣＬ回路及び冗長回路に対応したＥＣＬ回路の入
力トランジスタのベースとコレクタ間、ベースとエミッ
タ間にはスイッチＭＯＳＦＥＴを設けて、上記冗長信号
に応じてＥＣＬ回路を構成する入力トランジスタのベー
ス電位がフローティングにならないようにスイッチ制御
することより、安定した欠陥救済動作を行わせることが
できるという効果が得られる。

【０１０７】（６）上記ヒューズ手段として、最上層
に形成された高融点の金属層を利用することより、安定
した電気的特性でしかも切断を容易にすることができる
という効果が得られる。

【０１０８】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、ＥＣ
Ｌ回路は、それと信号レベルが実質的に同等の小振幅に
されるＮＴＬ（ノン・スレッショルド・ロジック）回路
から構成されるものであってもよい。また、同様に構成
によりＣＭＯＳ信号やＴＴＬ信号よりワード線やデータ
線の選択信号が形成される半導体記憶装置に適用するも
のであってもよい。この場合には、出力段にレベル変換
機能を設けることが必要ない。

【０１０９】ヒューズ素子は、前記のような金属層を用
いるもの代えてポリシリコン層を利用するものであって
もよい。このポリシリコン層からなるヒューズの切断に
は、レーザー光線を用いるものに代えてＭＯＳＦＥＴに
より形成される電流を流すことにより溶断させる構成と
してもよい。このようなヒューズ素子に代えて、不揮発
性記憶素子や接合ダイオードやＭＯＳＦＥＴを利用した
プログラマブル素子をを用いて冗長信号を形成するもの
であってもよい。この発明は、冗長回路を備えた半導体
記憶装置に広く利用できるものである。

【０１１０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、冗長信号によりスイッチ制
御されるスイッチＭＯＳＦＥＴを用いてアドレス信号又
はそのデコード信号の伝達経路又は参照電圧の伝達経路
を切り替えて欠陥回路をそれに対応した予備回路に切り
替えることにより、欠陥救済の有無に係わらず信号伝達
経路の論理段数を同じくできるので高速化を維持できる
とともに簡単な回路により構成できる。

【図面の簡単な説明】

【図１】この発明に係るヒューズの切断の有無によって
発生される冗長信号を受けて欠陥回路を予備回路に切り
替えるスイッチ回路の一実施例を示す回路図である。

【図２】図１のようなヒューズとトランスミッションゲ
ートとを組み合わせた冗長回路の一実施例を示す基本的
回路図である。

【図３】この発明を説明するためのスイッチＭＯＳＦＥ
Ｔの電流−電圧特性図である。

【図４】この発明を説明するためのＣＭＯＳトランスミ
ッションゲートの抵抗特性図である。

【図５】この発明に係るスタティック型ＲＡＭの一実施
例を示す概略ブロック図である。

【図６】上記スタティック型ＲＡＭにおける正規Ｙドラ
イバと、冗長Ｙドライバの一実施例を示す具体的回路図
である。

【図７】上記正規Ｙドライバの一実施例を示す具体的回
路図である。

【図８】上記冗長Ｙドライバの他の一実施例を示す具体
的回路図である。

【図９】この発明に係るスタティック型ＲＡＭの一実施
例を示す要部ブロック図である。

【図１０】この発明に係るスタティック型ＲＡＭのメモ
リブロックにおける１つの相補データ線に関連する一実
施例を示す回路図である。

【図１１】この発明に係るＸ系冗長回路の一実施例を示
す回路図である。

【図１２】この発明に係るＹ系冗長回路の他の一実施例
を示す回路図である。

【図１３】この発明に係るＹ系冗長回路の他の一実施例
を示す回路図である。

【図１４】この発明に係るＹ系冗長回路の更に他の一実
施例を示す回路図である。

【図１５】この発明に用いられるヒューズ素子の一実施
例を示す概略素子構造断面図である。

【図１６】この発明に用いられるヒューズ素子の一実施
例を示すレイアウト図である。

【図１７】この発明に係るスタティック型ＲＡＭが搭載
される半導体集積回路装置の一実施例を示すブロック図
である。

【図１８】半導体集積回路装置に搭載される１つのスタ
ティック型ＲＡＭの一実施例を示す全体レイウアト図で
ある。

───────────────────────────────────────────────────── フロントページの続き (72)発明者平本俊郎東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内

Claims

(57)【特許請求の範囲】

【請求項１】所定の信号を出力する信号源回路と、上記信号源回路と正規回路とを接続する第１の伝達経路
と、上記信号源回路と上記正規回路に対応する予備回路とを
接続する第２の伝達経路と、ヒューズ手段または不揮発性記憶素子を含み、上記ヒュ
ーズ手段または不揮発性記憶素子の状態に対応したレベ
ルを有する冗長信号を出力する冗長信号発生回路と、上記第１の伝達経路中に設けられ、上記冗長信号に基づ
きスイッチ制御される第１のＣＭＯＳ構成のトランスミ
ッションゲートと、上記第２の伝達経路中に設けられ、上記冗長信号に基づ
き上記第１のＣＭＯＳ構成のトランスミッションゲート
と相補の関係でスイッチ制御される第２のＣＭＯＳ構成
のトランスミッションゲートとを有し、上記ＣＭＯＳ構成のトランスミッションゲートを構成す
るＭＯＳＦＥＴは、上記所定の信号に対して非飽和領域
のオン特性となることを特徴とする半導体集積回路装
置。
【請求項２】請求項１において、上記第１及び上記第２の伝達経路は、アドレス信号又は
そのデコード信号の伝達経路であることを特徴とする半
導体集積回路装置。
【請求項３】請求項１において、上記正規回路及び予備回路は、ＥＣＬゲート回路を有す
るものであり、上部第１及び上記第２の伝達経路は、上記ＥＣＬゲート
回路に供給される入力信号の論理レベルを判定する参照
電圧の伝達経路であることを特徴とする半導体集積回路
装置。
【請求項４】請求項１において、上記第１のＣＭＯＳ構成のトランスミッションゲート
は、上記第１の伝達経路中にソース・ドレイン経路を有
する第１導電型の第１ＭＯＳＦＥＴと上記第１ＭＯＳＦ
ＥＴと並列に接続される第２導電型の第２ＭＯＳＦＥＴ
とを有し、上記第２のＣＭＯＳ構成のトランスミッションゲート
は、上記第２の伝達経路中にソース・ドレイン経路を有
する第１導電型の第３ＭＯＳＦＥＴと上記第３ＭＯＳＦ
ＥＴと並列に接続される第２導電型の第４ＭＯＳＦＥＴ
とを有し、上記第１ＭＯＳＦＥＴと上記第４ＭＯＳＦＥＴとは上記
冗長信号によってスイッチ制御され、上記第２ＭＯＳＦ
ＥＴと上記第３ＭＯＳＦＥＴとは上記冗長信号の相補信
号によってスイッチ制御されることを特徴とする半導体
集積回路装置。
【請求項５】請求項１ないし４のいずれかにおいて、上記冗長信号は、欠陥の有無に応じて選択的に切断され
るヒューズ手段とそれに直列形態に接続された高抵抗素
子により形成されることを特徴とする半導体集積回路装
置。
【請求項６】請求項５において、上記ヒューズ手段は、最上層に形成された高融点の金属
層により構成されたヒューズ部を含むものであることを
特徴とする半導体集積回路装置。
【請求項７】請求項６において、上記ヒューズ部の下層には、配線層が遮蔽用のダミーと
して設けられるとともに、上記ヒューズ部に電気的に接
続されるものであることを特徴とする半導体集積回路装
置。