JP3371971B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP3371971B2 JP3371971B2 JP13982192A JP13982192A JP3371971B2 JP 3371971 B2 JP3371971 B2 JP 3371971B2 JP 13982192 A JP13982192 A JP 13982192A JP 13982192 A JP13982192 A JP 13982192A JP 3371971 B2 JP3371971 B2 JP 3371971B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- redundant
- mosfet
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Semiconductor Memories (AREA)
Description
【0001】
【産業上の利用分野】この発明は、半導体記憶装置に関
し、例えばバイポーラ型トランジスタとCMOS回路と
が組み合わせされて構成されるスタティック型RAMの
欠陥救済技術に利用して有効な技術に関するものであ
る。
し、例えばバイポーラ型トランジスタとCMOS回路と
が組み合わせされて構成されるスタティック型RAMの
欠陥救済技術に利用して有効な技術に関するものであ
る。
【0002】
【従来の技術】集積度の高いメモリ等の半導体集積回路
装置を歩留りよく製造するために、欠陥ビットを予め用
意された冗長ビットに置き換える冗長回路を設けること
が行われている。このような欠陥救済技術の例として特
開昭57−74899号公報、1989年、アイ エス エ
ス シー シー ダイジェスト オブ テクニカル ペ
ーパーズ、頁34〜頁35(1989、ISSCC DIGEST OF TECHNI
CAL PAPERS pp.34-35)がある。
装置を歩留りよく製造するために、欠陥ビットを予め用
意された冗長ビットに置き換える冗長回路を設けること
が行われている。このような欠陥救済技術の例として特
開昭57−74899号公報、1989年、アイ エス エ
ス シー シー ダイジェスト オブ テクニカル ペ
ーパーズ、頁34〜頁35(1989、ISSCC DIGEST OF TECHNI
CAL PAPERS pp.34-35)がある。
【0003】前者の冗長回路は、メモリセル列のある特
定ビットを選択するようなアドレスデコード信号を冗長
信号と比較して、例えば冗長信号がハイレベルであれ
ば、次段に信号を伝えてこれにつながるメモリセルを選
択し、冗長信号がロウレベルであれば、当該メモリセル
は非選択となり、他のビットが選択される。後者の冗長
回路は、メモリセル列のデータ線の信号を増幅して外部
に伝えるセンスアンプを切り替える。例えば、冗長信号
をハイレベルとしたときにセンスアンプの出力が外部へ
伝播され、ロウレベルにしたときに遮断するようにして
欠陥ビットが救済される。
定ビットを選択するようなアドレスデコード信号を冗長
信号と比較して、例えば冗長信号がハイレベルであれ
ば、次段に信号を伝えてこれにつながるメモリセルを選
択し、冗長信号がロウレベルであれば、当該メモリセル
は非選択となり、他のビットが選択される。後者の冗長
回路は、メモリセル列のデータ線の信号を増幅して外部
に伝えるセンスアンプを切り替える。例えば、冗長信号
をハイレベルとしたときにセンスアンプの出力が外部へ
伝播され、ロウレベルにしたときに遮断するようにして
欠陥ビットが救済される。
【0004】
【発明が解決しようとする課題】前者の冗長回路におい
ては、X選択、Y選択のいずれの信号線も冗長信号と比
較することにより欠陥ビットを冗長ビットに切り替えら
れるが、比較回路を新たにデコーダ回路の1段に挿入す
るため、デコーダ遅延時間が増加し、冗長回路を備え無
い場合に比べて、アドレスアクセス時間が遅くなってし
まうという問題がある。後者の冗長回路においては、セ
ンスアンプの電流源を冗長信号で切り替える等の方法で
直流的に冗長切り替えができるため、メモリセルの情報
を読み出す時間には遅延を生じないが、例えばワードビ
ット構成が1Kワード×32ビットのように出力ビット
数が多い場合には、32個のセンスアンプを選択し、切
り替える等のように複雑な冗長論理回路を構成すること
が必要になる。
ては、X選択、Y選択のいずれの信号線も冗長信号と比
較することにより欠陥ビットを冗長ビットに切り替えら
れるが、比較回路を新たにデコーダ回路の1段に挿入す
るため、デコーダ遅延時間が増加し、冗長回路を備え無
い場合に比べて、アドレスアクセス時間が遅くなってし
まうという問題がある。後者の冗長回路においては、セ
ンスアンプの電流源を冗長信号で切り替える等の方法で
直流的に冗長切り替えができるため、メモリセルの情報
を読み出す時間には遅延を生じないが、例えばワードビ
ット構成が1Kワード×32ビットのように出力ビット
数が多い場合には、32個のセンスアンプを選択し、切
り替える等のように複雑な冗長論理回路を構成すること
が必要になる。
【0005】この発明の目的は、動作の高速化を維持し
つつ、簡単な回路により欠陥救済を実現した半導体記憶
装置を提供することにある。この発明の前記ならびにそ
のほかの目的と新規な特徴は、本明細書の記述および添
付図面から明らかになるであろう。
つつ、簡単な回路により欠陥救済を実現した半導体記憶
装置を提供することにある。この発明の前記ならびにそ
のほかの目的と新規な特徴は、本明細書の記述および添
付図面から明らかになるであろう。
【0006】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、冗長信号によりスイッチ制
御されるスイッチMOSFETを用いてアドレス信号又
はそのデコード信号の伝達経路又は参照電圧の伝達経路
を切り替えて欠陥回路をそれに対応した予備回路に切り
替える。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、冗長信号によりスイッチ制
御されるスイッチMOSFETを用いてアドレス信号又
はそのデコード信号の伝達経路又は参照電圧の伝達経路
を切り替えて欠陥回路をそれに対応した予備回路に切り
替える。
【0007】
【作用】上記した手段によれば、欠陥救済の有無に係わ
らず信号伝達経路の論理段数を同じくできるので高速化
を維持できるとともに簡単な回路により構成できる。
らず信号伝達経路の論理段数を同じくできるので高速化
を維持できるとともに簡単な回路により構成できる。
【0008】
【実施例】図1には、ヒューズの切断の有無によって発
生される冗長信号を受けて欠陥回路を予備回路に切り替
えるスイッチ回路の一実施例の回路図が示されている。
特に制限されないが、この実施例は、ECL(エミッタ
・カップルド・ロジック)回路と、CMOS(相補型M
OS)回路とを組み合わせなるスタティック型RAM
(ランダム・アクセス・メモリ)に向けられている。同
図の回路素子は、上記のようなスタティック型RAMを
構成する回路素子とともに、公知の半導体技術により単
結晶シリコンのような1個の半導体基板上において形成
される。本願において、MOSFETはIGFET(絶
縁ゲート型電界効果トランジスタ)の意味で用いてい
る。
生される冗長信号を受けて欠陥回路を予備回路に切り替
えるスイッチ回路の一実施例の回路図が示されている。
特に制限されないが、この実施例は、ECL(エミッタ
・カップルド・ロジック)回路と、CMOS(相補型M
OS)回路とを組み合わせなるスタティック型RAM
(ランダム・アクセス・メモリ)に向けられている。同
図の回路素子は、上記のようなスタティック型RAMを
構成する回路素子とともに、公知の半導体技術により単
結晶シリコンのような1個の半導体基板上において形成
される。本願において、MOSFETはIGFET(絶
縁ゲート型電界効果トランジスタ)の意味で用いてい
る。
【0009】同図の(a)〜(d)には、4通りの冗長
信号の発生と、それによりスイッチ制御されるスイッチ
回路が示されている。(a)の回路は、回路の接地電位
VCC側にヒューズFが設けられ、負の電源電圧VEE
側に高抵抗Rが設けられる。高抵抗Rは、ヒューズFが
接続された状態での抵抗値に比べて十分に高い抵抗値を
持つようにされる。高抵抗とは、上記のようにヒューズ
自身の抵抗値との相対的な関係において高い抵抗値とい
う意味である。これにより、ヒューズFを切断しない状
態では回路の接地電位VCCのようなハイレベルの冗長
信号が形成され、ヒューズFを切断した状態では電源電
圧VEEのようなロウレベルの冗長信号が形成される。
信号の発生と、それによりスイッチ制御されるスイッチ
回路が示されている。(a)の回路は、回路の接地電位
VCC側にヒューズFが設けられ、負の電源電圧VEE
側に高抵抗Rが設けられる。高抵抗Rは、ヒューズFが
接続された状態での抵抗値に比べて十分に高い抵抗値を
持つようにされる。高抵抗とは、上記のようにヒューズ
自身の抵抗値との相対的な関係において高い抵抗値とい
う意味である。これにより、ヒューズFを切断しない状
態では回路の接地電位VCCのようなハイレベルの冗長
信号が形成され、ヒューズFを切断した状態では電源電
圧VEEのようなロウレベルの冗長信号が形成される。
【0010】上記のような冗長信号は、Nチャンネル型
MOSFETQNのゲートに供給される。上記冗長信号
は、インバータ回路IVを通してPチャンネル型MOS
FETQPのゲートに供給される。上記Nチャンネル型
MOSFETQNとPチャンネル型MOSFETQPと
は、並列形態に接続されて入力信号ECLを選択的に出
力端子OUTに伝達するCMOS構成のトランスミッシ
ョンゲートとしての動作を行う。このトランスミッショ
ンゲートは、冗長信号がハイレベルのときには、両トラ
ンジスタQNとQPがオン状態となって入力信号ECL
を出力端子OUTに伝え、冗長信号がロウレベルのとき
には両トランジスタQNとQPがオフ状態となって入力
信号ECLを出力端子OUTへの伝達を禁止する。
MOSFETQNのゲートに供給される。上記冗長信号
は、インバータ回路IVを通してPチャンネル型MOS
FETQPのゲートに供給される。上記Nチャンネル型
MOSFETQNとPチャンネル型MOSFETQPと
は、並列形態に接続されて入力信号ECLを選択的に出
力端子OUTに伝達するCMOS構成のトランスミッシ
ョンゲートとしての動作を行う。このトランスミッショ
ンゲートは、冗長信号がハイレベルのときには、両トラ
ンジスタQNとQPがオン状態となって入力信号ECL
を出力端子OUTに伝え、冗長信号がロウレベルのとき
には両トランジスタQNとQPがオフ状態となって入力
信号ECLを出力端子OUTへの伝達を禁止する。
【0011】(b)の回路は、上記同様に回路の接地電
位VCC側にヒューズFが設けられ、負の電源電圧VE
E側に高抵抗Rが設けられる。これにより、ヒューズF
を切断しない状態では回路の接地電位VCCのようなハ
イレベルの冗長信号が形成され、ヒューズFを切断した
状態では電源電圧VEEのようなロウレベルの冗長信号
が形成される。
位VCC側にヒューズFが設けられ、負の電源電圧VE
E側に高抵抗Rが設けられる。これにより、ヒューズF
を切断しない状態では回路の接地電位VCCのようなハ
イレベルの冗長信号が形成され、ヒューズFを切断した
状態では電源電圧VEEのようなロウレベルの冗長信号
が形成される。
【0012】上記のような冗長信号は、上記(a)の回
路とは逆にPチャンネル型MOSFETQPのゲートに
供給される。上記冗長信号は、インバータ回路IVを通
してNチャンネル型MOSFETQNのゲートに供給さ
れる。このトランスミッションゲートは、(a)の場合
とは逆に冗長信号がロウレベルのときには、両トランジ
スタQNとQPがオン状態となって入力信号ECLを出
力端子OUTに伝え、冗長信号がハイレベルのときには
両トランジスタQNとQPがオフ状態となって入力信号
ECLを出力端子OUTへの伝達を禁止する。
路とは逆にPチャンネル型MOSFETQPのゲートに
供給される。上記冗長信号は、インバータ回路IVを通
してNチャンネル型MOSFETQNのゲートに供給さ
れる。このトランスミッションゲートは、(a)の場合
とは逆に冗長信号がロウレベルのときには、両トランジ
スタQNとQPがオン状態となって入力信号ECLを出
力端子OUTに伝え、冗長信号がハイレベルのときには
両トランジスタQNとQPがオフ状態となって入力信号
ECLを出力端子OUTへの伝達を禁止する。
【0013】(c)の回路は、上記(a)や(b)の回
路とは逆に、電源電圧VEE側にヒューズFが設けら
れ、回路の接地電位VCC側に高抵抗Rが設けられる。
これにより、ヒューズFを切断しない状態では、上記
(a)や(b)の回路とは逆に電源電圧VEEのような
ロウレベルの冗長信号が形成され、ヒューズFを切断し
た状態では回路の接地電位VCCのようなロウレベルの
冗長信号が形成される。
路とは逆に、電源電圧VEE側にヒューズFが設けら
れ、回路の接地電位VCC側に高抵抗Rが設けられる。
これにより、ヒューズFを切断しない状態では、上記
(a)や(b)の回路とは逆に電源電圧VEEのような
ロウレベルの冗長信号が形成され、ヒューズFを切断し
た状態では回路の接地電位VCCのようなロウレベルの
冗長信号が形成される。
【0014】上記のような冗長信号は、上記(a)の回
路とは逆にPチャンネル型MOSFETQPのゲートに
供給される。上記冗長信号は、インバータ回路IVを通
してNチャンネル型MOSFETQNのゲートに供給さ
れる。このトランスミッションゲートは、(b)の場合
と同様に冗長信号がロウレベルのときには、両トランジ
スタQNとQPがオン状態となって入力信号ECLを出
力端子OUTに伝え、冗長信号がハイレベルのときには
両トランジスタQNとQPがオフ状態となって入力信号
ECLを出力端子OUTへの伝達を禁止する。
路とは逆にPチャンネル型MOSFETQPのゲートに
供給される。上記冗長信号は、インバータ回路IVを通
してNチャンネル型MOSFETQNのゲートに供給さ
れる。このトランスミッションゲートは、(b)の場合
と同様に冗長信号がロウレベルのときには、両トランジ
スタQNとQPがオン状態となって入力信号ECLを出
力端子OUTに伝え、冗長信号がハイレベルのときには
両トランジスタQNとQPがオフ状態となって入力信号
ECLを出力端子OUTへの伝達を禁止する。
【0015】(d)の回路は、上記(a)や(b)の回
路とは逆に、電源電圧VEE側にヒューズFが設けら
れ、回路の接地電位VCC側に高抵抗Rが設けられる。
これにより、ヒューズFを切断しない状態では、上記
(a)や(b)の回路とは逆に電源電圧VEEのような
ロウレベルの冗長信号が形成され、ヒューズFを切断し
た状態では回路の接地電位VCCのようなロウレベルの
冗長信号が形成される。
路とは逆に、電源電圧VEE側にヒューズFが設けら
れ、回路の接地電位VCC側に高抵抗Rが設けられる。
これにより、ヒューズFを切断しない状態では、上記
(a)や(b)の回路とは逆に電源電圧VEEのような
ロウレベルの冗長信号が形成され、ヒューズFを切断し
た状態では回路の接地電位VCCのようなロウレベルの
冗長信号が形成される。
【0016】上記のような冗長信号は、上記(a)の回
路と同様にNチャンネル型MOSFETQNのゲートに
供給される。上記冗長信号は、インバータ回路IVを通
してPチャンネル型MOSFETQPのゲートに供給さ
れる。このトランスミッションゲートは、(a)の場合
と同様に冗長信号がハイレベルのときには、両トランジ
スタQNとQPがオン状態となって入力信号ECLを出
力端子OUTに伝え、冗長信号がロウレベルのときには
両トランジスタQNとQPがオフ状態となって入力信号
ECLを出力端子OUTへの伝達を禁止する。
路と同様にNチャンネル型MOSFETQNのゲートに
供給される。上記冗長信号は、インバータ回路IVを通
してPチャンネル型MOSFETQPのゲートに供給さ
れる。このトランスミッションゲートは、(a)の場合
と同様に冗長信号がハイレベルのときには、両トランジ
スタQNとQPがオン状態となって入力信号ECLを出
力端子OUTに伝え、冗長信号がロウレベルのときには
両トランジスタQNとQPがオフ状態となって入力信号
ECLを出力端子OUTへの伝達を禁止する。
【0017】上記のようなヒューズFの切断の有無の状
態と、トランスミッションゲートの開閉との関係は、同
図の真理値表にまとめて示されている。すなわち、ヒュ
ーズが接続された状態では、(a)と(c)の回路のト
ランスミッションゲートが開いた状態となり、(b)と
(d)の回路のトランスミッションゲートが閉じた状態
にされる。ヒューズが切断された状態では、上記の場合
とは逆にされ、(a)と(c)の回路のトランスミッシ
ョンゲートが閉じた状態となり、(b)と(d)の回路
のトランスミッションゲートが開いた状態にされる。
態と、トランスミッションゲートの開閉との関係は、同
図の真理値表にまとめて示されている。すなわち、ヒュ
ーズが接続された状態では、(a)と(c)の回路のト
ランスミッションゲートが開いた状態となり、(b)と
(d)の回路のトランスミッションゲートが閉じた状態
にされる。ヒューズが切断された状態では、上記の場合
とは逆にされ、(a)と(c)の回路のトランスミッシ
ョンゲートが閉じた状態となり、(b)と(d)の回路
のトランスミッションゲートが開いた状態にされる。
【0018】図2には、上記のようなヒューズとトラン
スミッションゲートとを組み合わせた冗長回路の一実施
例の基本的回路図が示されている。(a)の回路では、
ヒューズFを回路の接地電位側に配置して冗長信号を形
成するものである。この冗長信号は、一方のトランスミ
ッションゲートを構成するNチャンネル型MOSFET
QN1のゲートと、他方のトランスミンションゲートを
構成するPチャンネル型MOSFETQP2のゲートに
供給される。上記冗長信号は、インバータ回路IVを通
して一方のトランスミッションゲートを構成するPチャ
ンネル型MOSFETQP1のゲートと、他方のトラン
スミッションゲートを構成するNチャンネル型MOSF
ETQN2のゲートに供給される。
スミッションゲートとを組み合わせた冗長回路の一実施
例の基本的回路図が示されている。(a)の回路では、
ヒューズFを回路の接地電位側に配置して冗長信号を形
成するものである。この冗長信号は、一方のトランスミ
ッションゲートを構成するNチャンネル型MOSFET
QN1のゲートと、他方のトランスミンションゲートを
構成するPチャンネル型MOSFETQP2のゲートに
供給される。上記冗長信号は、インバータ回路IVを通
して一方のトランスミッションゲートを構成するPチャ
ンネル型MOSFETQP1のゲートと、他方のトラン
スミッションゲートを構成するNチャンネル型MOSF
ETQN2のゲートに供給される。
【0019】ヒューズFが接続された状態では、冗長信
号がハイレベルとなって一方のトランスミッションゲー
トを構成するトランジスタQN1とQP1をオン状態に
し、入力信号ELC1を出力端子OUT1へ伝達させ
る。このとき、他方のトランスミッションゲートを構成
するトランジスタQN2とQP2は、冗長信号のハイレ
ベルに応じてオフ状態にされ、入力信号ELC2が出力
端子OUT2へ伝達されない。逆に、ヒューズFが切断
された状態では、冗長信号がロウレベルとなって一方の
トランスミッションゲートを構成するトランジスタQN
1とQP1がオフ状態にされ、入力信号ELC1が出力
端子OUT1へ伝達されない。このとき、他方のトラン
スミッションゲートを構成するトランジスタQN2とQ
P2は、冗長信号のロウレベルに応じてオン状態にさ
れ、入力信号ELC2を出力端子OUT1へ伝達させ
る。
号がハイレベルとなって一方のトランスミッションゲー
トを構成するトランジスタQN1とQP1をオン状態に
し、入力信号ELC1を出力端子OUT1へ伝達させ
る。このとき、他方のトランスミッションゲートを構成
するトランジスタQN2とQP2は、冗長信号のハイレ
ベルに応じてオフ状態にされ、入力信号ELC2が出力
端子OUT2へ伝達されない。逆に、ヒューズFが切断
された状態では、冗長信号がロウレベルとなって一方の
トランスミッションゲートを構成するトランジスタQN
1とQP1がオフ状態にされ、入力信号ELC1が出力
端子OUT1へ伝達されない。このとき、他方のトラン
スミッションゲートを構成するトランジスタQN2とQ
P2は、冗長信号のロウレベルに応じてオン状態にさ
れ、入力信号ELC2を出力端子OUT1へ伝達させ
る。
【0020】例えば、入力信号ECL1とELC2をデ
コード信号として、特定のデータ線の選択信号とし、出
力端子OUT1を正規回路のデータ線選択回路に供給
し、出力端子OUT2を冗長回路のデータ線選択回路に
供給すると、上記のようにヒューズFを接続した状態で
は正規回路のデータ線が選択され、ヒューズFを切断し
たときには、正規回路に代わって冗長回路のデータ線が
選択される。
コード信号として、特定のデータ線の選択信号とし、出
力端子OUT1を正規回路のデータ線選択回路に供給
し、出力端子OUT2を冗長回路のデータ線選択回路に
供給すると、上記のようにヒューズFを接続した状態で
は正規回路のデータ線が選択され、ヒューズFを切断し
たときには、正規回路に代わって冗長回路のデータ線が
選択される。
【0021】(b)の回路では、上記(a)の回路とは
逆にヒューズFを電源電圧VEE側に配置して冗長信号
を形成するものである。この冗長信号は、(a)の回路
とは逆に一方のトランスミッションゲートを構成するP
チャンネル型MOSFETQP1のゲートと、他方のト
ランスミンションゲートを構成するNチャンネル型MO
SFETQN2のゲートに供給される。上記冗長信号
は、インバータ回路IVを通して一方のトランスミッシ
ョンゲートを構成するNチャンネル型MOSFETQN
1のゲートと、他方のトランスミッションゲートを構成
するPチャンネル型MOSFETQP2のゲートに供給
される。
逆にヒューズFを電源電圧VEE側に配置して冗長信号
を形成するものである。この冗長信号は、(a)の回路
とは逆に一方のトランスミッションゲートを構成するP
チャンネル型MOSFETQP1のゲートと、他方のト
ランスミンションゲートを構成するNチャンネル型MO
SFETQN2のゲートに供給される。上記冗長信号
は、インバータ回路IVを通して一方のトランスミッシ
ョンゲートを構成するNチャンネル型MOSFETQN
1のゲートと、他方のトランスミッションゲートを構成
するPチャンネル型MOSFETQP2のゲートに供給
される。
【0022】上記のようにヒューズの配置を逆にするこ
と、言い換えるならば、冗長信号のレベルを逆にするこ
とと、トランスミッションゲートを構成するPチャンネ
ル型MOSFETとNチャンネル型MOSFETとを逆
にすることとの組み合わせによって、(a)の回路と同
様のスイッチ制御が行われる。すなわち、ヒューズFが
接続された状態では、冗長信号がロウレベルとなって一
方のトランスミッションゲートを構成するトランジスタ
QP1とQN1がオン状態にされ、入力信号ELC1を
出力端子OUT1に伝達させる。このとき、他方のトラ
ンスミッションゲートを構成するトランジスタQP2と
QN2は、冗長信号のロウレベルに応じてオフ状態にさ
れ、入力信号ELC2が出力端子OUT2へ伝達されな
い。逆に、ヒューズFが切断された状態では、冗長信号
がハイレベルとなって一方のトランスミッションゲート
を構成するトランジスタQP1とQN1がオフ状態にさ
れ、入力信号ELC1が出力端子OUT1へ伝達されて
い。このとき、他方のトランスミッションゲートを構成
するトランジスタQP2とQN2は、冗長信号のハイレ
ベルに応じてオン状態にされ、入力信号ELC2を出力
端子OUT1に伝達させる。
と、言い換えるならば、冗長信号のレベルを逆にするこ
とと、トランスミッションゲートを構成するPチャンネ
ル型MOSFETとNチャンネル型MOSFETとを逆
にすることとの組み合わせによって、(a)の回路と同
様のスイッチ制御が行われる。すなわち、ヒューズFが
接続された状態では、冗長信号がロウレベルとなって一
方のトランスミッションゲートを構成するトランジスタ
QP1とQN1がオン状態にされ、入力信号ELC1を
出力端子OUT1に伝達させる。このとき、他方のトラ
ンスミッションゲートを構成するトランジスタQP2と
QN2は、冗長信号のロウレベルに応じてオフ状態にさ
れ、入力信号ELC2が出力端子OUT2へ伝達されな
い。逆に、ヒューズFが切断された状態では、冗長信号
がハイレベルとなって一方のトランスミッションゲート
を構成するトランジスタQP1とQN1がオフ状態にさ
れ、入力信号ELC1が出力端子OUT1へ伝達されて
い。このとき、他方のトランスミッションゲートを構成
するトランジスタQP2とQN2は、冗長信号のハイレ
ベルに応じてオン状態にされ、入力信号ELC2を出力
端子OUT1に伝達させる。
【0023】上記同様に、入力信号ECL1とELC2
をデコード信号として、特定のデータ線の選択信号と
し、出力端子OUT1を正規回路のデータ線選択回路に
供給し、出力端子OUT2を冗長回路のデータ線選択回
路に供給すると、上記のようにヒューズFを接続した状
態では正規回路のデータ線が選択され、ヒューズFを切
断したときには、正規回路に代わって冗長回路のデータ
線が選択される。
をデコード信号として、特定のデータ線の選択信号と
し、出力端子OUT1を正規回路のデータ線選択回路に
供給し、出力端子OUT2を冗長回路のデータ線選択回
路に供給すると、上記のようにヒューズFを接続した状
態では正規回路のデータ線が選択され、ヒューズFを切
断したときには、正規回路に代わって冗長回路のデータ
線が選択される。
【0024】上記のように、トランスミッションゲート
を開いて入力信号ECLを出力端子OUTに伝達すると
き、動作の高速化を図るためには入力信号ECLを高速
に伝達させることが望ましい。言い換えるならば、トラ
ンスミッションゲートのオン抵抗値は極力低くすること
が必要である。この実施例では、図3の特性図に示すよ
うに、入力信号Vinの信号振幅がバイポーラ型トランジ
スタのベース,エミッタ間電圧VBEないし2VBE程度の
ように小さく、MOSFETの電流IDS−電圧VDS
特性における非飽和領域でのオン抵抗RONを利用でき
るので、ECL信号とMOSFETによるトランスミョ
ションゲートとの組み合わせが極めて都合良く高速に信
号伝達を行わせるものとなる。
を開いて入力信号ECLを出力端子OUTに伝達すると
き、動作の高速化を図るためには入力信号ECLを高速
に伝達させることが望ましい。言い換えるならば、トラ
ンスミッションゲートのオン抵抗値は極力低くすること
が必要である。この実施例では、図3の特性図に示すよ
うに、入力信号Vinの信号振幅がバイポーラ型トランジ
スタのベース,エミッタ間電圧VBEないし2VBE程度の
ように小さく、MOSFETの電流IDS−電圧VDS
特性における非飽和領域でのオン抵抗RONを利用でき
るので、ECL信号とMOSFETによるトランスミョ
ションゲートとの組み合わせが極めて都合良く高速に信
号伝達を行わせるものとなる。
【0025】図4には、前記のようにNチャンネル型M
OSFETとPチャンネル型MOSFETとを並列形態
にしたCMOS構成のトランスミッションゲートにおけ
る抵抗特性図が示されている。この実施例のように、V
BE〜2VBEの信号振幅を持つELC信号においては、ハ
イレベル/ロウレベルともにオン抵抗値RONが小さい
領域を利用できるので、信号伝達を高速に行うことがで
きる。
OSFETとPチャンネル型MOSFETとを並列形態
にしたCMOS構成のトランスミッションゲートにおけ
る抵抗特性図が示されている。この実施例のように、V
BE〜2VBEの信号振幅を持つELC信号においては、ハ
イレベル/ロウレベルともにオン抵抗値RONが小さい
領域を利用できるので、信号伝達を高速に行うことがで
きる。
【0026】図9には、この発明に係るスタティック型
RAMの一実施例の要部ブロック図が示されている。図
面の各回路ブロックは、半導体基板上における実際の幾
何学的な配置にほぼ合わせて描かれている。以下の説明
において、図面の左側を上側として説明する。
RAMの一実施例の要部ブロック図が示されている。図
面の各回路ブロックは、半導体基板上における実際の幾
何学的な配置にほぼ合わせて描かれている。以下の説明
において、図面の左側を上側として説明する。
【0027】メモリアレイは、中央に配置されるXドラ
イバXDを中心にして左右に分割された2つのメモリマ
ットを持つ。左側のメモリマットは、メモリブロックM
0〜M15のように16個に分割される。同様に、右側
のメモリマットも、メモリブロックM16〜M31のよ
うに16個に分割される。
イバXDを中心にして左右に分割された2つのメモリマ
ットを持つ。左側のメモリマットは、メモリブロックM
0〜M15のように16個に分割される。同様に、右側
のメモリマットも、メモリブロックM16〜M31のよ
うに16個に分割される。
【0028】1つのメモリブロックM0は、128本の
ワード線と、データ線選択信号0〜7に対応した8対の
正規相補データ線と、1つの冗長データ線選択信号Rに
対応した一対の冗長相補データ線とから構成される。上
記メモリブロックM0と隣接するメモリブロックM1
は、点線で示された境界線を境に左右対象に冗長データ
線が構成される。すなわち、冗長相補データ線は、メモ
リブロックM0とM1のものが隣接して配置される。こ
のことは、メモリブロックM2とM3〜M14とM15
及び右側のメモリマットのメモリブロックM16とM1
7〜M30とM31との間においても同様である。これ
により、メモリアレイは、冗長回路分を除くと、全体で
128×8×32=32768(約32Kビット)の記
憶容量を持つようにされる。
ワード線と、データ線選択信号0〜7に対応した8対の
正規相補データ線と、1つの冗長データ線選択信号Rに
対応した一対の冗長相補データ線とから構成される。上
記メモリブロックM0と隣接するメモリブロックM1
は、点線で示された境界線を境に左右対象に冗長データ
線が構成される。すなわち、冗長相補データ線は、メモ
リブロックM0とM1のものが隣接して配置される。こ
のことは、メモリブロックM2とM3〜M14とM15
及び右側のメモリマットのメモリブロックM16とM1
7〜M30とM31との間においても同様である。これ
により、メモリアレイは、冗長回路分を除くと、全体で
128×8×32=32768(約32Kビット)の記
憶容量を持つようにされる。
【0029】上記相補データ線選択信号0〜7は、左右
のそれぞれに対応して設けられるYドライバYDにより
形成され、左側のYドライバYDが左側のメモリマット
の合計16個からなるメモリブロックM0〜M15にお
いて共通に用いられ、右側のYドライバYDが右側のメ
モリマットの合計16個からなるメモリブロックM16
〜M31において共通に用いられる。同様に左右のそれ
ぞれに対応して設けられる冗長ドライバRDにより形成
される冗長相補データ線選択信号Rは、それぞれのメモ
リマットの合計16個ずつのメモリブロックM0〜M1
5とM16〜M31において共通に用いられる。
のそれぞれに対応して設けられるYドライバYDにより
形成され、左側のYドライバYDが左側のメモリマット
の合計16個からなるメモリブロックM0〜M15にお
いて共通に用いられ、右側のYドライバYDが右側のメ
モリマットの合計16個からなるメモリブロックM16
〜M31において共通に用いられる。同様に左右のそれ
ぞれに対応して設けられる冗長ドライバRDにより形成
される冗長相補データ線選択信号Rは、それぞれのメモ
リマットの合計16個ずつのメモリブロックM0〜M1
5とM16〜M31において共通に用いられる。
【0030】上記YドライバYDは、後述するように論
理部と出力部から構成されるが、右側のYドライバは、
選択信号を形成する論理部が左側のものと共通に用いら
れる。言い換えるならば、右側のメモリマットに対応し
て設けられるYドライバYD及び冗長ドライバRDは、
出力部のみから構成される。
理部と出力部から構成されるが、右側のYドライバは、
選択信号を形成する論理部が左側のものと共通に用いら
れる。言い換えるならば、右側のメモリマットに対応し
て設けられるYドライバYD及び冗長ドライバRDは、
出力部のみから構成される。
【0031】冗長ヒューズは、上記のような各メモリマ
ットM0〜M32の正規相補データ線に対応して8個設
けられる。これにより、全体で32個のメモリブロック
M0〜M31における8対の相補データ線の中の1対に
おいて欠陥が生じたときに救済が可能になる。ただし、
M0〜M31において、同じYアドレスの相補データ線
に欠陥があるときにはその全ての救済が可能である。
ットM0〜M32の正規相補データ線に対応して8個設
けられる。これにより、全体で32個のメモリブロック
M0〜M31における8対の相補データ線の中の1対に
おいて欠陥が生じたときに救済が可能になる。ただし、
M0〜M31において、同じYアドレスの相補データ線
に欠陥があるときにはその全ての救済が可能である。
【0032】すなわち、メモリブロックM0〜M31に
おいて共通化されたYアドレス0〜7のうち、例えば1
つのメモリブロックM0における0アドレスの相補デー
タ線のみに欠陥があると、このメモリブロックM0の正
規相補データ線選択信号0に対応した欠陥相補データ線
が冗長相補データ線選択信号Rに対応した冗長相補デー
タ線に切り替えられることの他、欠陥が存在しない他の
メモリブロックM1〜M31においても、0アドレスの
正規相補データ線に代えてそれぞれに設けられた冗長相
補データ線が選択される。それ故、欠陥アドレスが同じ
なら32個のメモリブロックM0〜M31における32
対にわたる欠陥相補データ線を全て救済できる。上記の
ような冗長ヒューズとYドライバをもう1組追加すれ
ば、全体で32個のメモリブロックM0〜M31におけ
る8対の相補データ線の中の2対において欠陥が生じた
ときにも救済が可能になる。
おいて共通化されたYアドレス0〜7のうち、例えば1
つのメモリブロックM0における0アドレスの相補デー
タ線のみに欠陥があると、このメモリブロックM0の正
規相補データ線選択信号0に対応した欠陥相補データ線
が冗長相補データ線選択信号Rに対応した冗長相補デー
タ線に切り替えられることの他、欠陥が存在しない他の
メモリブロックM1〜M31においても、0アドレスの
正規相補データ線に代えてそれぞれに設けられた冗長相
補データ線が選択される。それ故、欠陥アドレスが同じ
なら32個のメモリブロックM0〜M31における32
対にわたる欠陥相補データ線を全て救済できる。上記の
ような冗長ヒューズとYドライバをもう1組追加すれ
ば、全体で32個のメモリブロックM0〜M31におけ
る8対の相補データ線の中の2対において欠陥が生じた
ときにも救済が可能になる。
【0033】左側のメモリマットに対応した冗長ドライ
バRDに設けられた論理ゲートは、オアゲート回路を構
成し上記8個のヒューズに対応した冗長信号のいずれが
形成されても、冗長データ線選択信号Rを発生させる。
YデコーダYDECは、上記のように8通りのYアドレ
スに対応した選択信号を形成する。同図には、そのうち
の4個の論理ゲート回路0〜4が例示的に示されてい
る。
バRDに設けられた論理ゲートは、オアゲート回路を構
成し上記8個のヒューズに対応した冗長信号のいずれが
形成されても、冗長データ線選択信号Rを発生させる。
YデコーダYDECは、上記のように8通りのYアドレ
スに対応した選択信号を形成する。同図には、そのうち
の4個の論理ゲート回路0〜4が例示的に示されてい
る。
【0034】Xドライバは、Xデコーダにより形成され
たプリデコード信号を受ける0〜127からなる128
個の論理ゲート回路と、その出力信号を受けるワードド
ライバから構成される。ワードドライバは、左右のメモ
リマットに対応してそれぞれ設けられる。言い換えるな
らば、左右にメモリマットに構成されるメモリブロック
M0〜M15とM16〜M31はワード線が共通に選択
される。
たプリデコード信号を受ける0〜127からなる128
個の論理ゲート回路と、その出力信号を受けるワードド
ライバから構成される。ワードドライバは、左右のメモ
リマットに対応してそれぞれ設けられる。言い換えるな
らば、左右にメモリマットに構成されるメモリブロック
M0〜M15とM16〜M31はワード線が共通に選択
される。
【0035】同図では、省略されているが、各メモリブ
ロックには、センスアンプが設けられ、上記相補データ
線選択信号によりセンスアンプが活性化される。それ
故、この実施例のスタティック型RAMは、32ビット
のような多ビット単位でのメモリアクセスが行われる。
ロックには、センスアンプが設けられ、上記相補データ
線選択信号によりセンスアンプが活性化される。それ
故、この実施例のスタティック型RAMは、32ビット
のような多ビット単位でのメモリアクセスが行われる。
【0036】図10には、上記メモリブロックにおける
1つの相補データ線に関連する一実施例の回路図が示さ
れている。同図には、1本のワード線W、1つのワード
線選択回路、1つのメモリセルMC、一対の相補データ
線DT,DB、及びその負荷回路、ライトリカバリ回
路、センスアンプ及びカラムスイッチ回路が例示的に示
されている。また、上記センスアンプに対応したリード
アンプと、データ入力回路WAも合わせて描かれてい
る。
1つの相補データ線に関連する一実施例の回路図が示さ
れている。同図には、1本のワード線W、1つのワード
線選択回路、1つのメモリセルMC、一対の相補データ
線DT,DB、及びその負荷回路、ライトリカバリ回
路、センスアンプ及びカラムスイッチ回路が例示的に示
されている。また、上記センスアンプに対応したリード
アンプと、データ入力回路WAも合わせて描かれてい
る。
【0037】メモリセルMCは、Pチャンネル型MOS
FETとNチャンネル型MOSFETからなるCMOS
インバータ回路の入力と出力とが交差接続されたCMO
Sラッチ回路と、その入出力ノードと相補データ線D
T,DBとの間に設けられたアドレス選択用の伝送ゲー
トMOSFETから構成される。メモリセルのハイレベ
ル側の動作電圧は回路の接地電位とされ、ロウレベル側
の動作電圧は電圧発生回路により形成された定電圧VE
Mが用いられる。
FETとNチャンネル型MOSFETからなるCMOS
インバータ回路の入力と出力とが交差接続されたCMO
Sラッチ回路と、その入出力ノードと相補データ線D
T,DBとの間に設けられたアドレス選択用の伝送ゲー
トMOSFETから構成される。メモリセルのハイレベ
ル側の動作電圧は回路の接地電位とされ、ロウレベル側
の動作電圧は電圧発生回路により形成された定電圧VE
Mが用いられる。
【0038】この実施例のメモリセルは、完全CMOS
構成のメモリセルを用いるものであるが、Pチャンネル
型MOSFETに代えて、ポリシリコン層等からなる高
抵抗負荷を用いるものであってもよい。この高抵抗負荷
は、Nチャンネル型MOSFETのゲートに蓄積された
記憶レベルが、ドレインリーク電流によって失われない
程度の微小な電流を流すような高抵抗値にされる。それ
故、高抵抗負荷は、通常のレシオ型インバータ回路にお
ける負荷とは随分意味が異なる。このような高抵抗負荷
を用いた場合には、メモリセルのサイズ(専有面積)を
大幅に低減できる。しかしながら、メモリセルのロウレ
ベル側の動作電圧が−3.2V〜−3.3Vのような値
にされると、メモリセルの動作が不安定となる場合があ
るため、完全CMOS型のメモリセルの利用が好まし
い。
構成のメモリセルを用いるものであるが、Pチャンネル
型MOSFETに代えて、ポリシリコン層等からなる高
抵抗負荷を用いるものであってもよい。この高抵抗負荷
は、Nチャンネル型MOSFETのゲートに蓄積された
記憶レベルが、ドレインリーク電流によって失われない
程度の微小な電流を流すような高抵抗値にされる。それ
故、高抵抗負荷は、通常のレシオ型インバータ回路にお
ける負荷とは随分意味が異なる。このような高抵抗負荷
を用いた場合には、メモリセルのサイズ(専有面積)を
大幅に低減できる。しかしながら、メモリセルのロウレ
ベル側の動作電圧が−3.2V〜−3.3Vのような値
にされると、メモリセルの動作が不安定となる場合があ
るため、完全CMOS型のメモリセルの利用が好まし
い。
【0039】メモリセルの伝送ゲートMOSFETのゲ
ートは、対応するワード線に接続される。このワード線
Wは、後述するような論理機能を持つレベル変換回路に
より構成されたワード線選択回路NOR1により駆動さ
れる。同図では、前記のような論理機能部とワードドラ
イバとを一体化して表現されている。
ートは、対応するワード線に接続される。このワード線
Wは、後述するような論理機能を持つレベル変換回路に
より構成されたワード線選択回路NOR1により駆動さ
れる。同図では、前記のような論理機能部とワードドラ
イバとを一体化して表現されている。
【0040】相補データ線DT,DBには、Pチャンネ
ル型MOSFETMP1,MP2からなるデータ線負荷
手段が設けられる。これらのMOSFETMP1,MP
2は、そのコンダクタンスが書き込み特性を考慮して比
較的小さく形成され、そのゲートには定電圧VEMが定
常的に供給される。これらのMOSFETMP1,MP
2のソース,ドレインパスには、比較的大きなコンダク
タンスを持つようにされたPチャンネル型MOSFET
MP3,MP4のソース,ドレインパスが並列形態に設
けられる。
ル型MOSFETMP1,MP2からなるデータ線負荷
手段が設けられる。これらのMOSFETMP1,MP
2は、そのコンダクタンスが書き込み特性を考慮して比
較的小さく形成され、そのゲートには定電圧VEMが定
常的に供給される。これらのMOSFETMP1,MP
2のソース,ドレインパスには、比較的大きなコンダク
タンスを持つようにされたPチャンネル型MOSFET
MP3,MP4のソース,ドレインパスが並列形態に設
けられる。
【0041】これらのMOSFETMP3,MP4のゲ
ートには、書き込み制御信号WE1が供給されることに
より、書き込み動作以外のときにオン状態にされる。言
い換えるならば、上記MOSFETMP3,MP4は、
MOSFETMP1,MP2とともに読み出し動作のと
きのデータ線負荷を構成する。すなわち、読み出し動作
のときには、相補データ線の信号振幅を制限して高速読
み出しを実現する。これに対して、書き込み動作のとき
には、制御信号WE1により上記比較的大きなコンダク
タンスを持つMOSFETMP3,MP4がオフ状態に
され、相補データ線DT,DBに対する負荷が小さなコ
ンダクタンスしか持たないMOSFETMP1,MP2
で構成されるようにすることにより相補データ線に伝え
られる書き込みデータの信号振幅を大きくすることによ
って高速書き込みを行うようにするものである。
ートには、書き込み制御信号WE1が供給されることに
より、書き込み動作以外のときにオン状態にされる。言
い換えるならば、上記MOSFETMP3,MP4は、
MOSFETMP1,MP2とともに読み出し動作のと
きのデータ線負荷を構成する。すなわち、読み出し動作
のときには、相補データ線の信号振幅を制限して高速読
み出しを実現する。これに対して、書き込み動作のとき
には、制御信号WE1により上記比較的大きなコンダク
タンスを持つMOSFETMP3,MP4がオフ状態に
され、相補データ線DT,DBに対する負荷が小さなコ
ンダクタンスしか持たないMOSFETMP1,MP2
で構成されるようにすることにより相補データ線に伝え
られる書き込みデータの信号振幅を大きくすることによ
って高速書き込みを行うようにするものである。
【0042】上記負荷回路には、ダイオード接続された
トランジスタQ3,Q4によりレベルシフトされたバイ
アス電圧が与えられる。すなわち、相補データ線DT,
DBの信号振幅のハイレベルは、−2VBEのような低い
電位にされる。これにより、書き込み動作のときの相補
データ線DT,DBの信号振幅が小さく制限されるか
ら、高速書き込みが可能になる。メモリセルの書き込み
は、相補データ線DT又はDBに伝えられるロウレベル
により支配的に行われるから、この実施例のようにハイ
レベルを−2VBEのように低くしても問題ない。すなわ
ち、メモリセルのオン状態にされた記憶MOSFETの
ゲート電位は、伝送ゲートMOSFETを介してロウレ
ベルにされた相補データ線の電位によって引き抜かれて
オフ状態に切り換えられ、その結果としてオフ状態にあ
った記憶MOSFETがオン状態なって情報の反転書き
込みが行われるからである。
トランジスタQ3,Q4によりレベルシフトされたバイ
アス電圧が与えられる。すなわち、相補データ線DT,
DBの信号振幅のハイレベルは、−2VBEのような低い
電位にされる。これにより、書き込み動作のときの相補
データ線DT,DBの信号振幅が小さく制限されるか
ら、高速書き込みが可能になる。メモリセルの書き込み
は、相補データ線DT又はDBに伝えられるロウレベル
により支配的に行われるから、この実施例のようにハイ
レベルを−2VBEのように低くしても問題ない。すなわ
ち、メモリセルのオン状態にされた記憶MOSFETの
ゲート電位は、伝送ゲートMOSFETを介してロウレ
ベルにされた相補データ線の電位によって引き抜かれて
オフ状態に切り換えられ、その結果としてオフ状態にあ
った記憶MOSFETがオン状態なって情報の反転書き
込みが行われるからである。
【0043】相補データ線DT,DBは、カラムスイッ
チ用のNチャンネル型MOSFETMN3,MN4を介
して一対の共通相補データ線CDT,CDBに接続され
る。この共通相補データ線CDT,CDBには、書き込
みデータを伝えるデータ入力バッファIBの出力端子が
接続される。
チ用のNチャンネル型MOSFETMN3,MN4を介
して一対の共通相補データ線CDT,CDBに接続され
る。この共通相補データ線CDT,CDBには、書き込
みデータを伝えるデータ入力バッファIBの出力端子が
接続される。
【0044】上記カラムスイッチのMOSFETMN
3,MN4のゲートには、レベル変換回路により構成さ
れたノアゲート回路NOR2により形成されたカラム選
択信号Yが供給される。
3,MN4のゲートには、レベル変換回路により構成さ
れたノアゲート回路NOR2により形成されたカラム選
択信号Yが供給される。
【0045】相補データ線DT,DBには、センスアン
プを構成する差動トランジスタQ5,Q6のベースに接
続される。すなわち、このメモリはカラムセンス方式と
される。これらの差動トランジスタQ5,Q6の共通エ
ミッタには、カラム選択信号Yを受けるスイッチMOS
FETMN1を介して定電流MOSFETMN2に接続
される。この定電流MOSFETMN2のゲートには、
前記定電圧VIEが供給されて定電流を形成する。この
定電流MOSFETMN2は、前記のように32ビット
の単位でメモリアクセスを行う場合、前記8通りのカラ
ムアドレスに対応した1つのメモリブロックにおける8
個のセンスアンプ用の定電流MOSFETに対して共通
に設けられる。
プを構成する差動トランジスタQ5,Q6のベースに接
続される。すなわち、このメモリはカラムセンス方式と
される。これらの差動トランジスタQ5,Q6の共通エ
ミッタには、カラム選択信号Yを受けるスイッチMOS
FETMN1を介して定電流MOSFETMN2に接続
される。この定電流MOSFETMN2のゲートには、
前記定電圧VIEが供給されて定電流を形成する。この
定電流MOSFETMN2は、前記のように32ビット
の単位でメモリアクセスを行う場合、前記8通りのカラ
ムアドレスに対応した1つのメモリブロックにおける8
個のセンスアンプ用の定電流MOSFETに対して共通
に設けられる。
【0046】上記差動トランジスタQ5,Q6のコレク
タは、電流/電圧変換動作を行うリードアンプRAに入
力される。すなわち、上記トランジスタQ5,Q6のコ
レクタは、定電圧VIEを受けるMOSFETにより形
成された定電流が流れるところの抵抗R2で形成された
バイアス電圧をそのベースに受けるトランジスタQ7,
Q8のエミッタに接続される。これらのトランジスタQ
7,Q8のエミッタには、定電圧VIEを受ける定電流
MOSFETMN5,MN7が設けられ、電流/電圧変
換用の抵抗R1,R3が設けられる。
タは、電流/電圧変換動作を行うリードアンプRAに入
力される。すなわち、上記トランジスタQ5,Q6のコ
レクタは、定電圧VIEを受けるMOSFETにより形
成された定電流が流れるところの抵抗R2で形成された
バイアス電圧をそのベースに受けるトランジスタQ7,
Q8のエミッタに接続される。これらのトランジスタQ
7,Q8のエミッタには、定電圧VIEを受ける定電流
MOSFETMN5,MN7が設けられ、電流/電圧変
換用の抵抗R1,R3が設けられる。
【0047】相補データ線DT,DBには、選択された
メモリセルの記憶情報に対応したハイレベル/ロウレベ
ルが出力される。このハイレベル/ロウレベルを受けて
センスアンプを構成する差動トランジスタQ5,Q6が
オン/オフ状態にされる。カラム選択信号Yによりオン
状態にされたMOSFETMN1等を介して定電流が上
記差動トランジスタのオン/オフ状態に対応して上記抵
抗R1又はR3に流れる。これら抵抗R1とR3により
電圧信号に変換された読み出し信号は、トランジスタQ
9,Q10及びエミッタ抵抗R4,R5からなるエミッ
タフォロワ回路を介して出力される。
メモリセルの記憶情報に対応したハイレベル/ロウレベ
ルが出力される。このハイレベル/ロウレベルを受けて
センスアンプを構成する差動トランジスタQ5,Q6が
オン/オフ状態にされる。カラム選択信号Yによりオン
状態にされたMOSFETMN1等を介して定電流が上
記差動トランジスタのオン/オフ状態に対応して上記抵
抗R1又はR3に流れる。これら抵抗R1とR3により
電圧信号に変換された読み出し信号は、トランジスタQ
9,Q10及びエミッタ抵抗R4,R5からなるエミッ
タフォロワ回路を介して出力される。
【0048】トランジスタQ1とQ2は、ライトリカバ
リ回路を構成し、書き込み終了後に発生されるリカバリ
信号WRCによりオン状態にされ、書き込み信号が伝え
られることにより、比較的大きなレベル差を持つように
された相補データ線DT,DBのリセットを高速に行
う。上記リカバリ信号WRCは、エミッタフォロワ出力
トランジスタを介して出力される。それ故、相補データ
線DT,DBは、トランジスタQ1,Q2が、上記リカ
バリ信号WRCを形成する出力トランジスタとダーリン
トン形態に接続されるため、前記バイアス回路(トラン
ジスタQ3,Q4)回路に対応したバイアスレベル−2
VBEと等しいレベルにされる。
リ回路を構成し、書き込み終了後に発生されるリカバリ
信号WRCによりオン状態にされ、書き込み信号が伝え
られることにより、比較的大きなレベル差を持つように
された相補データ線DT,DBのリセットを高速に行
う。上記リカバリ信号WRCは、エミッタフォロワ出力
トランジスタを介して出力される。それ故、相補データ
線DT,DBは、トランジスタQ1,Q2が、上記リカ
バリ信号WRCを形成する出力トランジスタとダーリン
トン形態に接続されるため、前記バイアス回路(トラン
ジスタQ3,Q4)回路に対応したバイアスレベル−2
VBEと等しいレベルにされる。
【0049】図5には、この発明に係るスタティック型
RAMの一実施例の概略ブロック図が示されている。同
図には、前記図9の主要部を模式的に示したものであ
り、正規Yドライバと冗長Yドライバを中心に描かれて
いる。ヒューズには、レーザー光線の照射などでの切断
の際に発生する電荷によって、内部回路が静電破壊され
てしまわないように保護素子が付加されている。
RAMの一実施例の概略ブロック図が示されている。同
図には、前記図9の主要部を模式的に示したものであ
り、正規Yドライバと冗長Yドライバを中心に描かれて
いる。ヒューズには、レーザー光線の照射などでの切断
の際に発生する電荷によって、内部回路が静電破壊され
てしまわないように保護素子が付加されている。
【0050】1つのヒューズに対応して形成される冗長
信号F1は、一方において正規Yドライバの動作を制御
するために用いられ、他方において冗長Yドライバに入
力される。この実施例では、正規Yドライバの動作を停
止させるために、ヒューズを切断させると冗長信号F1
をVCCからVEEのようなロウレベルに遷移させて、
正規Yドライバの基準電圧VBBを禁止し、CMOSイ
ンバータ回路により形成された出力信号を供給すること
によって、ベースとエミッタ間に挿入されたNチャンネ
ル型MOSFETをオン状態にし、デコード信号Y1に
無関係に正規Yドライバの出力信号を強制的に非選択レ
ベルとする。上記冗長信号F1のロウレベルにより、前
記のようなトランスミッションゲートを開いて冗長Yド
ライバを構成するオアゲート回路の入力にYデコート信
号Y1を伝える。これにより、冗長信号F1に対応した
正規Yラインに代わって冗長Yラインが選択される。
信号F1は、一方において正規Yドライバの動作を制御
するために用いられ、他方において冗長Yドライバに入
力される。この実施例では、正規Yドライバの動作を停
止させるために、ヒューズを切断させると冗長信号F1
をVCCからVEEのようなロウレベルに遷移させて、
正規Yドライバの基準電圧VBBを禁止し、CMOSイ
ンバータ回路により形成された出力信号を供給すること
によって、ベースとエミッタ間に挿入されたNチャンネ
ル型MOSFETをオン状態にし、デコード信号Y1に
無関係に正規Yドライバの出力信号を強制的に非選択レ
ベルとする。上記冗長信号F1のロウレベルにより、前
記のようなトランスミッションゲートを開いて冗長Yド
ライバを構成するオアゲート回路の入力にYデコート信
号Y1を伝える。これにより、冗長信号F1に対応した
正規Yラインに代わって冗長Yラインが選択される。
【0051】メモリブロック(1)〜(32)は前記図
9のメモリブロックM0〜M31に対応しており、それ
ぞれ8対の正規Yラインである正規相補データ線と、冗
長Yラインである冗長相補データ線を持つ。上記冗長Y
ラインは、全てのメモリブロック(1)〜(32)の8
対の相補データ線に対して共通に用いられる。すなわ
ち、8対のいずれか1対の相補データ線に欠陥が生じた
ときに、それに代わって冗長Yラインに切り替えられ
る。
9のメモリブロックM0〜M31に対応しており、それ
ぞれ8対の正規Yラインである正規相補データ線と、冗
長Yラインである冗長相補データ線を持つ。上記冗長Y
ラインは、全てのメモリブロック(1)〜(32)の8
対の相補データ線に対して共通に用いられる。すなわ
ち、8対のいずれか1対の相補データ線に欠陥が生じた
ときに、それに代わって冗長Yラインに切り替えられ
る。
【0052】図6には、正規Yドライバと、冗長Yドラ
イバの一実施例の具体的回路図が示されている。Y系の
デコーダは、ECLワイヤードオア論理により構成され
る。すなわち、同図において例示的に示されているEC
L出力トランジスタのエミッタを接続させることによ
り、選択されたものがロウレベルにされるデコード信号
が形成される。例えば、前記のように8通りのデコード
信号を形成する場合、3ビットのYアドレス信号Y0〜
Y2に対応した相補アドレス信号y0,y0B〜y2,
y2Bを組み合わせてy0B,y1B,y2Bが全てロ
ウレベルのときには0アドレスに対応したデコード信号
が出力される。ここで、y1〜y2はYアドレス信号と
同相の内部アドレス信号であり、y1B〜y2Bは、Y
アドレス信号Y0〜Y2と逆相のアドレス信号である。
同図では、省略されているが、上記ワイヤードオア論理
を採るために、出力線には定電流負荷が設けられる。
イバの一実施例の具体的回路図が示されている。Y系の
デコーダは、ECLワイヤードオア論理により構成され
る。すなわち、同図において例示的に示されているEC
L出力トランジスタのエミッタを接続させることによ
り、選択されたものがロウレベルにされるデコード信号
が形成される。例えば、前記のように8通りのデコード
信号を形成する場合、3ビットのYアドレス信号Y0〜
Y2に対応した相補アドレス信号y0,y0B〜y2,
y2Bを組み合わせてy0B,y1B,y2Bが全てロ
ウレベルのときには0アドレスに対応したデコード信号
が出力される。ここで、y1〜y2はYアドレス信号と
同相の内部アドレス信号であり、y1B〜y2Bは、Y
アドレス信号Y0〜Y2と逆相のアドレス信号である。
同図では、省略されているが、上記ワイヤードオア論理
を採るために、出力線には定電流負荷が設けられる。
【0053】上記8通りのデコード信号は、例示的に示
されているECL回路とその出力部に設けられたバイポ
ーラ型トランジスタとCMOS回路とを組み合わせてな
る出力ドライバを通して正規Y選択信号が形成される。
されているECL回路とその出力部に設けられたバイポ
ーラ型トランジスタとCMOS回路とを組み合わせてな
る出力ドライバを通して正規Y選択信号が形成される。
【0054】上記8通りのデコード信号に対応して、
(1)〜(8)のように図1に示したようなヒューズ回
路とスイッチ回路が8個設けられる。ヒューズと高抵抗
とにより形成された回路(1)の冗長信号は、一方にお
いてインバータ回路とCMOSトランスミッションゲー
トによって構成されるスイッチ回路に供給される。この
スイッチ回路は、対応するデコード信号を冗長Yドライ
バを構成する論理ゲートの入力に伝える。上記回路
(1)の冗長信号は、他方において対応するデコード信
号を受けるECL回路の基準電圧VBBを選択的に伝え
るトランスミッションゲートに供給されるるとともに、
基準電圧VBBを受けるトランジスタのベース,エミッ
タ間を短絡するMOSFETのゲートに供給される。
(1)〜(8)のように図1に示したようなヒューズ回
路とスイッチ回路が8個設けられる。ヒューズと高抵抗
とにより形成された回路(1)の冗長信号は、一方にお
いてインバータ回路とCMOSトランスミッションゲー
トによって構成されるスイッチ回路に供給される。この
スイッチ回路は、対応するデコード信号を冗長Yドライ
バを構成する論理ゲートの入力に伝える。上記回路
(1)の冗長信号は、他方において対応するデコード信
号を受けるECL回路の基準電圧VBBを選択的に伝え
るトランスミッションゲートに供給されるるとともに、
基準電圧VBBを受けるトランジスタのベース,エミッ
タ間を短絡するMOSFETのゲートに供給される。
【0055】上記回路(1)のヒューズが切断される
と、ロウレベルの冗長信号が形成される。これにより、
冗長Yドライバに対応したCMOSトランスミッション
ゲートが開いてデコード信号を冗長YドライバのECL
論理ゲートに伝達する。上記ロウレベルの冗長信号によ
り、正規YドライバのECL回路では、基準電圧VBB
を伝えるCMOSトランスミッションゲートが閉じて基
準電圧VBBの供給が禁止されるとともに、スイッチM
OSFETがオン状態になってVBB側のトランジスタ
がオフ状態にされる。これにより、正規Yドライバは、
入力されるデコード信号に無関係に正規Y選択信号を非
選択レベルに固定される。この結果、上記回路(1)に
対応したメモリアクセスが行われると、正規Yドライバ
に代わって冗長Yドライバが動作して冗長Y選択信号を
形成することになる。
と、ロウレベルの冗長信号が形成される。これにより、
冗長Yドライバに対応したCMOSトランスミッション
ゲートが開いてデコード信号を冗長YドライバのECL
論理ゲートに伝達する。上記ロウレベルの冗長信号によ
り、正規YドライバのECL回路では、基準電圧VBB
を伝えるCMOSトランスミッションゲートが閉じて基
準電圧VBBの供給が禁止されるとともに、スイッチM
OSFETがオン状態になってVBB側のトランジスタ
がオフ状態にされる。これにより、正規Yドライバは、
入力されるデコード信号に無関係に正規Y選択信号を非
選択レベルに固定される。この結果、上記回路(1)に
対応したメモリアクセスが行われると、正規Yドライバ
に代わって冗長Yドライバが動作して冗長Y選択信号を
形成することになる。
【0056】回路(2)〜(8)のヒューズにより形成
される冗長信号は、一方おいて対応するデコード信号を
全部で8入力のELCオアゲート回路に伝えるCMOS
トランスミッションゲートを制御し、他方において対応
するアドレスの正規Yドライバの動作を実質的に禁止す
るようトランスミッションゲートとスイッチMOSFE
Tを制御する。このため、ヒューズを1本切断するだけ
で、1ビットの冗長切り換えが可能になる。
される冗長信号は、一方おいて対応するデコード信号を
全部で8入力のELCオアゲート回路に伝えるCMOS
トランスミッションゲートを制御し、他方において対応
するアドレスの正規Yドライバの動作を実質的に禁止す
るようトランスミッションゲートとスイッチMOSFE
Tを制御する。このため、ヒューズを1本切断するだけ
で、1ビットの冗長切り換えが可能になる。
【0057】図7には、正規Yドライバの一実施例の具
体的回路図が示されている。デコード信号Yi(i=1
〜8)は、トランジスタQ1のベースに供給される。こ
のトランジスタQ1と差動対にされたトランジスタQ2
のベースには、Nチャンネル型MOSFETMN9とP
チャンネル型MOSFETMP4からなるCMOSトラ
ンスミッションゲートを通して基準電圧VBBYが供給
される。上記Nチャンネル型MOSFETMN9のゲー
トには、冗長信号Fiが供給され、Pチャンネル型MO
SFETMP3とNチャンネル型MOSFETMN10
からなるCMOSインバータ回路を通して冗長信号Fi
の反転信号がPチャンネル型MOSFETQMP4のゲ
ートに供給される。このCMOSインバータ回路により
形成された反転信号は、トランジスタQ1のベースとエ
ミッタ間に設けられたNチャンネル型のスイッチMOS
FETMN11のゲートにも供給される。
体的回路図が示されている。デコード信号Yi(i=1
〜8)は、トランジスタQ1のベースに供給される。こ
のトランジスタQ1と差動対にされたトランジスタQ2
のベースには、Nチャンネル型MOSFETMN9とP
チャンネル型MOSFETMP4からなるCMOSトラ
ンスミッションゲートを通して基準電圧VBBYが供給
される。上記Nチャンネル型MOSFETMN9のゲー
トには、冗長信号Fiが供給され、Pチャンネル型MO
SFETMP3とNチャンネル型MOSFETMN10
からなるCMOSインバータ回路を通して冗長信号Fi
の反転信号がPチャンネル型MOSFETQMP4のゲ
ートに供給される。このCMOSインバータ回路により
形成された反転信号は、トランジスタQ1のベースとエ
ミッタ間に設けられたNチャンネル型のスイッチMOS
FETMN11のゲートにも供給される。
【0058】差動トランジスタQ1とQ2の共通エミッ
タには、Nチャンネル型MOSFETMN1が設けられ
る。このMOSFETMN1は、ゲートに定電圧VIE
が供給されることによって、定電流ICS1を流すよう
にされる。差動トランジスタQ1とQ2のコレクタに
は、負荷抵抗R1とR2が設けられる。
タには、Nチャンネル型MOSFETMN1が設けられ
る。このMOSFETMN1は、ゲートに定電圧VIE
が供給されることによって、定電流ICS1を流すよう
にされる。差動トランジスタQ1とQ2のコレクタに
は、負荷抵抗R1とR2が設けられる。
【0059】上記のようなECL回路によって形成され
た出力信号をCMOSレベルにレベル変換するために次
のようなレベル変換回路がYドライバとして設けられ
る。上記ECL回路の相補出力信号を受ける一対のエミ
ッタフォロワトランジスタQ3,Q4は、相補的な出力
信号を形成する。このことに着目し、回路の簡素化と消
費電流の削減のために、差動のNチャンネル型スイッチ
MOSFETMN2とMN3を設けて、2つのエミッタ
フォワロトランジスタQ3,Q4に対して共通化された
定電流源MOSFETMN4を用いるようにするもので
ある。上記差動のスイッチMOSFETMN2とMN3
のゲートには、互いに他方のエミッタフォロワトランジ
スタQ3,Q4のベースに供給される入力信号が供給さ
れることによって相補的にオン状態/オフ状態にスイッ
チ制御される。
た出力信号をCMOSレベルにレベル変換するために次
のようなレベル変換回路がYドライバとして設けられ
る。上記ECL回路の相補出力信号を受ける一対のエミ
ッタフォロワトランジスタQ3,Q4は、相補的な出力
信号を形成する。このことに着目し、回路の簡素化と消
費電流の削減のために、差動のNチャンネル型スイッチ
MOSFETMN2とMN3を設けて、2つのエミッタ
フォワロトランジスタQ3,Q4に対して共通化された
定電流源MOSFETMN4を用いるようにするもので
ある。上記差動のスイッチMOSFETMN2とMN3
のゲートには、互いに他方のエミッタフォロワトランジ
スタQ3,Q4のベースに供給される入力信号が供給さ
れることによって相補的にオン状態/オフ状態にスイッ
チ制御される。
【0060】例えば、ECL回路のトランジスタQ1の
コレクタ出力がハイレベルで、トランジスタQ2のコレ
クタ出力がロウレベルなら、上記ロウレベルの出力信号
を受けるエミッタフォロワトランジスタQ3に対応した
MOSFETMN2が、他方の出力信号のハイレベルに
よってオン状態となり、定電流源MOSFETMN4に
より形成された定電流IEF1をトランジスタQ3側に
流してロウレベルの出力信号を形成する。このとき、他
方の出力信号のハイレベルに対応したエミッタフォロワ
トランジスタQ4のエミッタに設けられたMOSFET
MN3は、上記ロウレベルの出力信号によりオフ状態に
される。それ故、エミッタフォロワトランジスタQ4の
エミッタ電流の全部が、出力トランジスタQ5のベース
電流として流れるので、正規Y選択信号YSELiの立
ち上がりを高速にすることができる。
コレクタ出力がハイレベルで、トランジスタQ2のコレ
クタ出力がロウレベルなら、上記ロウレベルの出力信号
を受けるエミッタフォロワトランジスタQ3に対応した
MOSFETMN2が、他方の出力信号のハイレベルに
よってオン状態となり、定電流源MOSFETMN4に
より形成された定電流IEF1をトランジスタQ3側に
流してロウレベルの出力信号を形成する。このとき、他
方の出力信号のハイレベルに対応したエミッタフォロワ
トランジスタQ4のエミッタに設けられたMOSFET
MN3は、上記ロウレベルの出力信号によりオフ状態に
される。それ故、エミッタフォロワトランジスタQ4の
エミッタ電流の全部が、出力トランジスタQ5のベース
電流として流れるので、正規Y選択信号YSELiの立
ち上がりを高速にすることができる。
【0061】ECL回路におけるトランジスタQ1のコ
レクタ出力がロウレベルで、トランジスタQ2のコレク
タ出力がハイレベルなら、上記ロウレベルの出力信号を
受けるエミッタフォロワトランジスタQ4に対応したM
OSFETMN2が、一方の出力信号のハイレベルによ
ってオン状態となり、上記定電流IEF1をトランジス
タQ4側に流してロウレベルの出力信号を形成する。こ
のとき、一方の出力信号のハイレベルに対応したエミッ
タフォロワトランジスタQ3のエミッタに設けられたM
OSFETMN2は、上記ロウレベルの出力信号により
オフ状態にされる。それ故、エミッタフォロワトランジ
スタQ4のエミッタ電流の全部が、Pチャンネル型MO
SFETMP1及びNチャンネル型MOSFETMN6
のゲートの充電電流として用いることができから正規Y
選択信号YSELiの立ち下がりを高速にすることがで
きる。
レクタ出力がロウレベルで、トランジスタQ2のコレク
タ出力がハイレベルなら、上記ロウレベルの出力信号を
受けるエミッタフォロワトランジスタQ4に対応したM
OSFETMN2が、一方の出力信号のハイレベルによ
ってオン状態となり、上記定電流IEF1をトランジス
タQ4側に流してロウレベルの出力信号を形成する。こ
のとき、一方の出力信号のハイレベルに対応したエミッ
タフォロワトランジスタQ3のエミッタに設けられたM
OSFETMN2は、上記ロウレベルの出力信号により
オフ状態にされる。それ故、エミッタフォロワトランジ
スタQ4のエミッタ電流の全部が、Pチャンネル型MO
SFETMP1及びNチャンネル型MOSFETMN6
のゲートの充電電流として用いることができから正規Y
選択信号YSELiの立ち下がりを高速にすることがで
きる。
【0062】例えば、電源電圧VEEを−4Vとし、レ
ベル変換された信号振幅を2.4Vにした場合でも、定
電流源を構成するMOSFETMN1等のソース,ドレ
イン間には約0.8V程度の電圧がかけられるからMO
SFETを用いて良好な電流源を得ることができる。
ベル変換された信号振幅を2.4Vにした場合でも、定
電流源を構成するMOSFETMN1等のソース,ドレ
イン間には約0.8V程度の電圧がかけられるからMO
SFETを用いて良好な電流源を得ることができる。
【0063】この実施例では、特に制限されないが、出
力トランジスタQ5に微小なバイアス電流IEF2を流
す定電流源MOSFETMN5が設けられる。これによ
り、正規Y選択信号YSELiが所定のハイレベルにま
で立ち上がった後及び非選択レベルのままに置かれる正
規Y選択信号に対応したトランジスタQ5のベース,エ
ミッタ間電圧VBEの補償が行われる。
力トランジスタQ5に微小なバイアス電流IEF2を流
す定電流源MOSFETMN5が設けられる。これによ
り、正規Y選択信号YSELiが所定のハイレベルにま
で立ち上がった後及び非選択レベルのままに置かれる正
規Y選択信号に対応したトランジスタQ5のベース,エ
ミッタ間電圧VBEの補償が行われる。
【0064】ダイオード形態に接続されたトランジスタ
Q6は、レベルシフト回路を構成する。このようなレベ
ルシフト素子の挿入により、出力トランジスタQ5のエ
ミッタ電流を流すNチャンネル型MOSFETMN6
は、その分ソース電位が上昇される。そして、同図にお
いて点線で示すように、定電流を流すNチャンネル型M
OSFETを、メモリアレイにおける正規Yドライバに
共通に用いるようにすることにより、上記ハイレベルか
らロウレベルに変化するY選択信号に対応したMOSF
ETMN6と他の非選択状態に置かれるY選択信号に対
応したMOSFETMN6が差動構成となり、ハイレベ
ルからロウレベルに変化するY選択信号に対応したNチ
ャンネル型MOSFETMN6のみが実質的にオン状態
になり、共通定電流源としてのMOSFETにより形成
された定電流によるY選択線の高速引き抜きが行われ
る。このY選択線が所定のロウレベルまで引き抜かれる
と、上記MOSFETにより形成された定電流は非選択
Y選択線に対応した出力トランジスタQ5において分散
されて流れるようにされる。
Q6は、レベルシフト回路を構成する。このようなレベ
ルシフト素子の挿入により、出力トランジスタQ5のエ
ミッタ電流を流すNチャンネル型MOSFETMN6
は、その分ソース電位が上昇される。そして、同図にお
いて点線で示すように、定電流を流すNチャンネル型M
OSFETを、メモリアレイにおける正規Yドライバに
共通に用いるようにすることにより、上記ハイレベルか
らロウレベルに変化するY選択信号に対応したMOSF
ETMN6と他の非選択状態に置かれるY選択信号に対
応したMOSFETMN6が差動構成となり、ハイレベ
ルからロウレベルに変化するY選択信号に対応したNチ
ャンネル型MOSFETMN6のみが実質的にオン状態
になり、共通定電流源としてのMOSFETにより形成
された定電流によるY選択線の高速引き抜きが行われ
る。このY選択線が所定のロウレベルまで引き抜かれる
と、上記MOSFETにより形成された定電流は非選択
Y選択線に対応した出力トランジスタQ5において分散
されて流れるようにされる。
【0065】Y選択線の高速引抜きのためにMOSFE
Tにより形成される定電流は比較的大きな電流値に設定
されるのに対して、出力トランジスタQ5のベース,エ
ミッタ間電圧VBEの補償を行うMOSFETMN5によ
り形成される定電流IEF2は微小電流に設定されるも
のである。
Tにより形成される定電流は比較的大きな電流値に設定
されるのに対して、出力トランジスタQ5のベース,エ
ミッタ間電圧VBEの補償を行うMOSFETMN5によ
り形成される定電流IEF2は微小電流に設定されるも
のである。
【0066】なお、上記ECL回路において、定電流I
CS1と抵抗R1,R2により形成される出力信号(I
CS1×R1)又は(ICS1×R2)は、通常のEC
Lレベルより若干大きく設定される。すなわち、CMO
S回路により構成されるメモリアレイのY選択/非選択
や、CMOS回路における入力信号に対応したレベルを
持つように比較的大きく設定される。
CS1と抵抗R1,R2により形成される出力信号(I
CS1×R1)又は(ICS1×R2)は、通常のEC
Lレベルより若干大きく設定される。すなわち、CMO
S回路により構成されるメモリアレイのY選択/非選択
や、CMOS回路における入力信号に対応したレベルを
持つように比較的大きく設定される。
【0067】上記差動トランジスタQ1,Q2のコレク
タ抵抗R1,R2により形成される反転の出力信号と非
反転の出力信号からなる相補出力信号は、上記のように
エミッタフォロワトランジスタQ4,Q3のベースにそ
れぞれ供給される。これらのエミッタフォロワトランジ
スタQ3,Q4のエミッタには、前記のような負荷回路
が設けられる。上記ECL回路の反転出力信号に対応し
たトランジスタQ1のコレクタ出力は、エミッタフォロ
ワトランジスタQ4を通して出力トランジスタQ5のベ
ースに供給される。上記ECL回路の非反転出力に対応
したトランジスタQ2のコレクタ出力は、エミッタフォ
ロワトランジスタQ3を通して、上記出力トランジスタ
Q5のエミッタに設けられ、アクティブプルダウン用の
Nチャンネル型MOSFETMN6のゲートに供給され
る。このアクティブプルダウン用のNチャンネル型MO
SFETMN6のソース側には、前記のように他の同様
な構成のレベル変換と論理機能とを合わせ持つYドライ
バと共通にされた定電流源が設けられる。
タ抵抗R1,R2により形成される反転の出力信号と非
反転の出力信号からなる相補出力信号は、上記のように
エミッタフォロワトランジスタQ4,Q3のベースにそ
れぞれ供給される。これらのエミッタフォロワトランジ
スタQ3,Q4のエミッタには、前記のような負荷回路
が設けられる。上記ECL回路の反転出力信号に対応し
たトランジスタQ1のコレクタ出力は、エミッタフォロ
ワトランジスタQ4を通して出力トランジスタQ5のベ
ースに供給される。上記ECL回路の非反転出力に対応
したトランジスタQ2のコレクタ出力は、エミッタフォ
ロワトランジスタQ3を通して、上記出力トランジスタ
Q5のエミッタに設けられ、アクティブプルダウン用の
Nチャンネル型MOSFETMN6のゲートに供給され
る。このアクティブプルダウン用のNチャンネル型MO
SFETMN6のソース側には、前記のように他の同様
な構成のレベル変換と論理機能とを合わせ持つYドライ
バと共通にされた定電流源が設けられる。
【0068】特に制限されないが、出力信号のハイレベ
ルを補償するために、出力トランジスタQ5のベースと
コレクタとの間には、アクティブプルアップ用のPチャ
ンネル型MOSFETMP1が設けられ、上記非反転出
力に対応したエミッタフォロワトランジスタQ3の出力
信号が供給される。このMOSFETMP1のしきい値
電圧(Vth)は、例えば−0.5Vにされる。
ルを補償するために、出力トランジスタQ5のベースと
コレクタとの間には、アクティブプルアップ用のPチャ
ンネル型MOSFETMP1が設けられ、上記非反転出
力に対応したエミッタフォロワトランジスタQ3の出力
信号が供給される。このMOSFETMP1のしきい値
電圧(Vth)は、例えば−0.5Vにされる。
【0069】上記エミッタフォロワ出力トランジスタQ
5のエミッタは、前記図10に示したような、Y選択用
のスイッチMOSFETMN3,MN4のゲート及びセ
ンスアンプに動作電流を流すスイッチMOSFETMN
1のゲートに供給される。この実施例において、回路の
ハイレベル側の電源電圧VCCはECL回路に対応して
0Vのような接地電位とされ、回路のロウレベル側の電
源電圧VEEは、特に制限されないが、約−4Vのよう
な負電圧とされる。
5のエミッタは、前記図10に示したような、Y選択用
のスイッチMOSFETMN3,MN4のゲート及びセ
ンスアンプに動作電流を流すスイッチMOSFETMN
1のゲートに供給される。この実施例において、回路の
ハイレベル側の電源電圧VCCはECL回路に対応して
0Vのような接地電位とされ、回路のロウレベル側の電
源電圧VEEは、特に制限されないが、約−4Vのよう
な負電圧とされる。
【0070】この実施例回路によりレベル変換された出
力信号のロウレベルVLは、次式(1)より求められ
る。 VL=−〔ICS1×R1+VBE(Q4)+VBE(Q5)〕 ・・・・・・・(1) ここで、VBE(Q4)とVBE(Q5)は、上記エミッタフォロワ
トランジスタQ4とQ5のベース,エミッタ間電圧であ
る。このようなロウレベルVLの出力信号を形成すると
き、それと逆相の出力信号がハイレベルにされて、アク
ティブプルダウン用のNチャンネル型MOSFETMN
6がオン状態にされる。それ故、定電流源によりY選択
線を高速にロウレベルVLまで引き抜くことができる。
力信号のロウレベルVLは、次式(1)より求められ
る。 VL=−〔ICS1×R1+VBE(Q4)+VBE(Q5)〕 ・・・・・・・(1) ここで、VBE(Q4)とVBE(Q5)は、上記エミッタフォロワ
トランジスタQ4とQ5のベース,エミッタ間電圧であ
る。このようなロウレベルVLの出力信号を形成すると
き、それと逆相の出力信号がハイレベルにされて、アク
ティブプルダウン用のNチャンネル型MOSFETMN
6がオン状態にされる。それ故、定電流源によりY選択
線を高速にロウレベルVLまで引き抜くことができる。
【0071】この実施例回路によりレベル変換された出
力信号のハイレベルVHは、次式(2)より求められ
る。 VH=−VBE(Q5) ・・・・・・・(2) 上記ECL回路の反転の出力信号がハイレベルのときに
は、エミッタフォロワ出力トランジスタQ4とQ5がダ
ーリントン形態にされるものであるから、上記のような
ロウレベルVLから−〔VBE(Q4)+VBE(Q5)〕まで高速
に立ち上がることができる。すなわち、ICS1×R1
の信号変化分は、差動スイッチ回路の信号変化に応じて
高速に立ち上がる。このとき、非反転の出力信号のロウ
レベルにより、アクティブプルアップ用のPチャンネル
型MOSFETMP1がオン状態にされる。これによ
り、出力トランジスタQ5のベース電位が回路の接地電
位まで持ち上げられるから、上記のようにハイレベルV
Hは最終的には式(2)のようなレベルまで持ち上げら
れる。言い換えるならば、アクティブプルアップ用のP
チャンネル型MOSFETMP1は、エミッタフォロワ
トランジスタQ4によるベース,エミッタ間電圧VBE(Q
4)のレベル低下を補償するという役割を果たすものであ
る。
力信号のハイレベルVHは、次式(2)より求められ
る。 VH=−VBE(Q5) ・・・・・・・(2) 上記ECL回路の反転の出力信号がハイレベルのときに
は、エミッタフォロワ出力トランジスタQ4とQ5がダ
ーリントン形態にされるものであるから、上記のような
ロウレベルVLから−〔VBE(Q4)+VBE(Q5)〕まで高速
に立ち上がることができる。すなわち、ICS1×R1
の信号変化分は、差動スイッチ回路の信号変化に応じて
高速に立ち上がる。このとき、非反転の出力信号のロウ
レベルにより、アクティブプルアップ用のPチャンネル
型MOSFETMP1がオン状態にされる。これによ
り、出力トランジスタQ5のベース電位が回路の接地電
位まで持ち上げられるから、上記のようにハイレベルV
Hは最終的には式(2)のようなレベルまで持ち上げら
れる。言い換えるならば、アクティブプルアップ用のP
チャンネル型MOSFETMP1は、エミッタフォロワ
トランジスタQ4によるベース,エミッタ間電圧VBE(Q
4)のレベル低下を補償するという役割を果たすものであ
る。
【0072】このようにY選択線をロウレベルの非選択
レベルからハイレベルの選択レベルに立ち上げる時間
は、トランジスタQ5のベース電位が上記の式(1)に
示したようなロウレベルVL+VBE(Q5)から、エミッタ
フォロワトランジスタQ4によって−VBE(Q4)までの
(ICS1×R1)だけ上昇する時間(t1)と、この
電位からアクティブプルアップ用のPチャンネル型MO
SFETMP1によって接地電位0Vまで持ち上げられ
る時間(t2)と、出力トランジスタQ5がY選択線を
充電する時間(t3)の総和によって求められる。上記
時間(t1)の間にすでにPチャンネル型MOSFET
MP1がECL回路の非反転の出力信号のロウレベルに
よって導通を開始するため、トランジスタQ5のベース
電位は直ちに接地電位0Vに向かって上昇する。さら
に、トランジスタQ5は、Pチャンネル型MOSFET
MP1によって供給されるベース電流を電流増幅率倍し
た電流によってY選択線を充電するため高速にY選択線
のレベルを上記のようなハイレベルVHまで立ち上げる
ことができる。
レベルからハイレベルの選択レベルに立ち上げる時間
は、トランジスタQ5のベース電位が上記の式(1)に
示したようなロウレベルVL+VBE(Q5)から、エミッタ
フォロワトランジスタQ4によって−VBE(Q4)までの
(ICS1×R1)だけ上昇する時間(t1)と、この
電位からアクティブプルアップ用のPチャンネル型MO
SFETMP1によって接地電位0Vまで持ち上げられ
る時間(t2)と、出力トランジスタQ5がY選択線を
充電する時間(t3)の総和によって求められる。上記
時間(t1)の間にすでにPチャンネル型MOSFET
MP1がECL回路の非反転の出力信号のロウレベルに
よって導通を開始するため、トランジスタQ5のベース
電位は直ちに接地電位0Vに向かって上昇する。さら
に、トランジスタQ5は、Pチャンネル型MOSFET
MP1によって供給されるベース電流を電流増幅率倍し
た電流によってY選択線を充電するため高速にY選択線
のレベルを上記のようなハイレベルVHまで立ち上げる
ことができる。
【0073】この実施例におけるレベル変換回路の出力
信号の振幅の絶対値は、ICS1s×R1+VBE(Q4)に
より表される。この信号振幅は、CMOS回路の信号振
幅に合わせ込まれるように設定され、例えば、CMOS
回路におけるハイレベル側の動作電圧が上記ハイレベル
VHにされ、ロウレベル側の動作電圧が上記ロウレベル
VLに設定されるものである。具体的には、上記電源電
圧VEEが約−4Vとされ、上記信号振幅が2.4V程
度にされる。ここで、トランジスタのベース,エミッタ
間電圧VBEは通常0.8V程度であるから、ICS1×
R1は約1.6V程度に設定される。したがって、EC
L回路(電流スイッチ回路)を構成する差動トランジス
タQ1,Q2を飽和領域で動作させないようにするため
には、その入力デコード信号のハイレベルは−1.6V
程度に抑えられる。
信号の振幅の絶対値は、ICS1s×R1+VBE(Q4)に
より表される。この信号振幅は、CMOS回路の信号振
幅に合わせ込まれるように設定され、例えば、CMOS
回路におけるハイレベル側の動作電圧が上記ハイレベル
VHにされ、ロウレベル側の動作電圧が上記ロウレベル
VLに設定されるものである。具体的には、上記電源電
圧VEEが約−4Vとされ、上記信号振幅が2.4V程
度にされる。ここで、トランジスタのベース,エミッタ
間電圧VBEは通常0.8V程度であるから、ICS1×
R1は約1.6V程度に設定される。したがって、EC
L回路(電流スイッチ回路)を構成する差動トランジス
タQ1,Q2を飽和領域で動作させないようにするため
には、その入力デコード信号のハイレベルは−1.6V
程度に抑えられる。
【0074】ここで、ECLレベルの信号は、周囲温度
25°Cのときに、ハイレベルが−1.105〜−0.
810となり、ロウレベルが−1.850〜−1.47
5Vのような小振幅の信号レベルにある。このため、上
記のようなYドライバのECL回路に入力されるECL
レベルのデコード信号は、上記のようなレベルがそのま
ま入力されるのではなく、エミッタフォロワトランジス
タ等のような適当なレベルシフト回路を介してハイレベ
ルが上記−1.6Vを超えないように抑えられる。これ
に対応して、参照電圧VBBYは上記入力信号のレベル
シフトに対応してECLレベルの参照電圧が同様にレベ
ルシフトされた電圧、例えば約−2V程度の電圧とされ
る。上記ECL回路を構成する入力差動トランジスタQ
1のベースに供給されるデコード信号のロウレベルは、
約−2.4V程度にされる。したがって、差動トランジ
スタQ1,Q2の共通エミッタの電位は約−3.2V程
度になり、上記のように電源電圧VEEを−4Vのよう
な比較的小さなレベルにしても、定電流源を構成するト
ランジスタ又はMOSFETを動作させるのに十分な電
圧を確保することができる。
25°Cのときに、ハイレベルが−1.105〜−0.
810となり、ロウレベルが−1.850〜−1.47
5Vのような小振幅の信号レベルにある。このため、上
記のようなYドライバのECL回路に入力されるECL
レベルのデコード信号は、上記のようなレベルがそのま
ま入力されるのではなく、エミッタフォロワトランジス
タ等のような適当なレベルシフト回路を介してハイレベ
ルが上記−1.6Vを超えないように抑えられる。これ
に対応して、参照電圧VBBYは上記入力信号のレベル
シフトに対応してECLレベルの参照電圧が同様にレベ
ルシフトされた電圧、例えば約−2V程度の電圧とされ
る。上記ECL回路を構成する入力差動トランジスタQ
1のベースに供給されるデコード信号のロウレベルは、
約−2.4V程度にされる。したがって、差動トランジ
スタQ1,Q2の共通エミッタの電位は約−3.2V程
度になり、上記のように電源電圧VEEを−4Vのよう
な比較的小さなレベルにしても、定電流源を構成するト
ランジスタ又はMOSFETを動作させるのに十分な電
圧を確保することができる。
【0075】上記エミッタフォロワトランジスタQ3,
Q4を通した出力信号は、Y選択信号YSELj(j=
1〜8)を形成する上記同様な出力トランジスタとアク
ティブプルダウン用のNチャンネル型MOSFETMN
7、アクティブプルアップ用のPチャンネル型MOSF
ETMP2等からなるYトライバの入力に供給される。
すなわち、前記図9のようにメモリアレイが左右に分割
されているとき、これらのY選択信号YSELjは、右
側のメモリマットに対応したものとされる。
Q4を通した出力信号は、Y選択信号YSELj(j=
1〜8)を形成する上記同様な出力トランジスタとアク
ティブプルダウン用のNチャンネル型MOSFETMN
7、アクティブプルアップ用のPチャンネル型MOSF
ETMP2等からなるYトライバの入力に供給される。
すなわち、前記図9のようにメモリアレイが左右に分割
されているとき、これらのY選択信号YSELjは、右
側のメモリマットに対応したものとされる。
【0076】図8には、冗長Yドライバの他の一実施例
の具体的回路図が示されている。この実施例では、冗長
信号によってスイッチ制御されるCMOSトランスミッ
ションゲートにより、デコード信号の実質的な伝達経路
を正規Yドライバから冗長Yドライバに切り替えること
により欠陥救済が行われる。このとき、冗長Yドライバ
に用いられるノアゲート回路において、閉じられたトラ
ンスミッションゲートでは出力がハイインピーダンス状
態にされてしまう。そこで、このような閉じられたトラ
ンスミッションゲートに対応した入力トランジスタのベ
ースは、ハイインピーダンス状態にされてしまうのを防
ぐために、各入力トランジスタのベースとコレクタ間に
はPチャンネル型のスイッチMOSFETが、ベースと
エミッタにそれぞれNチャンネル型のスイッチMOSF
ETが設けられる。
の具体的回路図が示されている。この実施例では、冗長
信号によってスイッチ制御されるCMOSトランスミッ
ションゲートにより、デコード信号の実質的な伝達経路
を正規Yドライバから冗長Yドライバに切り替えること
により欠陥救済が行われる。このとき、冗長Yドライバ
に用いられるノアゲート回路において、閉じられたトラ
ンスミッションゲートでは出力がハイインピーダンス状
態にされてしまう。そこで、このような閉じられたトラ
ンスミッションゲートに対応した入力トランジスタのベ
ースは、ハイインピーダンス状態にされてしまうのを防
ぐために、各入力トランジスタのベースとコレクタ間に
はPチャンネル型のスイッチMOSFETが、ベースと
エミッタにそれぞれNチャンネル型のスイッチMOSF
ETが設けられる。
【0077】上記入力トランジスタのベースとコレクタ
間に設けられるスイッチMOSFETのゲートは、冗長
信号F1〜F8を受ける8入力のナンドゲート回路NA
NDの出力信号が共通に供給される。これらのスイッチ
MOSFETは、いずれのYアドレスにおいても欠陥救
済が行わないとき、言い換えるならば、全ての冗長信号
F1〜F8がハイレベルのときに、ナンドゲート回路N
ANDの出力信号がロウレベルになってPチャンネル型
のスイッチMOSFETをオン状態にする。これによ
り、上記冗長信号F1〜F8のハイレベルに応じてトラ
ンスミッションゲートが全て閉じられたとき、各入力ト
ランジスタのコレクタとベース間に設けられたスイッチ
MOSFETがオン状態になって、これらのトランジス
タを強制的にオン状態、言い換えるならば、ダイオード
形態にしてしまう。これにより、論理ゲート部の出力信
号がロウレベルになって前記2つのメモリマットに対応
した冗長Yドライバにより形成される冗長Y選択信号を
ロウレベルの非選択レベルに固定するものである。
間に設けられるスイッチMOSFETのゲートは、冗長
信号F1〜F8を受ける8入力のナンドゲート回路NA
NDの出力信号が共通に供給される。これらのスイッチ
MOSFETは、いずれのYアドレスにおいても欠陥救
済が行わないとき、言い換えるならば、全ての冗長信号
F1〜F8がハイレベルのときに、ナンドゲート回路N
ANDの出力信号がロウレベルになってPチャンネル型
のスイッチMOSFETをオン状態にする。これによ
り、上記冗長信号F1〜F8のハイレベルに応じてトラ
ンスミッションゲートが全て閉じられたとき、各入力ト
ランジスタのコレクタとベース間に設けられたスイッチ
MOSFETがオン状態になって、これらのトランジス
タを強制的にオン状態、言い換えるならば、ダイオード
形態にしてしまう。これにより、論理ゲート部の出力信
号がロウレベルになって前記2つのメモリマットに対応
した冗長Yドライバにより形成される冗長Y選択信号を
ロウレベルの非選択レベルに固定するものである。
【0078】冗長信号F1〜F8の中のいずれか1つが
ロウレベルにされると、それに対応した1つのCMOS
トランスミッションゲートが開いて対応するデコード信
号を上記入力トランジスタのベースに供給する。これに
より、上記欠陥アドレスに対応したデコード信号が形成
されると、冗長Yドライバが動作して冗長Y選択信号を
形成する。このとき、ノアゲート回路において、残り7
個の入力トランジスタのベースがハイインピーダンスに
なるのを防ぐために、それぞれの入力トランジスタのベ
ースとエミッタに設けられるNチャンネル型のスイッチ
MOSFETに対応して、それぞれ7入力のナンドゲー
ト回路NANDが設けられる。例えば、冗長信号F1に
対応した入力トランジスタのベースとエミッタに設けら
れるNチャンネル型のスイッチMOSFETのゲートに
は、他の冗長信号F2〜F8を受ける7入力のナンドゲ
ート回路の出力信号が供給される。これにより、他の冗
長信号F2〜F8がいずれも救済時でないことを条件に
して、上記スイッチMOSFETがオフ状態にされる。
ロウレベルにされると、それに対応した1つのCMOS
トランスミッションゲートが開いて対応するデコード信
号を上記入力トランジスタのベースに供給する。これに
より、上記欠陥アドレスに対応したデコード信号が形成
されると、冗長Yドライバが動作して冗長Y選択信号を
形成する。このとき、ノアゲート回路において、残り7
個の入力トランジスタのベースがハイインピーダンスに
なるのを防ぐために、それぞれの入力トランジスタのベ
ースとエミッタに設けられるNチャンネル型のスイッチ
MOSFETに対応して、それぞれ7入力のナンドゲー
ト回路NANDが設けられる。例えば、冗長信号F1に
対応した入力トランジスタのベースとエミッタに設けら
れるNチャンネル型のスイッチMOSFETのゲートに
は、他の冗長信号F2〜F8を受ける7入力のナンドゲ
ート回路の出力信号が供給される。これにより、他の冗
長信号F2〜F8がいずれも救済時でないことを条件に
して、上記スイッチMOSFETがオフ状態にされる。
【0079】1〜8のYアドレスのうちのいずれかに欠
陥救済が行われているときには、それに対応したNチャ
ンネル型のスイッチMOSFETのみがオフ状態にされ
て、対応したデコード信号が入力トランジスタのベース
に供給される。そして、残り7の入力トランジスタでは
ベースとエミッタ間に設けられるNチャンネル型のスイ
ッチMOSFETがオン状態になって入力トランジスタ
を強制的にオフ状態にさせる。このようにして、冗長Y
ドライバに設けられるオアゲート回路では、欠陥救済が
行われるときのみに、対応したデコード信号が入力トラ
ンジスタのベースに供給されることになり、このときに
は他の全ての入力トランジスタが強制的にオフ状態にさ
れる。そして、欠陥救済が行われないときには全ての入
力トランジスタが強制的にオン状態にされ、冗長Y選択
信号をロウレベルにするものである。
陥救済が行われているときには、それに対応したNチャ
ンネル型のスイッチMOSFETのみがオフ状態にされ
て、対応したデコード信号が入力トランジスタのベース
に供給される。そして、残り7の入力トランジスタでは
ベースとエミッタ間に設けられるNチャンネル型のスイ
ッチMOSFETがオン状態になって入力トランジスタ
を強制的にオフ状態にさせる。このようにして、冗長Y
ドライバに設けられるオアゲート回路では、欠陥救済が
行われるときのみに、対応したデコード信号が入力トラ
ンジスタのベースに供給されることになり、このときに
は他の全ての入力トランジスタが強制的にオフ状態にさ
れる。そして、欠陥救済が行われないときには全ての入
力トランジスタが強制的にオン状態にされ、冗長Y選択
信号をロウレベルにするものである。
【0080】上記8入力のナンドゲート回路や7入力の
ナンドゲート回路は、同図に具体的回路が例示的に示さ
れているように、入力数に対応した8個又は7の並列形
態にされたPチャンネル型MOSFETに対して、負荷
として作用するNチャンネル型MOSFETが接続され
たものが用いられる。これにより、少ない素子数により
ナンドゲート回路を構成することができる。上記入力ト
ランジスタのコレクタとベース及びベースとエミッタの
間に設けられるPチャンネル型MOSFETとNチャン
ネル型MOSFETとを合わせても、これらの素子サイ
ズが小さく、しかも高密度に形成できるから、冗長Yド
ライバ全体に占める上記スイッチMOSFETの占める
割合は小さいもので済む。
ナンドゲート回路は、同図に具体的回路が例示的に示さ
れているように、入力数に対応した8個又は7の並列形
態にされたPチャンネル型MOSFETに対して、負荷
として作用するNチャンネル型MOSFETが接続され
たものが用いられる。これにより、少ない素子数により
ナンドゲート回路を構成することができる。上記入力ト
ランジスタのコレクタとベース及びベースとエミッタの
間に設けられるPチャンネル型MOSFETとNチャン
ネル型MOSFETとを合わせても、これらの素子サイ
ズが小さく、しかも高密度に形成できるから、冗長Yド
ライバ全体に占める上記スイッチMOSFETの占める
割合は小さいもので済む。
【0081】図11には、X系冗長回路の一実施例の回
路図が示されている。前記図9のように、ワード線が1
28本からなるとき、ワイヤード論理によって4通りの
デコード信号が2組と、8通りのデコード信号が1組形
成される。これらの3分割されたプリデコード信号を組
み合わせて、4×4×8=128通りのワード線選択信
号が形成される。
路図が示されている。前記図9のように、ワード線が1
28本からなるとき、ワイヤード論理によって4通りの
デコード信号が2組と、8通りのデコード信号が1組形
成される。これらの3分割されたプリデコード信号を組
み合わせて、4×4×8=128通りのワード線選択信
号が形成される。
【0082】正規Xドライバの論理ゲート部は上記3分
割されたプリデコード信号を受ける3入力のECL回路
とされる。このうち、1つの入力に対して前記のような
ヒューズFにより形成された冗長信号によりスイッチ制
御されるCMOSトランスミンションゲートを設けて、
その伝達を禁止して欠陥ワード線Wを非選択レベルに固
定させる。
割されたプリデコード信号を受ける3入力のECL回路
とされる。このうち、1つの入力に対して前記のような
ヒューズFにより形成された冗長信号によりスイッチ制
御されるCMOSトランスミンションゲートを設けて、
その伝達を禁止して欠陥ワード線Wを非選択レベルに固
定させる。
【0083】上記のような正規ワード線Wに代えて、冗
長ワード線RWを選択する冗長Xドライバは、上記3分
割されたプリデコード信号の中のそれぞれ1つのプリデ
コード信号をヒューズF2〜F5、F6〜F9及びF1
0〜F17の選択的な切断により、上記欠陥ワード線を
選択するプリデコード信号に対応したヒューズを切断し
て、トランスミッョンゲートを開いてそれを冗長Yドラ
イバの3入力の入力トランジスタに供給させる。これに
より、上記欠陥ワード線の選択を行うプリデコード信号
が形成されると、これらの入力トランジスタがオフ状態
になってハイレベルの冗長ワード線RWの選択信号を形
成する。この選択信号は、前記同様なレベル変換動作を
行うドライバを介して冗長ワード線RWに伝えられる。
長ワード線RWを選択する冗長Xドライバは、上記3分
割されたプリデコード信号の中のそれぞれ1つのプリデ
コード信号をヒューズF2〜F5、F6〜F9及びF1
0〜F17の選択的な切断により、上記欠陥ワード線を
選択するプリデコード信号に対応したヒューズを切断し
て、トランスミッョンゲートを開いてそれを冗長Yドラ
イバの3入力の入力トランジスタに供給させる。これに
より、上記欠陥ワード線の選択を行うプリデコード信号
が形成されると、これらの入力トランジスタがオフ状態
になってハイレベルの冗長ワード線RWの選択信号を形
成する。この選択信号は、前記同様なレベル変換動作を
行うドライバを介して冗長ワード線RWに伝えられる。
【0084】この実施例では、全部で17個のヒューズ
回路とトランスミッションゲートとの組み合わせからな
る簡単な構成により、128通りワード線の中のいずれ
か1つの欠陥ワード線を冗長ワード線に切り替えること
ができる。
回路とトランスミッションゲートとの組み合わせからな
る簡単な構成により、128通りワード線の中のいずれ
か1つの欠陥ワード線を冗長ワード線に切り替えること
ができる。
【0085】図12には、Y系冗長回路の他の一実施例
の回路図が示されている。この実施例では、正規Yドラ
イバの動作を禁止するために、入力トランジスタ側に冗
長信号によってスイッチ制御されるCMOSトランスミ
ッションゲートが設けられる。このCMOSトランスミ
ッションゲートは、欠陥救済が行われるときに冗長信号
によりオフ状態にされて、それに対応したデコード信号
を欠陥アドレスの正規Yドライバに入力されるのを禁止
する。
の回路図が示されている。この実施例では、正規Yドラ
イバの動作を禁止するために、入力トランジスタ側に冗
長信号によってスイッチ制御されるCMOSトランスミ
ッションゲートが設けられる。このCMOSトランスミ
ッションゲートは、欠陥救済が行われるときに冗長信号
によりオフ状態にされて、それに対応したデコード信号
を欠陥アドレスの正規Yドライバに入力されるのを禁止
する。
【0086】冗長Yドライバは、前記のような8個の入
力トランジスタに代えて、トランスミッションゲートの
出力をワイヤードオア論理にしている。このようなワイ
ヤードオア論理を利用することにより、論理ゲート部の
回路の簡素化を図ることができる。なお、前記のように
トランスミッションゲートがオフ状態にされたとき、そ
れを通した信号を受けるトランジスタのベース電位がフ
ローティングになって不都合が生じるなら、前記図8と
同様なスイッチMOSFETとナンドゲート回路等を設
けるか、これに代えてプルアップ又はプルダウン等の高
抵抗素子を挿入して置くようにしてもよい。
力トランジスタに代えて、トランスミッションゲートの
出力をワイヤードオア論理にしている。このようなワイ
ヤードオア論理を利用することにより、論理ゲート部の
回路の簡素化を図ることができる。なお、前記のように
トランスミッションゲートがオフ状態にされたとき、そ
れを通した信号を受けるトランジスタのベース電位がフ
ローティングになって不都合が生じるなら、前記図8と
同様なスイッチMOSFETとナンドゲート回路等を設
けるか、これに代えてプルアップ又はプルダウン等の高
抵抗素子を挿入して置くようにしてもよい。
【0087】図13には、Y系冗長回路の他の一実施例
の回路図が示されている。この実施例では、冗長Yドラ
イバを4入力のECLノア回路とし、ドライバ段でワイ
ヤードオア論理を採っている。前記図9のような8入力
の論理ゲートを用いる場合に比べて、冗長Yドライバの
高速化が可能となる。
の回路図が示されている。この実施例では、冗長Yドラ
イバを4入力のECLノア回路とし、ドライバ段でワイ
ヤードオア論理を採っている。前記図9のような8入力
の論理ゲートを用いる場合に比べて、冗長Yドライバの
高速化が可能となる。
【0088】デコード回路は、正規回路用のワイヤ論理
と、冗長用ワイヤ論理に分けて設けられる。(1)〜
(8)通りからなる冗長信号1により、正規ワイヤをハ
イレベルに固定して正規Yドライバの出力信号をロウレ
ベルに固定する。Yアドレス信号は、上記冗長信号1に
よりスイッチ制御されるCMOSトランスミッションゲ
ートにより冗長ワイヤ論理の1本に伝わり、冗長信号2
によりスイッチ制御されるCMOSトランスミッション
ゲートを通して冗長Yドライバに入力される。この構成
では、1ビットの欠陥救済に冗長信号1と冗長信号2を
特定するために4本のヒューズが切断される。
と、冗長用ワイヤ論理に分けて設けられる。(1)〜
(8)通りからなる冗長信号1により、正規ワイヤをハ
イレベルに固定して正規Yドライバの出力信号をロウレ
ベルに固定する。Yアドレス信号は、上記冗長信号1に
よりスイッチ制御されるCMOSトランスミッションゲ
ートにより冗長ワイヤ論理の1本に伝わり、冗長信号2
によりスイッチ制御されるCMOSトランスミッション
ゲートを通して冗長Yドライバに入力される。この構成
では、1ビットの欠陥救済に冗長信号1と冗長信号2を
特定するために4本のヒューズが切断される。
【0089】図14には、Y系冗長回路の更に他の一実
施例の回路図が示されている。この実施例では、前記図
13の実施例における冗長信号1を発生させるヒューズ
回路とCMOSトンスミッションゲートに代えてプルア
ップレベル発生回路が設けられる。すなわち、前記冗長
信号2を構成する各ヒューズの信号をプルアップレベル
発生回路に戻し、どのヒューズが切断されているかを識
別して、図13の冗長信号1を等価的に発生させるもの
である。この構成では、切断ヒューズの数を1ビットの
欠陥救済に対して1本とすることができる。
施例の回路図が示されている。この実施例では、前記図
13の実施例における冗長信号1を発生させるヒューズ
回路とCMOSトンスミッションゲートに代えてプルア
ップレベル発生回路が設けられる。すなわち、前記冗長
信号2を構成する各ヒューズの信号をプルアップレベル
発生回路に戻し、どのヒューズが切断されているかを識
別して、図13の冗長信号1を等価的に発生させるもの
である。この構成では、切断ヒューズの数を1ビットの
欠陥救済に対して1本とすることができる。
【0090】図15には、この発明に係る冗長回路に用
いられるヒューズ素子の一実施例の概略素子構造断面図
が示されている。同図には、半導体集積回路装置に形成
される多層配線のうち、ヒューズ素子に関連する部分の
みが例示的に示されている。多層配線のプロセスを用い
た場合にも、ヒューズ部は最上層の金属層、例えばCr
により構成される。このように最上層により形成された
ものを用いた場合には、例えばレーザー光線による切断
が容易であり、電気的な抵抗値も小さくて、冗長信号レ
ベルを安定に形成することができる。
いられるヒューズ素子の一実施例の概略素子構造断面図
が示されている。同図には、半導体集積回路装置に形成
される多層配線のうち、ヒューズ素子に関連する部分の
みが例示的に示されている。多層配線のプロセスを用い
た場合にも、ヒューズ部は最上層の金属層、例えばCr
により構成される。このように最上層により形成された
ものを用いた場合には、例えばレーザー光線による切断
が容易であり、電気的な抵抗値も小さくて、冗長信号レ
ベルを安定に形成することができる。
【0091】この実施例において、下層のアルミニュウ
ム(Al)等からなる配線10とその下層の配線層12
の一部がヒューズ部の下層にまで延びて形成される。こ
のような配線層10,12は、ヒューズ部の下方の表面
保護膜の上面を平坦にすることにより、下地の段差に起
因するヒューズ部の断線不良を抑制し、ヒューズの信頼
性を確保することができる。
ム(Al)等からなる配線10とその下層の配線層12
の一部がヒューズ部の下層にまで延びて形成される。こ
のような配線層10,12は、ヒューズ部の下方の表面
保護膜の上面を平坦にすることにより、下地の段差に起
因するヒューズ部の断線不良を抑制し、ヒューズの信頼
性を確保することができる。
【0092】また、レーザー光線によるヒューズの切断
処理に際して、配線10,12がレーザー遮蔽体(エネ
ルギービーム遮蔽体)としての機能を持たせることがで
きる。これにより、レーザー光線の照射により、ヒュー
ズの下に存在する素子や配線等がダメージを受けるのを
抑制することができる。
処理に際して、配線10,12がレーザー遮蔽体(エネ
ルギービーム遮蔽体)としての機能を持たせることがで
きる。これにより、レーザー光線の照射により、ヒュー
ズの下に存在する素子や配線等がダメージを受けるのを
抑制することができる。
【0093】上記ヒューズは、両端においてその下方に
設けられる配線10に対してスルーホールTHを介して
接続されている。これにより、レーザー遮蔽体をフロー
ティング状態にしておくと、レーザー光線の照射時に発
生した電荷等のようなキャリアがレーザー遮蔽体に帯電
し、それによって素子や配線にダメージが与えられてし
まうのを防ぐことができる。
設けられる配線10に対してスルーホールTHを介して
接続されている。これにより、レーザー遮蔽体をフロー
ティング状態にしておくと、レーザー光線の照射時に発
生した電荷等のようなキャリアがレーザー遮蔽体に帯電
し、それによって素子や配線にダメージが与えられてし
まうのを防ぐことができる。
【0094】ヒューズの切断箇所は、上記のようなヒュ
ーズ材のみによって構成される。そして、両端の非切断
箇所は金属層が形成される。この非切断箇所は、配線1
0の間の表面保護膜上に形成された段差部上にかかるよ
うに配置される。このように、下地の段差部分に上記金
属層が積層される非切断箇所が配置されることによっ
て、下地の段差に起因するヒューズの断線不良を抑制す
ることができる。
ーズ材のみによって構成される。そして、両端の非切断
箇所は金属層が形成される。この非切断箇所は、配線1
0の間の表面保護膜上に形成された段差部上にかかるよ
うに配置される。このように、下地の段差部分に上記金
属層が積層される非切断箇所が配置されることによっ
て、下地の段差に起因するヒューズの断線不良を抑制す
ることができる。
【0095】図16には、ヒューズの一実施例のレイア
ウト図が示されている。ヒューズは、必要に応じて複数
個がまとめられて形成される。各ヒューズの切断箇所
は、その幅が例えば5〜10μmのように細くされる。
ヒューズの非切断箇所は、複数個が共通に形成されると
ともに、両端ではヒューズ群を両端は囲むように延長さ
れる。これにより、電源電圧VEE又は回路の接地電位
VCCのような電圧が与えられるとともに、ガードリン
グとしての機能も合わせ持つようにされる。
ウト図が示されている。ヒューズは、必要に応じて複数
個がまとめられて形成される。各ヒューズの切断箇所
は、その幅が例えば5〜10μmのように細くされる。
ヒューズの非切断箇所は、複数個が共通に形成されると
ともに、両端ではヒューズ群を両端は囲むように延長さ
れる。これにより、電源電圧VEE又は回路の接地電位
VCCのような電圧が与えられるとともに、ガードリン
グとしての機能も合わせ持つようにされる。
【0096】上記ガードリングとしての機能は次の通り
である。第1に静電気により外部からヒューズに高電圧
が印加されるのを抑制してヒューズの断線不良を防止す
る。第2に、レーザー光線によりヒューズを切断した際
に発生した電荷等のようなキャリアを逃し易くし、他に
悪影響を及ばないようにすることができる。第3に、不
純分イオン等の侵入を防ぐことができる。
である。第1に静電気により外部からヒューズに高電圧
が印加されるのを抑制してヒューズの断線不良を防止す
る。第2に、レーザー光線によりヒューズを切断した際
に発生した電荷等のようなキャリアを逃し易くし、他に
悪影響を及ばないようにすることができる。第3に、不
純分イオン等の侵入を防ぐことができる。
【0097】上記共通接続される非切断箇所には、点線
で示すようにスルーホールが形成される。このように非
切断部に沿ってスルーホールを延在させることにより、
ヒューズと表面保護膜との熱膨張計数の違いにより、表
面保護膜にクラック等が発生したとしても、そのクラッ
クが広がるを上記スルーホールによって阻止することが
できる。ヒューズの他端側は、個々に分割されて前記の
ような高抵抗が接続される。
で示すようにスルーホールが形成される。このように非
切断部に沿ってスルーホールを延在させることにより、
ヒューズと表面保護膜との熱膨張計数の違いにより、表
面保護膜にクラック等が発生したとしても、そのクラッ
クが広がるを上記スルーホールによって阻止することが
できる。ヒューズの他端側は、個々に分割されて前記の
ような高抵抗が接続される。
【0098】図17には、この発明に係るスタティック
型RAMが搭載される半導体集積回路装置の一実施例の
ブロック図が示されている。この実施例の半導体集積回
路装置は、大きく分けると前記のようなスタティック型
RAMからなるRAM部と、ゲートアレイからなる論理
部と、入出力部から構成される。RAM部は、前記図9
に示したようなスタティック型RAMが全体で4個設け
られる。すなわち、全体の構成は、半導体集積回路装置
の中央部で上下対称になるように、2分割されてRAM
部、論理部及び入出力部がそれぞれ設けられる。半導体
集積回路装置の上又は下半分において、RAM部は上下
に2個のスタティック型RAMが設けられる。
型RAMが搭載される半導体集積回路装置の一実施例の
ブロック図が示されている。この実施例の半導体集積回
路装置は、大きく分けると前記のようなスタティック型
RAMからなるRAM部と、ゲートアレイからなる論理
部と、入出力部から構成される。RAM部は、前記図9
に示したようなスタティック型RAMが全体で4個設け
られる。すなわち、全体の構成は、半導体集積回路装置
の中央部で上下対称になるように、2分割されてRAM
部、論理部及び入出力部がそれぞれ設けられる。半導体
集積回路装置の上又は下半分において、RAM部は上下
に2個のスタティック型RAMが設けられる。
【0099】図18には、1つのスタティック型RAM
の全体レイウアト図が示されている。上半分に中央にX
系のデコーダXDECが設けられる。このデコーダXD
ECには、前記Y系と同様なドライバが設けられる。
の全体レイウアト図が示されている。上半分に中央にX
系のデコーダXDECが設けられる。このデコーダXD
ECには、前記Y系と同様なドライバが設けられる。
【0100】左右に分割されたメモリアレイ(メモリマ
ット)の下側には前記バイアス回路やカラムスイッチ等
のような直接周辺回路が設けられる。この直接周辺回路
の下側には、メモリセルアの動作電圧を形成する内部電
源回路が設けられる。その下側には、ライトドライバW
D、センスアンプSAが配置される。
ット)の下側には前記バイアス回路やカラムスイッチ等
のような直接周辺回路が設けられる。この直接周辺回路
の下側には、メモリセルアの動作電圧を形成する内部電
源回路が設けられる。その下側には、ライトドライバW
D、センスアンプSAが配置される。
【0101】中央部において、VBBやVIEは、前記
のような基準電圧及び定電流源用の定電圧発生回路であ
る。XB及びYBは、アドレスバッファである。上記の
ような直接周辺回路に挟まれた部分に、Yデコーダと冗
長回路が設けられる。この冗長回路は、ヒューズ回路と
トランスミッションゲート及び冗長Yドライバから構成
される。図17において、スタティック型RAMが中央
で2分割されているのは、上記メモリアレイと直接周辺
及び内部電源やライトドライバ及びセンスアンプ等のよ
うな間接周辺回路とを区別するものである。
のような基準電圧及び定電流源用の定電圧発生回路であ
る。XB及びYBは、アドレスバッファである。上記の
ような直接周辺回路に挟まれた部分に、Yデコーダと冗
長回路が設けられる。この冗長回路は、ヒューズ回路と
トランスミッションゲート及び冗長Yドライバから構成
される。図17において、スタティック型RAMが中央
で2分割されているのは、上記メモリアレイと直接周辺
及び内部電源やライトドライバ及びセンスアンプ等のよ
うな間接周辺回路とを区別するものである。
【0102】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 (1) 冗長信号によりスイッチ制御されるスイッチM
OSFETを用いてアドレス信号又はそのデコード信号
の伝達経路又は最小電圧の伝達経路を切り替えて欠陥回
路をそれに対応した予備回路に切り替えることにより、
欠陥救済の有無に係わらず信号伝達経路の論理段数を同
じくできるので高速化を維持できるとともに簡単な回路
により構成できるという効果が得られる。
記の通りである。すなわち、 (1) 冗長信号によりスイッチ制御されるスイッチM
OSFETを用いてアドレス信号又はそのデコード信号
の伝達経路又は最小電圧の伝達経路を切り替えて欠陥回
路をそれに対応した予備回路に切り替えることにより、
欠陥救済の有無に係わらず信号伝達経路の論理段数を同
じくできるので高速化を維持できるとともに簡単な回路
により構成できるという効果が得られる。
【0103】(2) デコード信号を冗長信号によりス
イッチ制御により切り替えられるCMOSトランスミッ
ションゲートを用いて正規回路から冗長回路に切り替え
る構成を採ることにより、デコード信号に対応した1つ
のヒューズを切断するのみで上記冗長回路への切り替え
が可能になるという効果が得られる。
イッチ制御により切り替えられるCMOSトランスミッ
ションゲートを用いて正規回路から冗長回路に切り替え
る構成を採ることにより、デコード信号に対応した1つ
のヒューズを切断するのみで上記冗長回路への切り替え
が可能になるという効果が得られる。
【0104】(3) スイッチとしてCMOSトランス
ミッションゲートを用い、伝達する信号としてECLレ
ベルのような小振幅の信号とすることにより、信号伝達
特性の良好な部分を使用できるので、正規回路及び冗長
回路の動作を高速にできるという効果が得られる。
ミッションゲートを用い、伝達する信号としてECLレ
ベルのような小振幅の信号とすることにより、信号伝達
特性の良好な部分を使用できるので、正規回路及び冗長
回路の動作を高速にできるという効果が得られる。
【0105】(4) 上記デコード信号を形成する論理
回路として、ECLワイヤードオア回路を用いることに
より回路の簡素化と動作の高速化が実現できるという効
果が得られる。
回路として、ECLワイヤードオア回路を用いることに
より回路の簡素化と動作の高速化が実現できるという効
果が得られる。
【0106】(5) CMOSトランスミッションゲー
トを通して、デコード信号が供給される欠陥回路に対応
したECL回路及び冗長回路に対応したECL回路の入
力トランジスタのベースとコレクタ間、ベースとエミッ
タ間にはスイッチMOSFETを設けて、上記冗長信号
に応じてECL回路を構成する入力トランジスタのベー
ス電位がフローティングにならないようにスイッチ制御
することより、安定した欠陥救済動作を行わせることが
できるという効果が得られる。
トを通して、デコード信号が供給される欠陥回路に対応
したECL回路及び冗長回路に対応したECL回路の入
力トランジスタのベースとコレクタ間、ベースとエミッ
タ間にはスイッチMOSFETを設けて、上記冗長信号
に応じてECL回路を構成する入力トランジスタのベー
ス電位がフローティングにならないようにスイッチ制御
することより、安定した欠陥救済動作を行わせることが
できるという効果が得られる。
【0107】(6) 上記ヒューズ手段として、最上層
に形成された高融点の金属層を利用することより、安定
した電気的特性でしかも切断を容易にすることができる
という効果が得られる。
に形成された高融点の金属層を利用することより、安定
した電気的特性でしかも切断を容易にすることができる
という効果が得られる。
【0108】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、EC
L回路は、それと信号レベルが実質的に同等の小振幅に
されるNTL(ノン・スレッショルド・ロジック)回路
から構成されるものであってもよい。また、同様に構成
によりCMOS信号やTTL信号よりワード線やデータ
線の選択信号が形成される半導体記憶装置に適用するも
のであってもよい。この場合には、出力段にレベル変換
機能を設けることが必要ない。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、EC
L回路は、それと信号レベルが実質的に同等の小振幅に
されるNTL(ノン・スレッショルド・ロジック)回路
から構成されるものであってもよい。また、同様に構成
によりCMOS信号やTTL信号よりワード線やデータ
線の選択信号が形成される半導体記憶装置に適用するも
のであってもよい。この場合には、出力段にレベル変換
機能を設けることが必要ない。
【0109】ヒューズ素子は、前記のような金属層を用
いるもの代えてポリシリコン層を利用するものであって
もよい。このポリシリコン層からなるヒューズの切断に
は、レーザー光線を用いるものに代えてMOSFETに
より形成される電流を流すことにより溶断させる構成と
してもよい。このようなヒューズ素子に代えて、不揮発
性記憶素子や接合ダイオードやMOSFETを利用した
プログラマブル素子をを用いて冗長信号を形成するもの
であってもよい。この発明は、冗長回路を備えた半導体
記憶装置に広く利用できるものである。
いるもの代えてポリシリコン層を利用するものであって
もよい。このポリシリコン層からなるヒューズの切断に
は、レーザー光線を用いるものに代えてMOSFETに
より形成される電流を流すことにより溶断させる構成と
してもよい。このようなヒューズ素子に代えて、不揮発
性記憶素子や接合ダイオードやMOSFETを利用した
プログラマブル素子をを用いて冗長信号を形成するもの
であってもよい。この発明は、冗長回路を備えた半導体
記憶装置に広く利用できるものである。
【0110】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、冗長信号によりスイッチ制
御されるスイッチMOSFETを用いてアドレス信号又
はそのデコード信号の伝達経路又は参照電圧の伝達経路
を切り替えて欠陥回路をそれに対応した予備回路に切り
替えることにより、欠陥救済の有無に係わらず信号伝達
経路の論理段数を同じくできるので高速化を維持できる
とともに簡単な回路により構成できる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、冗長信号によりスイッチ制
御されるスイッチMOSFETを用いてアドレス信号又
はそのデコード信号の伝達経路又は参照電圧の伝達経路
を切り替えて欠陥回路をそれに対応した予備回路に切り
替えることにより、欠陥救済の有無に係わらず信号伝達
経路の論理段数を同じくできるので高速化を維持できる
とともに簡単な回路により構成できる。
【図1】この発明に係るヒューズの切断の有無によって
発生される冗長信号を受けて欠陥回路を予備回路に切り
替えるスイッチ回路の一実施例を示す回路図である。
発生される冗長信号を受けて欠陥回路を予備回路に切り
替えるスイッチ回路の一実施例を示す回路図である。
【図2】図1のようなヒューズとトランスミッションゲ
ートとを組み合わせた冗長回路の一実施例を示す基本的
回路図である。
ートとを組み合わせた冗長回路の一実施例を示す基本的
回路図である。
【図3】この発明を説明するためのスイッチMOSFE
Tの電流−電圧特性図である。
Tの電流−電圧特性図である。
【図4】この発明を説明するためのCMOSトランスミ
ッションゲートの抵抗特性図である。
ッションゲートの抵抗特性図である。
【図5】この発明に係るスタティック型RAMの一実施
例を示す概略ブロック図である。
例を示す概略ブロック図である。
【図6】上記スタティック型RAMにおける正規Yドラ
イバと、冗長Yドライバの一実施例を示す具体的回路図
である。
イバと、冗長Yドライバの一実施例を示す具体的回路図
である。
【図7】上記正規Yドライバの一実施例を示す具体的回
路図である。
路図である。
【図8】上記冗長Yドライバの他の一実施例を示す具体
的回路図である。
的回路図である。
【図9】この発明に係るスタティック型RAMの一実施
例を示す要部ブロック図である。
例を示す要部ブロック図である。
【図10】この発明に係るスタティック型RAMのメモ
リブロックにおける1つの相補データ線に関連する一実
施例を示す回路図である。
リブロックにおける1つの相補データ線に関連する一実
施例を示す回路図である。
【図11】この発明に係るX系冗長回路の一実施例を示
す回路図である。
す回路図である。
【図12】この発明に係るY系冗長回路の他の一実施例
を示す回路図である。
を示す回路図である。
【図13】この発明に係るY系冗長回路の他の一実施例
を示す回路図である。
を示す回路図である。
【図14】この発明に係るY系冗長回路の更に他の一実
施例を示す回路図である。
施例を示す回路図である。
【図15】この発明に用いられるヒューズ素子の一実施
例を示す概略素子構造断面図である。
例を示す概略素子構造断面図である。
【図16】この発明に用いられるヒューズ素子の一実施
例を示すレイアウト図である。
例を示すレイアウト図である。
【図17】この発明に係るスタティック型RAMが搭載
される半導体集積回路装置の一実施例を示すブロック図
である。
される半導体集積回路装置の一実施例を示すブロック図
である。
【図18】半導体集積回路装置に搭載される1つのスタ
ティック型RAMの一実施例を示す全体レイウアト図で
ある。
ティック型RAMの一実施例を示す全体レイウアト図で
ある。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 平本 俊郎
東京都青梅市今井2326番地 株式会社
日立製作所 デバイス開発センタ内
Claims (7)
- 【請求項1】 所定の信号を出力する信号源回路と、 上記信号源回路と正規回路とを接続する第1の伝達経路
と、 上記信号源回路と上記正規回路に対応する予備回路とを
接続する第2の伝達経路と、 ヒューズ手段または不揮発性記憶素子を含み、上記ヒュ
ーズ手段または不揮発性記憶素子の状態に対応したレベ
ルを有する冗長信号を出力する冗長信号発生回路と、 上記第1の伝達経路中に設けられ、上記冗長信号に基づ
きスイッチ制御される第1のCMOS構成のトランスミ
ッションゲートと、 上記第2の伝達経路中に設けられ、上記冗長信号に基づ
き上記第1のCMOS構成のトランスミッションゲート
と相補の関係でスイッチ制御される第2のCMOS構成
のトランスミッションゲートとを有し、上記CMOS構成のトランスミッションゲートを構成す
るMOSFETは、上記所定の信号に対して非飽和領域
のオン特性となる ことを特徴とする半導体集積回路装
置。 - 【請求項2】 請求項1において、 上記第1及び上記第2の伝達経路は、アドレス信号又は
そのデコード信号の伝達経路であることを特徴とする半
導体集積回路装置。 - 【請求項3】 請求項1において、 上記正規回路及び予備回路は、ECLゲート回路を有す
るものであり、 上部第1及び上記第2の伝達経路は、上記ECLゲート
回路に供給される入力信号の論理レベルを判定する参照
電圧の伝達経路であることを特徴とする半導体集積回路
装置。 - 【請求項4】 請求項1において、 上記第1のCMOS構成のトランスミッションゲート
は、上記第1の伝達経路中にソース・ドレイン経路を有
する第1導電型の第1MOSFETと上記第1MOSF
ETと並列に接続される第2導電型の第2MOSFET
とを有し、 上記第2のCMOS構成のトランスミッションゲート
は、上記第2の伝達経路中にソース・ドレイン経路を有
する第1導電型の第3MOSFETと上記第3MOSF
ETと並列に接続される第2導電型の第4MOSFET
とを有し、 上記第1MOSFETと上記第4MOSFETとは上記
冗長信号によってスイッチ制御され、上記第2MOSF
ETと上記第3MOSFETとは上記冗長信号の相補信
号によってスイッチ制御されることを特徴とする半導体
集積回路装置。 - 【請求項5】 請求項1ないし4のいずれかにおいて、 上記冗長信号は、欠陥の有無に応じて選択的に切断され
るヒューズ手段とそれに直列形態に接続された高抵抗素
子により形成されることを特徴とする半導体集積回路装
置。 - 【請求項6】 請求項5において、 上記ヒューズ手段は、最上層に形成された高融点の金属
層により構成されたヒューズ部を含むものであることを
特徴とする半導体集積回路装置。 - 【請求項7】 請求項6において、 上記ヒューズ部の下層には、配線層が遮蔽用のダミーと
して設けられるとともに、上記ヒューズ部に電気的に接
続されるものであることを特徴とする半導体集積回路装
置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13982192A JP3371971B2 (ja) | 1992-05-01 | 1992-05-01 | 半導体集積回路装置 |
US07/903,202 US5360988A (en) | 1991-06-27 | 1992-06-23 | Semiconductor integrated circuit device and methods for production thereof |
US08/332,078 US5519658A (en) | 1991-06-27 | 1994-11-01 | Semiconductor integrated circuit device and methods for production thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13982192A JP3371971B2 (ja) | 1992-05-01 | 1992-05-01 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05307897A JPH05307897A (ja) | 1993-11-19 |
JP3371971B2 true JP3371971B2 (ja) | 2003-01-27 |
Family
ID=15254257
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13982192A Expired - Fee Related JP3371971B2 (ja) | 1991-06-27 | 1992-05-01 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3371971B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5987632A (en) * | 1997-05-07 | 1999-11-16 | Lsi Logic Corporation | Method of testing memory operations employing self-repair circuitry and permanently disabling memory locations |
-
1992
- 1992-05-01 JP JP13982192A patent/JP3371971B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH05307897A (ja) | 1993-11-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10242733B2 (en) | Semiconductor memory device that can stably perform writing and reading without increasing current consumption even with a low power supply voltage | |
KR101168340B1 (ko) | 반도체 집적회로장치 | |
US5323353A (en) | Method and apparatus for repair of memory by redundancy | |
US4603404A (en) | Semiconductor memory device with redundant cells | |
US8711614B1 (en) | Memory elements with increased write margin and soft error upset immunity | |
EP0095721A2 (en) | Semiconductor memory device | |
US6314037B1 (en) | Semiconductor integrated circuit device using BiCMOS technology | |
US5457412A (en) | Semiconductor integrated circuit device including input circuitry to permit operation of a Bi-CMOS memory with ECL level input signals | |
TW201616274A (zh) | 半導體裝置 | |
US6128230A (en) | Semiconductor memory with PN junction potential reduction in a writing mode | |
KR100424510B1 (ko) | 반도체기억장치및센스회로방식 | |
US20190172522A1 (en) | SRAM Configuration Cell for Low-Power Field Programmable Gate Arrays | |
JP3371971B2 (ja) | 半導体集積回路装置 | |
US4744060A (en) | Bipolar-transistor type random access memory having redundancy configuration | |
US5274594A (en) | Static RAM | |
JPH0798983A (ja) | 半導体回路、基準電圧発生回路、アドレスデコード回路、および半導体記憶装置 | |
US5428312A (en) | ECL interface circuit | |
US5535166A (en) | Circuit for isolating and driving interconnect lines | |
US5959901A (en) | Static semiconductor memory of flip-flop circuit type with driving N-channel transistors | |
JP6779960B2 (ja) | 半導体装置 | |
JP2000100194A (ja) | 半導体装置の制御回路 | |
JPH0951076A (ja) | スタティック型ram | |
JP3109046B2 (ja) | 半導体集積回路装置 | |
JPH06232725A (ja) | 半導体集積回路装置 | |
KR100219068B1 (ko) | 반도체 메모리 장치의 행 디코더 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071122 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081122 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |