JP4716530B2 - 自己修理回路を用い、且つ記憶位置を永久に不能としてメモリ動作を検査する方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、デジタル電子メモリ素子の分野に関し、さらに詳細には製造過程においてこれらの素子類を検査する方法に関する。
【０００２】
【従来の技術】
メモリチップの製造業者にとって、メモリの機能を製造現場で検査するのが通例である。これらのチップが検査及び認証されユーザへの販売に向けて出荷されてしまうと、ユーザは、自分のシステムが正しく機能することについては、チップの信頼性に頼るのが一般的である。メモリアレイ回路チップの内部のメモリセルの密度および線幅がますます小さくなるに伴い（現在は、０．５ミクロン未満である）、この信頼性を達成することは一層困難になる。そこで、メモリ素子の製造業者にとっての課題の１つは、動作不良部品による歩留まり低下を起こすこと無く、メモリ容量を増やすことである。
【０００３】
メモリチップは、出荷される前に、メモリアレイ内部の各メモリセルが正しく動作することを確認する検査を受けるのが一般的である。この検査は、製造上の欠陥や劣化不良のために、チップ内部のメモリセルの大部分が不良となることが少なくないので、ルーチン的に行われる。
【０００４】
チップメモリは、かつて、チップ外のメモリ検査装置、即ち製造現場の自動検査装置（ＡＴＥ）を用いて検査されていた。チップが一旦出荷されてしまうと、この検査方法はユーザには利用できないので、ユーザ側で、不良のメモリセルを見つけ出すのは困難となる。ユーザが検査装置を利用できたとしても、現地修理は、費用と時間が掛かり非現実的である。
【０００５】
現地修理の複雑さ故に、内蔵自己検査（ＢＩＳＴ＝built-in self test）および内蔵自己修理（ＢＩＳＲ＝built-in self repair）の回路を備えたメモリチップもある。本明細書では、「BIST」なる用語は、実際の検査を指し、一方「ＢＩＳＴユニット」および「ＢＩＳＴ回路」は、内蔵自己検査（ＢＩＳＴ）を行う回路を指す。同様に、「ＢＩＳＲ」は、内蔵自己修理の処理を指し、「ＢＩＳＲユニット」および「ＢＩＳＲ回路」は、内蔵自己修理を行う回路を指す。ＢＩＳＴは、チップへの電源投入時（または起動時）に種々のパタンをメモリに対して読み書きし、不良メモリセルを決定することにより作用する。不良なセルが存在する場合、ＢＩＳＲ回路は、メモリアレイ内において、その不良なセルを含む行または列を予備の行または列に割り当て直す。したがって、このチップは、仮にすべてのセルが動作するわけでは無い場合でも、機能を果たすことができる。システムに電源が投入される度に、ＢＩＳＴおよびＢＩＳＲが行われるので、システムの次の起動までの間に発生する潜在的な故障も現場で発見することができる。
【０００６】
ＢＩＳＴおよびＢＩＳＲは、そのメモリ素子を含むシステムが起動される時に現れる動作条件で行われるので、この検査では、悪条件で誤動作しやすいメモリセルを特定できない可能性もある。例えば、ダイナミックメモリのセルのリフレッシュ間隔は温度と密接な関係があり、必要とされるセルのリフレッシュ間隔は、温度の増加とともに短縮される。ＢＩＳＴおよびＢＩＳＲにおいては、起動時にリフレッシュ間隔検査を行ってもよいが、その時点でのシステムの温度は、誤動作を誘発するには不十分である可能性がある。しかし、その後、メモリセルが１つでも誤動作を起こす点にまで、システムの温度が上昇する場合もある。 システム起動時にＢＩＳＴおよびＢＩＳＲが既に行われているので、ＢＩＳＲでは、それらのセルへのアクセスを予備のセルに切り替えられず、破局的なシステムエラーを招く恐れがある。
【０００７】
【発明が解決しようとする課題】
したがって、利用者側で故障を動的に検出及び修理する能力を依然として維持しながら、悪条件の下で誤動作を起こしやすいメモリ位置を特定して使用不能とする検査方法を提供することが望ましい。
【０００８】
【課題を解決するための手段】
先に概要を述べた課題は、本発明による検査方法により大部分解決される。一の実施例においては、指定された最悪の場合の条件下でしか発生し得ない誤動作をハード的な機能不良に変換するようなメモリ素子のための検査方法が与えられる。誤動作を起こすメモリ位置は、後に内蔵自己検査（ＢＩＳＴ）回路および内蔵自己修理（ＢＩＳＲ）回路によって検査および再割り当て(remap) が行われる。まず、予備の(redundant) 行位置および列位置を含むメモリアレイに対して一連の検査を行う。この一連の検査は、一般に、誤動作を最も誘発しそうな条件下で行う。動作不良を起こしていると判断される行位置および列位置は、利用できる予備の行および列の個数と共に、メモリ素子を走査して収集される。予備のメモリ位置が十分にある場合、誤動作する行と列は、対応するフューズ接続の各々を溶断することにより、永久に使用不能とされる(be disabled) 。次に、そのメモリ素子に電源が投入されると、ＢＩＳＴは、永久に不能とされたものも含めてハード的な機能不良を有する行と列とを検出する。以降、これらのメモリ位置へのアクセスは、ＢＩＳＲ回路により、リダイレクト(redirect)する（再割り当てされた予備のセルに切り替える）ことができる。次に、前記の一連の検査を再び実行し、さらに誤りが発見された場合、その素子は欠陥品と見なされる。
【０００９】
このように、メモリアレイにおいて誤動作の傾向がある行および列は、決して使用可能とされることはない。さらに、ＢＩＳＴ回路およびＢＩＳＲ回路により、基本的なメモリ機能の確認および故障しているアドレスの再割り当てを素子への電源投入の度に行うことが可能となる。メモリアレイの検査適用範囲が拡大されて好都合である。
【００１０】
本発明は、広く、追加の複数の行を含むメモリアレイを含むメモリ素子を検査する方法を意図したものである。本方法は、特定の組の動作条件の下で複数の行に対して所与の検査を行うこと、およびその所与の検査の結果に応じて前記の複数の行のうち特定の行が不良であると判断することを含む。本方法は、さらに、その特定の行へのメモリアクセスを永久に不能とすることも含む。さらに、通常の動作条件の間のメモリ素子への電源の投入に応じてこのメモリ素子に自己検査処理を行い、この処理により、メモリアレイ内の、前記の特定の行を含む動作不良の行を特定することも本方法に含まれる。最後に、本方法には、動作不良の各行に対し予備の行を使用可能にすることも含まれる。
【００１１】
さらに、本発明は、追加の複数の列を含むメモリアレイを含むメモリ素子を検査する方法を意図したものである。本方法は、特定の組の動作条件の下で複数の列に対して所与の検査を行うこと、およびその所与の検査の結果に応じて前記の複数の列のうち特定の列が不良であると判断することを含む。本方法は、さらに、その特定の列へのメモリアクセスを永久に不能とすることも含む。さらに、通常の動作条件の間のメモリ素子への電源の投入に応じてこのメモリ素子に自己検査処理を行い、この処理により、メモリアレイ内の、前記の特定の列を含む動作不良の列を特定することも本方法に含まれる。最後に、本方法には、動作不良の各列に対し予備の列を使用可能にすることも含まれる。
【００１２】
【発明の実施の形態】
図１は、メモリ素子１００の一実施例のブロック図である。同図において、メモリ素子１００は、内蔵自己検査（ＢＩＳＴ）ユニット１２０に接続された内蔵自己修理（ＢＩＳＲ）ユニット１１０および制御ブロック１３０を含む。制御ブロック１３０は、メモリ素子１００への種々の入力、すなわちアドレス１３２、ライトイネーブル１３４およびデータ入力信号１３６を受信する。メモリ素子１００には、行アドレスストローブ１５０および列アドレスストローブ１５２も入力されるが、これらの内部接続は、簡単のために図１には示していない。制御ブロック１３０は、メモリ素子１００の出力としてデータ出力信号１３８も伝える。ＢＩＳＲユニット１１０は、修正アドレスセレクト１１２、修正アドレス１１４および未修正アドレス１１６により制御ブロック１３０に結合され、エラーバス１２２によりＢＩＳＴユニット１２０に結合されている。ＢＩＳＴユニット１２０は、ＢＩＳＴセレクト１２４を含む幾つかの信号により制御ブロック１３０に結合される。メモリアレイ１４０は、制御ブロック１３０から種々の入力を受信し、及びＢＩＳＴユニット１２０および制御ブロック１３０の両方に出力を伝える。
【００１３】
概して、ＢＩＳＴおよびＢＩＳＲは、メモリ素子１００に用いることにより、欠陥のあるメモリセルに対する検査の適用範囲を改善することができる。実施例において、ＢＩＳＴユニット１２０は、起動時に種々の検査パタンでメモリアレイ１４０を巡回する。誤動作する行または列が検出される度に、この情報は、ＢＩＳＲユニット１１０に伝えられる。このユニット１１０では、その誤動作する位置へのアクセスをメモリアレイ内部の予備の行または列に割り当て直そうとする。ＢＩＳＲユニット１１０は、（未修正アドレス１１６で送られて）入力されるアドレスをすべて監視し、ＢＩＳＴによって検出された誤動作するアドレスの１つと一致するどうか判断する。一致する場合、ＢＩＳＲユニット１１０は、それに対する修正されたアドレス１１４を制御ブロック１３０に渡して、本来アドレス指定されたメモリ位置に代わって、新たに割り当てられた行または列がアクセスされるようにする。メモリアレイの各セルを検査するＢＩＳＴとアドレスのリダイレクト（修正アドレスへの割り当て）を行うＢＩＳＲとのこのような複合処理が、メモリチップへ電源を投入する度に実行される。
【００１４】
前述のように、ＢＩＳＴおよびＢＩＳＲは、起動時に誤動作するメモリ位置を検出するだけで、所与の時間経過した後に起こりうる誤動作（例えば、システムが暖まってから発生しうる温度関連の誤動作）を起こすメモリ位置を検出するものではない。しかし、これらのメモリ位置は、製造段階の検査中に検出され、永久に使用不能とされ得る。一の実施例においては、誤動作する行または列は、メモリセルに接続された制御線に設けられたフューズ接続を溶断することによって使用不能とされる。このようにすると、不能とされたメモリ位置は永久的な機能不良となっているので、ＢＩＳＴおよびＢＩＳＲは、現場でそれらのメモリ位置を特定することができるようになる。これらのアドレスへのアクセスは、ＢＩＳＲユニット１１０によって、機能する位置にリダイレクトされる。
【００１５】
メモリ素子１００の内部のメモリアレイ１４０にアクセスするには、行アドレスストローブ信号１５０とともにアドレス１３２上に行アドレスを出力して、メモリアレイ１４０内部の特定の行を選択する。そして、書込み動作の場合は、書き込まれるデータをデータ入力信号１３６上に出力しながら、ライトイネーブル１３４も活性化する。読出し動作の場合は、データ入力信号１３６上にはデータを出力せずに、ライトイネーブル１３４を不活性にする。次に、列アドレスストローブ信号１５２とともにアドレス１３２に列アドレスを出力して、メモリアレイ１４０内部の特定の列を選択する。そして、書込み動作の場合は、データ入力信号１３６上の値をメモリアレイ１４０内部の選択された行および列の交差点にあるメモリセルに書込み、読出し動作の場合は、選択された行および列の交差点にあるメモリセルの値をデータ出力信号１３８上に送る。
【００１６】
また、ＢＩＳＴユニット１２０は、制御ブロック１３０を通してメモリアレイ１４０に入力を送り出すこともできる。後述するように、ＢＩＳＴユニット１２０は、いろいろな種類の故障に対してメモリアレイ１４０内部のセルを検査するために、メモリアレイ１４０に対してパタンの読出しと書込みを行う。ＢＩＳＴセレクト信号１２４によって、外部のピン上に送られる信号に優先して、ＢＩＳＴからのアドレスおよび制御信号が選択される。ＢＩＳＴユニット１２０は、誤りを検出すると、エラーバス１２２経由でＢＩＳＲユニット１１０に誤動作情報を伝える。ＢＩＳＲユニット１１０は、誤動作するアドレスを記憶し、これらの位置へのアクセスをメモリアレイ１４０内部の予備の行または列へとリダイレクトする。ＢＩＳＲは、再割り当てする必要のあるアドレスへのアクセスをチェックするために、到来する未修正アドレス１１６を監視する。そのような状態が検出された場合、ＢＩＳＲは、修正アドレスセレクト信号１１２によって与えられる選択制御信号と共に、修正アドレスを修正アドレス１１４上に送る。
【００１７】
図２は、図１に示したメモリ素子１００を部分的に詳細に示すブロック図である。図１の回路部分と対応する回路部分には、同一の番号を付してある。
【００１８】
図２に示したＢＩＳＴユニット１２０の部分は、状態機構制御(state machine controller)部２１０、ＢＩＳＴアドレス発生器２２０、ＢＩＳＴデータ発生器２３０および比較器２４０を含む。状態機構制御部２１０は、ＢＩＳＴアドレス発生器２２０およびＢＩＳＴデータ発生器２３０への入力の他にＢＩＳＴライトイネーブル信号２３４も出力する。ＢＩＳＴアドレス発生器２２０は、ＢＩＳＴアドレス２３２を出力し、一方、ＢＩＳＴデータ発生器２３０は、ＢＩＳＴデータ入力信号２３６を出力する。ＢＩＳＴデータ入力信号２３６は、比較器２４０にも入力され、該比較器２４０は、メモリアレイ１４０からデータ出力信号１３８も受信する。比較器２４０の出力であるエラー信号２４８は、エラーバス１２２の一部としてＢＩＳＴアドレス２３２と共にＢＩＳＲユニット１１０に送られる。ＢＩＳＴアドレス２３２、ＢＩＳＴライトイネーブル２３４およびＢＩＳＴデータ入力信号２３６は、マルチプレクサ制御信号であるＢＩＳＴセレクト１２４と共に制御ブロック１３０に送られる。
【００１９】
図２に示した制御ブロック１３０の部分は、アドレスマルチプレクサ２５０、修正アドレスマルチプレクサ２５２、ライトイネーブルマルチプレクサ２５４およびデータ入力マルチプレクサ２５６を含む。アドレスマルチプレクサ２５０は、外部のピンからのアドレス１３２とＢＩＳＴアドレス２３２との間の選択を（ＢＩＳＴセレクト１２４に基づいて）行い、未修正アドレス１１６を修正アドレスマルチプレクサ２５２とＢＩＳＲユニット１１０に送る。また、修正アドレスマルチプレクサ２５２は、ＢＩＳＲユニット１１０から、修正アドレス１１４を制御信号としての修正アドレスセレクト１１２と共に受信する。修正アドレスマルチプレクサ２５２の出力は、アレイアドレス２４２であり、これはメモリアレイ１４０に渡される。ライトイネーブルマルチプレクサ２５４は、外部のピンからのライトイネーブル１３４とＢＩＳＴライトイネーブル２３４との間の選択を（ＢＩＳＴセレクト１２４に基づいて）行い、アレイライトイネーブル２４４をメモリアレイ１４０に送る。同様に、データ入力マルチプレクサ２５６は、外部のピンからのデータ入力１３６とＢＩＳＴデータ入力２３６との間の選択を（ＢＩＳＴセレクト１２４に基づいて）行い、アレイデータ入力２４６をメモリアレイ１４０に送る。
【００２０】
メモリ素子１００に電源が投入されると、ＢＩＳＴユニット１２０は、メモリアレイ１４０の動作を確認する検査アルゴリズムを開始する。典型的な検査パタンでは、縮退故障、ブリッジ故障およびデータ保持故障に対してメモリアレイ１４０を検査できる。縮退故障は、特定のセルがある値に縮退し（固定され）ていることを示し、ブリッジ故障は、あるセルが隣接するセルに短絡していることを示す。データ保持故障は、セルがリフレッシュ間隔仕様を満たさなくなったことを示す。
【００２１】
メモリ素子１００の一実施例において、ＢＩＳＲユニット１１０は、種々の検査パタン間を循環するようにプログラムされた単なる状態機構である。ＢＩＳＴアドレス発生器２２０は、検査アルゴリズムによって指定された順序でアドレスを発生する。一の実施例においては、ＢＩＳＴアドレス発生器２２０は、メモリアレイ１４０の第１アドレスを指すように初期化され、その後、状態機構制御部２１０からの適切な入力信号に応じて利用可能なアドレス位置をすべて通って巡回するところの単なる計数回路でもよい。さらに、状態機構制御部２１０は、検査アルゴリズムが規定するところにしたがって、読出し動作か書込み動作の何れかを選択するＢＩＳＴライトイネーブル信号２３４をメモリアレイ１４０に送る。ＢＩＳＴデータ発生器２３０は、状態機構制御部２１０からの付加的な制御信号に応じてＢＩＳＴデータ入力信号２３６上にデータ値を発生する。このデータ値は、書込みサイクル中は、アレイデータ入力信号２４６によりメモリアレイ１４０に送られる。読出しサイクルの期間中は、このデータ値は、ＢＩＳＴデータ入力信号２３６により比較器２４０に送られ、該比較器２４０は、データ出力信号１３８上のメモリアレイ１４０の出力も受信する。そこで、比較器２４０は、ＢＩＳＴデータ入力信号２３６上の値とデータ出力信号１３８上の値とを比較し、不一致が検出された場合、エラー信号２４８を活性化する。このエラー信号２４８とＢＩＳＴアドレス２３２（これは、誤動作するアドレスを示す）は、エラーバス１２２としてＢＩＳＲユニット１１０に送られる。
【００２２】
ＢＩＳＴユニット１２０の検査が終了すると、状態機構制御部２１０は、活動を止め、もはやＢＩＳＴセレクト１２４を活性化することはない。この時点で、メモリ素子１００は、外部のピンからのメモリアレイ１４０に対する要求に応えられるようになる。ＢＩＳＴセレクト１２４が不活性なので、アドレスマルチプレクサ２５０ではアドレス１３２が、ライトイネーブルマルチプレクサ２５４ではライトイネーブル１３４が、そしてデータ入力マルチプレクサ２５６ではデータ入力１３６が、それぞれ選択されることになる。したがって、これらの信号が、それぞれのマルチプレクサを通してメモリアレイ１４０に送られる。
【００２３】
図３は、ＢＩＳＲユニット１１０の一実施例のブロック図である。図１の回路部分に対応する回路部分には、同一の番号を付してある。
【００２４】
同図において、ＢＩＳＲユニット１１０は、行自己修理ユニット３１０、列自己修理ユニット３２０、ＢＩＳＲ制御論理回路３３０、行／列アドレス修正マルチプレクサ３４０および誤り検出論理回路３５０を含む。未修正アドレス１１６が、行自己修理ユニット３１０と列自己修理ユニット３２０の両方に送られる。行自己修理ユニット３１０は、未修正アドレス１１６を索引として、行故障署名記憶領域３１２への照会を行い、その署名があれば、行的中信号３１６をＢＩＳＲ制御論理回路３３０に送る。行自己修理ユニット３１０は、行アドレス修正記憶領域３１４も含み、この行アドレス修正記憶領域３１４は、行故障署名記憶領域３１２内の各位置に対して対応するエントリーを含む。これらのエントリーの１つが、誤り検出論理回路３５０からの入力によって選択されると、その選択されたエントリーは、行アドレス修正３３４上を、行／列アドレス修正マルチプレクサ３４０に送られる。同様に、列自己修理ユニット３２０は、未修正アドレス１１６を索引として、列故障署名記憶領域３２２への照会を行い、その署名があれば、列的中信号３２６をＢＩＳＲ制御論理回路３３０に送る。列自己修理ユニット３２０は、列アドレス修正記憶領域３２４も含み、この列アドレス修正記憶領域３２４は、列故障署名記憶領域３２２内の各位置に対して対応するエントリーを含む。これらのエントリーの１つが、誤り検出論理回路３５０からの入力によって選択されると、その選択されたエントリーは、列アドレス修正３３６上を、行／列アドレス修正マルチプレクサ３４０に送られる。ＢＩＳＲ制御論理ブロック３３０は、制御ブロック１３０から行／列セレクト信号を、行的中信号３１６および列的中信号３２６と共に受信し、修正アドレスセレクト１１２を制御ブロック１３０へ送り、且つ行／列アドレス修正セレクト３３２を行／列アドレス修正マルチプレクサ３４０に送る。行／列アドレス修正マルチプレクサ３４０は、行アドレス修正３３４と列アドレス修正３３６との間の選択を行／列アドレス修正セレクト３３２に基づいて行い、修正アドレス１１４を出力する。誤り検出論理回路３５０は、エラーバス１２２（エラー信号２４８とＢＩＳＴアドレス２３２を含む）を受け取り、エラーアドレスを行自己修理ユニット３１０と列自己修理ユニット３２０に送る。
【００２５】
図２に関連して述べたように、ＢＩＳＴは、素子の電源投入時にメモリアレイ１４０に対して行われる。比較器２４０は、エラーを検出すると、エラー信号２４８を活性化し、ＢＩＳＴアドレス２３２と共に誤り検出論理回路３５０に出力する。エラー信号２４８が有効な時は、対応するＢＩＳＴアドレス２３２が、行自己修理ユニット３１０と列自己修理ユニット３２０との両方に送られる。これらのユニットの１つが、制御ブロック１３０から送られる行／列セレクト論理信号（図示せず）によって、誤動作するアドレスを記憶する。誤動作するアドレスが行アドレスならば、記憶場所は、行故障署名記憶領域３１２の内部ということになる。逆に、誤動作するアドレスが列アドレスならば、記憶場所は、列故障署名記憶領域３２２の内部ということになる。
【００２６】
故障の行アドレスが、検出され且つ行故障署名記憶領域３１２に記憶されると、予備の行アドレスが（利用可能であれば）、故障位置に割り当てられ、行アドレス修正記憶領域３１４に記憶される。同様に、故障の列アドレスが、検出され且つ列故障署名記憶領域３２２に記憶されると、予備の列アドレスが（利用可能であれば）、故障位置に割り当てられ、列アドレス修正記憶領域３２４に記憶される。一実施例では、メモリアレイ１４０の列検査の期間中は、行自己修理ユニット３１０が動作し、一方行検査の期間中は、列自己修理ユニット３２０が動作する。これにより、列の故障が行検査の結果に影響することを防ぎ、及びこの逆の事態も防ぐ。前記の何れの場合も、予備の記憶位置が利用できない場合、ＢＩＳＲは、ＢＩＳＴと通信して、アドレスの再割り当てが不可能であったことを示す。すると、ＢＩＳＴは、そのメモリ素子１００が欠陥品であることを示す致命的故障であることを表示する。
【００２７】
ＢＩＳＴが完了すると、メモリ素子１００は、標準の動作を開始する。即ち、ＢＩＳＴにより発生される信号に代わり、対応するアドレス１３２、ライトイネーブル１３４およびデータ入力信号１３６により、メモリアレイ１４０への要求が行われる。この場合、アドレス１３２は、アドレスマルチプレクサ２５０により選択され、未修正アドレス１１６上を、ＢＩＳＲユニット１１０内の行自己修理ユニット３１０と列自己修理ユニット３２０の両方に送られる。そのアクセスが行アドレスか列アドレスかによって、何れかのユニットが選択される。
【００２８】
そのアドレスが行アドレスであれば、未修正アドレス１１６を索引として、行故障署名記憶領域３１２への照会を行う。照会対象が発見された場合、行的中信号３１６をＢＩＳＲ制御論理回路３３０に対して活性化する。このアクセスは列アドレスに対するものではないので、列的中信号３２６は活性にならない。また、行故障署名記憶領域３１２で発見された照会対象に対応する行アドレス修正記憶領域３１４におけるエントリーは、行アドレス修正３３４上を行／列アドレス修正マルチプレクサ３４０に送られる。ＢＩＳＲ制御論理回路３３０は、行／列アドレス修正セレクト３３２をマルチプレクサ３４０に出力することにより、修正アドレス１１４として送るべき行アドレス修正３３４を選択する。さらに、ＢＩＳＲ制御論理回路３３０は、活性化されている行的中信号３１６に応じて修正アドレスセレクト１１２を活性にする。前述のように、修正アドレスセレクト１１２は、制御論理ブロック１３０において、メモリアレイ１４０に送るべく修正アドレス１１４または未修正アドレス１１６を選択するために用いられる。
【００２９】
同様に、そのアドレスが列アドレスであれば、未修正アドレス１１６を索引として、列故障署名記憶領域３２２への照会を行う。照会対象が発見された場合、列的中信号３２６をＢＩＳＲ制御論理回路３３０に対して活性化する。このアクセスは行アドレスに対するものではないので、行的中信号３１６は活性にならない。また、列故障署名記憶領域３２２で発見された照会対象に対応する列アドレス修正記憶領域３２４におけるエントリーは、列アドレス修正３３６上を行／列アドレス修正マルチプレクサ３４０に送られる。ＢＩＳＲ制御論理回路３３０は、行／列アドレス修正セレクト３３２をマルチプレクサ３４０に出力することにより、修正アドレス１１２として送るべき列アドレス修正３３４を選択する。さらに、ＢＩＳＲ制御論理回路３３０は、活性化されている列的中信号３１６に応じて修正アドレスセレクト１１４を活性にするは、行アドレス修正３３４上を行／列アドレス修正マルチプレクサ３４０に送られる。ＢＩＳＲ制御論理回路３３０は、行／列アドレス修正セレクト３３２をマルチプレクサ３４０に出力することにより、修正アドレス１１４として送るべき行アドレス修正３３４を選択する。さらに、ＢＩＳＲ制御論理回路３３０は、活性化されている行的中信号３１６に応じて修正アドレスセレクト１１２を活性にする。前述のように、修正アドレスセレクト１１２は、制御論理ブロック１３０において、メモリアレイ１４０に送るべく修正アドレス１１４または未修正アドレス１１６を選択するために用いられる。
【００３０】
既に述べたように、ＢＩＳＴユニット１２０およびＢＩＳＲユニット１１０は、メモリアレイ１４０において誤動作するメモリセルを電源投入時に検出する。そして、これらのアドレスへのアクセスを他の位置に接続することにより、メモリ素子１００の連続動作が可能となる。しかし、ＢＩＳＴを行った後に、メモリアレイ１４０の特定の行または列が故障すると、ＢＩＳＲユニット１１０による再割り当ては為されない。したがって、ＢＩＳＴとＢＩＳＲは、ある種のメモリ故障、特にある期間が過て発生するような故障や悪い動作条件の下で起こるような故障は検出できないことがある。そのような誤動作を起こしやすい行または列へのアクセスは、データ損失を招く恐れが潜在的にある。メモリ素子が顧客の現場に一旦出荷されると、これらの限界付近にある(marginal)メモリセルを特定することは困難且つ非現実的であるが、そのようなセルも製造過程で比較的容易に発見することができる。限界にある行および列を特定して、永久に使用不能とすることにより、後に利用者の現場で行われるＢＩＳＴおよびＢＩＳＲの反復によって、それらの行および列へのアクセスを検出して再割り当てすることができるようになる。後述するように、これらの行および列は、誤動作する行または列に付けられたフューズ接続を溶断することにより使用不能としてもよい。
【００３１】
図４は、メモリアレイ１４０とこれに対応する書込み回路の一実施例のブロック図である。メモリアレイ１４０内部の読取り回路は、簡単のために省略した。図１の回路部分に対応する回路部分は、同一の番号で示した。
【００３２】
図４において、メモリアレイ１４０は、行デコーダ４１０に接続された複数のメモリセル４３０Ａ〜４３０Ｑ（以降、セル４３０と言う）、列デコーダ４２０およびセンスアンプ（センス増幅器）ブロック４４０を含む。また、セル４３０は、予備の行４１２を含み、これは、セル４３０Ｍ、４３０Ｎ、４３０Ｐおよび４３０Ｑを含む。さらに、セル４３０は、予備の列４２２を含み、これは、セル４３０Ｄ、４３０Ｈ、４３０Ｌおよび４３０Ｑを含む。セル４３０は、ライトワード線４３２Ａ〜Ｄ（以降、ライトワード線４３２と言う）により行デコーダ４１０に接続される。各ライトワード線４３２は、対応する行フューズ接続４３６Ａ〜Ｄ（以降、行フューズ接続４３６と言う）を含む。行フューズ接続４３６の各々は、フューズ接続の１つを溶断することにより、その行を行デコーダ４１０から絶縁して該行を使用不能にするように構成される。同様に、セル４３０は、ライトビット線４３４Ａ〜Ｄ（以降、ライトビット線４３４と言う）により列デコーダ４２０およびセンス増幅器ブロック４４０に接続される。各ライトビット線４３４は、対応する列フューズ接続４３８Ａ〜Ｄ（以降、列フューズ接続４３８と言う）を含む。列フューズ接続４３８の各々は、フューズ接続の１つを溶断することにより、その列を列デコーダ４２０から絶縁して該列を使用不能にするように構成される。行デコーダ４１０および列デコーダ４２０は、簡単のために図４に図示しない他の制御信号と共に制御ブロック１３０からアレイアドレス２４２を受信する。列デコーダ４２０は、さらにアレイデータ入力バス２４６上の入力データも受信して、データ出力信号１３８を出力として伝える。
【００３３】
メモリアレイ１４０の特定のセルに値を書き込むには、まず行のアクセスを示す適切な制御信号と共に、行アドレスをアレイアドレス２４２に送る。行デコーダ４１０は、特定のライトワード線４３２を活性化して、その行のすべてのセルを活性化する。次に、列のアクセスを示す適切な制御信号と共に、列アドレスをアレイアドレス２４２上を、列デコーダ４２０に与える。また、書き込むべき所望のデータ値は、アレイデータ入力信号２４６上に送る。列デコーダ４２０は、前記の列アドレスに応じて特定のライトビット線４３４を選択して、所望のデータ値が適切なライトビット線４３４に送られるように、センス増幅器ブロック４４０の対応するセンスアンプを活性化する。なお、選択された行に対応する行フューズ接続４３６または選択された列に対応する列フューズ接続４３８が溶断された場合、その位置に対する以降の書込みアクセスは、不成功となる。後述するように、これらのフューズ接続を溶断することにより、メモリアレイ１４０中の、動作特性が限界付近にあるような位置を、使用不能とすることができるので好都合である。
【００３４】
なお、メモリアレイ１４０に示したフューズ接続の別の実施例も可能である。例えば、行および列のフューズ接続は、アレイのリードワード線およびリードビット線に実施して同様の効果を得てもよい。
【００３５】
前記のとおり、ＢＩＳＴユニット１２０およびＢＩＳＲユニット１１０は、メモリアレイ１４０に一連の検査を行い、そのアレイの正しい動作を確認する。典型的な検査シーケンスとしては、メモリアレイ１４０のすべてのセル４３０に論理的に低い値を書き込み、続いてすべてのセルから値を読み出して、書込みが正しく行われたかどうかを判断してもよい。同様の検査を論理的に高い値を用いて行ってもよい。行および列は、予備のものも含め、すべてこのように検査するのが通常である。誤りが見つかった場合、誤動作する位置のアドレスをＢＩＳＲユニット１１０に報告する。そのアクセスが、予備でない行または列（図４では、ライトワード線４３２Ａ〜Ｃに対応する行およびライトビット線４３４Ａ〜Ｃに対応する列）に対するものであるならば、ＢＩＳＲユニット１１０は、誤動作する位置を予備の行または列（図４では、予備の行４１２または予備の列４２２）に再割当てしようとする。予備の行または列の何れかが、欠陥があると分かった場合、それは再割当てには使用されない。単一のセルが誤動作する場合、その行または列の一方を再割当てしてもよい。１行中の複数のセルが誤動作する（ライトワード線４３２の不良により起こり得る）場合、その行を再割当てする。同様に、１列中の複数のセルが誤動作する場合、その列を再割当てする。予備の行および列が利用できる限り、ＢＩＳＲユニット１１０は、誤動作する位置の再割当てを続ける。再割当て可能な数より多い故障が検出される場合、ＢＩＳＲユニット１１０は、致命的エラーを表示をする。
【００３６】
ＢＩＳＲユニット１１０は、前述のように、誤動作する行／列のアドレスと共に、それに対応する再割当てされたアドレスを記憶する。誤動作するアドレスへのその後のアクセスは、ＢＩＳＲによって検出され、それは未修正アドレスバス１１６経由のメモリ要求をすべて監視する。そして、ＢＩＳＲユニット１１０は、制御ブロック１３０に対し、修正アドレス１１４を修正アドレスセレクト１１２と共に供給する。このようにして、誤動作するアドレスは、メモリアレイ１４０に提示される前に、再割当てされたアドレスで置き換えられる。
【００３７】
図５は、メモリ素子１００に対する検査方法５００のフローチャートである。同図において、方法５００は、ステップ５１０で始まり、該ステップはメモリ素子１００内部のメモリアレイ１４０に対して一連の特定の検査を行う。次に、ステップ５２０において、その結果を処理し、誤動作する行または列があるかどうか判断する。誤動作する行も列もない場合、ステップ５８０を実行し、メモリ素子が動作可能である(be operational)ことを示す。誤動作する行または列が存在する場合、ステップ５３０において、メモリアレイ１４０において利用できる予備の行および列の個数と共に、これらのアドレスを、メモリ素子１００を走査して収集する。ステップ５４０において、利用できる予備の行および列の個数を誤動作する行および列の個数と比較する。充分な数の行または列が利用できない場合、ステップ５９０において、その部品は欠陥があることを示す。しかし、充分な数の行および列がある場合、ステップ５５０において、ステップ５１０で行った一連の特定の検査に通らなかったメモリ位置は、その行または列に関係付けられたフューズ接続を溶断することによって使用不能とする。これにより、特定の組の動作条件下でしか起こり得ない故障が、起動時にＢＩＳＴおよびＢＩＳＲによって常に検出できる機能的故障へと変換される。ステップ５６０において、ＢＩＳＲを用いて、前記の一連の特定の検査を再実行する。充分な数の行および列が残っている場合、ステップ５５０において使用不能とした行および列を予備の位置にリダイレクトする。ステップ５７０において、誤動作する位置の有無を再び判断する。誤動作する行または列（禁止された行および列は、再割当てされているので、検査に通るはずである）がある場合、ステップ５９０を実行し、その部品は欠陥品であると見なす。誤動作する行も列もない場合、ステップ５８０を実行し、その素子は動作可能であるとする。
【００３８】
一の実施例においては、導通性と漏れとに対する標準的なD.C.検査を初めに行った後、メモリ素子１００に対して既に述べたような一連の検査を行う。一連の検査は、高い供給電圧と低い供給電圧の両方で行われる全体的機能検査で始まる。この検査には、タイミング的に緩い制約があるだけの種々のリード／ライトパタンが用いられる。すなわち、素子の基本的機能が検査され、その速度は必ずしも検査されない。この検査中に検出される故障は、後で使用するために、走査して収集され、且つすべて記録される。次に、定格速度検査を行う。これは、全体的機能検査に似ているが、素子の定格速度で行われる。この場合も、誤動作する位置が、すべて走査及び記録される。次に、素子１００に対し低い電圧で書込み、高い電圧で読み出す等の「電圧衝撃」検査を行う。この検査結果も同様に記録する。最後に、各メモリセルを調べてデータ保持性を確認するリフレッシュ検査を行う。前述のように、誤動作する位置を走査して収集する。これらの検査は、最悪の条件をシミュレートするために高温または高電圧で行ってもよい。
【００３９】
次に、誤動作する行および列の総数と予備の行および列の利用可能な数を比較する後処理ルーチンを行う。前記の一連の検査で検出される故障を処理できるだけ充分な個数の予備の位置がない場合、その素子は使用不能と見なされる。しかし、利用できる予備の行および列が充分ある場合は、誤動作する行および列は、それらに対応するフューズ接続を溶断することにより使用不能としてもよい。誤動作する位置は、レーザ光線を用いて所望のフューズ接続を溶断する装置に供給する。一の実施例においては、メモリアレイを収容する集積回路の最上金属層にフューズ接続を備える。
【００４０】
次に、前記の一連の検査を通常の動作条件の下で再び実行する。使用不能とされたメモリ位置は、ＢＩＳＲユニット１１０によって特定され、且つリダイレクトされる筈である。仮に、誤動作する位置が依然として見つかるならば、その部品は欠陥があると見なされる。しかし、すべての位置が検査に通るならば、その部品は動作可能であると考えられる。
【図面の簡単な説明】
【図１】メモリ素子の一実施例のブロック図である。
【図２】メモリ素子に内蔵された自己検査及び制御回路の一実施例のブロック図である。
【図３】メモリ素子に内蔵された自己修理回路の一実施例のブロック図である。
【図４】予備の行および列を含んだメモリアレイの一実施例のブロック図である。
【図５】メモリ素子を検査する方法の一実施例のフローチャートである。
【符号の説明】
１００ メモリ素子
１１０ ＢＩＳＲユニット
１１２ 修正アドレスセレクト
１１４ 修正アドレス
１１６ 未修正アドレス
１２０ ＢＩＳＴユニット
１２２ エラーバス
１２４ ＢＩＳＴセレクト
１３０ 制御ブロック
１３２ アドレス
１３４ ライトイネーブル
１３６ データ入力
１３８ データ出力
１４０ メモリアレイ
１５０ 行アドレスストローブ
１５２ 列アドレスストローブ
２１０ 状態機構制御部
２２０ ＢＩＳＴアドレス発生器
２３０ ＢＩＳＴデータ発生器
２３２ ＢＩＳＴアドレス
２３４ ＢＩＳＴライトイネーブル
２３６ ＢＩＳＴデータ入力
２４０ 比較器
２４２ アレイアドレス
２４４ アレイライトイネーブル
２４６ アレイデータ入力
２４８ エラー信号
２５０ アドレスマルチプレクサ
２５２ 修正アドレスマルチプレクサ
２５４ ライトイネーブルマルチプレクサ
２５６ データ入力マルチプレクサ
３１０ 行自己修理ユニット
３１２ 行故障署名記憶領域
３１４ 行アドレス修正記憶領域
３１６ 行的中信号
３２０ 列自己修理ユニット
３２２ 列故障署名記憶領域
３２４ 列アドレス修正記憶領域
３２６ 列的中信号
３３０ ＢＩＳＲ制御論理回路
３３２ 行／列アドレス修正セレクト
３３４ 行アドレス修正
３３６ 列アドレス修正
３４０ 行／列アドレス修正マルチプレクサ
３５０ 誤り検出論理回路
４１０ 行デコーダ
４１２ 予備の行
４２０ 列デコーダ
４２２ 予備の列
４３０Ａ〜４３０Ｑ メモリセル
４３２ ライトワード線
４３４ ライトビット線
４３６ 行フューズ接続
４３８ 列フューズ接続
４４０ センス増幅器ブロック
【発明の属する技術分野】
本発明は、デジタル電子メモリ素子の分野に関し、さらに詳細には製造過程においてこれらの素子類を検査する方法に関する。
【０００２】
【従来の技術】
メモリチップの製造業者にとって、メモリの機能を製造現場で検査するのが通例である。これらのチップが検査及び認証されユーザへの販売に向けて出荷されてしまうと、ユーザは、自分のシステムが正しく機能することについては、チップの信頼性に頼るのが一般的である。メモリアレイ回路チップの内部のメモリセルの密度および線幅がますます小さくなるに伴い（現在は、０．５ミクロン未満である）、この信頼性を達成することは一層困難になる。そこで、メモリ素子の製造業者にとっての課題の１つは、動作不良部品による歩留まり低下を起こすこと無く、メモリ容量を増やすことである。
【０００３】
メモリチップは、出荷される前に、メモリアレイ内部の各メモリセルが正しく動作することを確認する検査を受けるのが一般的である。この検査は、製造上の欠陥や劣化不良のために、チップ内部のメモリセルの大部分が不良となることが少なくないので、ルーチン的に行われる。
【０００４】
チップメモリは、かつて、チップ外のメモリ検査装置、即ち製造現場の自動検査装置（ＡＴＥ）を用いて検査されていた。チップが一旦出荷されてしまうと、この検査方法はユーザには利用できないので、ユーザ側で、不良のメモリセルを見つけ出すのは困難となる。ユーザが検査装置を利用できたとしても、現地修理は、費用と時間が掛かり非現実的である。
【０００５】
現地修理の複雑さ故に、内蔵自己検査（ＢＩＳＴ＝built-in self test）および内蔵自己修理（ＢＩＳＲ＝built-in self repair）の回路を備えたメモリチップもある。本明細書では、「BIST」なる用語は、実際の検査を指し、一方「ＢＩＳＴユニット」および「ＢＩＳＴ回路」は、内蔵自己検査（ＢＩＳＴ）を行う回路を指す。同様に、「ＢＩＳＲ」は、内蔵自己修理の処理を指し、「ＢＩＳＲユニット」および「ＢＩＳＲ回路」は、内蔵自己修理を行う回路を指す。ＢＩＳＴは、チップへの電源投入時（または起動時）に種々のパタンをメモリに対して読み書きし、不良メモリセルを決定することにより作用する。不良なセルが存在する場合、ＢＩＳＲ回路は、メモリアレイ内において、その不良なセルを含む行または列を予備の行または列に割り当て直す。したがって、このチップは、仮にすべてのセルが動作するわけでは無い場合でも、機能を果たすことができる。システムに電源が投入される度に、ＢＩＳＴおよびＢＩＳＲが行われるので、システムの次の起動までの間に発生する潜在的な故障も現場で発見することができる。
【０００６】
ＢＩＳＴおよびＢＩＳＲは、そのメモリ素子を含むシステムが起動される時に現れる動作条件で行われるので、この検査では、悪条件で誤動作しやすいメモリセルを特定できない可能性もある。例えば、ダイナミックメモリのセルのリフレッシュ間隔は温度と密接な関係があり、必要とされるセルのリフレッシュ間隔は、温度の増加とともに短縮される。ＢＩＳＴおよびＢＩＳＲにおいては、起動時にリフレッシュ間隔検査を行ってもよいが、その時点でのシステムの温度は、誤動作を誘発するには不十分である可能性がある。しかし、その後、メモリセルが１つでも誤動作を起こす点にまで、システムの温度が上昇する場合もある。 システム起動時にＢＩＳＴおよびＢＩＳＲが既に行われているので、ＢＩＳＲでは、それらのセルへのアクセスを予備のセルに切り替えられず、破局的なシステムエラーを招く恐れがある。
【０００７】
【発明が解決しようとする課題】
したがって、利用者側で故障を動的に検出及び修理する能力を依然として維持しながら、悪条件の下で誤動作を起こしやすいメモリ位置を特定して使用不能とする検査方法を提供することが望ましい。
【０００８】
【課題を解決するための手段】
先に概要を述べた課題は、本発明による検査方法により大部分解決される。一の実施例においては、指定された最悪の場合の条件下でしか発生し得ない誤動作をハード的な機能不良に変換するようなメモリ素子のための検査方法が与えられる。誤動作を起こすメモリ位置は、後に内蔵自己検査（ＢＩＳＴ）回路および内蔵自己修理（ＢＩＳＲ）回路によって検査および再割り当て(remap) が行われる。まず、予備の(redundant) 行位置および列位置を含むメモリアレイに対して一連の検査を行う。この一連の検査は、一般に、誤動作を最も誘発しそうな条件下で行う。動作不良を起こしていると判断される行位置および列位置は、利用できる予備の行および列の個数と共に、メモリ素子を走査して収集される。予備のメモリ位置が十分にある場合、誤動作する行と列は、対応するフューズ接続の各々を溶断することにより、永久に使用不能とされる(be disabled) 。次に、そのメモリ素子に電源が投入されると、ＢＩＳＴは、永久に不能とされたものも含めてハード的な機能不良を有する行と列とを検出する。以降、これらのメモリ位置へのアクセスは、ＢＩＳＲ回路により、リダイレクト(redirect)する（再割り当てされた予備のセルに切り替える）ことができる。次に、前記の一連の検査を再び実行し、さらに誤りが発見された場合、その素子は欠陥品と見なされる。
【０００９】
このように、メモリアレイにおいて誤動作の傾向がある行および列は、決して使用可能とされることはない。さらに、ＢＩＳＴ回路およびＢＩＳＲ回路により、基本的なメモリ機能の確認および故障しているアドレスの再割り当てを素子への電源投入の度に行うことが可能となる。メモリアレイの検査適用範囲が拡大されて好都合である。
【００１０】
本発明は、広く、追加の複数の行を含むメモリアレイを含むメモリ素子を検査する方法を意図したものである。本方法は、特定の組の動作条件の下で複数の行に対して所与の検査を行うこと、およびその所与の検査の結果に応じて前記の複数の行のうち特定の行が不良であると判断することを含む。本方法は、さらに、その特定の行へのメモリアクセスを永久に不能とすることも含む。さらに、通常の動作条件の間のメモリ素子への電源の投入に応じてこのメモリ素子に自己検査処理を行い、この処理により、メモリアレイ内の、前記の特定の行を含む動作不良の行を特定することも本方法に含まれる。最後に、本方法には、動作不良の各行に対し予備の行を使用可能にすることも含まれる。
【００１１】
さらに、本発明は、追加の複数の列を含むメモリアレイを含むメモリ素子を検査する方法を意図したものである。本方法は、特定の組の動作条件の下で複数の列に対して所与の検査を行うこと、およびその所与の検査の結果に応じて前記の複数の列のうち特定の列が不良であると判断することを含む。本方法は、さらに、その特定の列へのメモリアクセスを永久に不能とすることも含む。さらに、通常の動作条件の間のメモリ素子への電源の投入に応じてこのメモリ素子に自己検査処理を行い、この処理により、メモリアレイ内の、前記の特定の列を含む動作不良の列を特定することも本方法に含まれる。最後に、本方法には、動作不良の各列に対し予備の列を使用可能にすることも含まれる。
【００１２】
【発明の実施の形態】
図１は、メモリ素子１００の一実施例のブロック図である。同図において、メモリ素子１００は、内蔵自己検査（ＢＩＳＴ）ユニット１２０に接続された内蔵自己修理（ＢＩＳＲ）ユニット１１０および制御ブロック１３０を含む。制御ブロック１３０は、メモリ素子１００への種々の入力、すなわちアドレス１３２、ライトイネーブル１３４およびデータ入力信号１３６を受信する。メモリ素子１００には、行アドレスストローブ１５０および列アドレスストローブ１５２も入力されるが、これらの内部接続は、簡単のために図１には示していない。制御ブロック１３０は、メモリ素子１００の出力としてデータ出力信号１３８も伝える。ＢＩＳＲユニット１１０は、修正アドレスセレクト１１２、修正アドレス１１４および未修正アドレス１１６により制御ブロック１３０に結合され、エラーバス１２２によりＢＩＳＴユニット１２０に結合されている。ＢＩＳＴユニット１２０は、ＢＩＳＴセレクト１２４を含む幾つかの信号により制御ブロック１３０に結合される。メモリアレイ１４０は、制御ブロック１３０から種々の入力を受信し、及びＢＩＳＴユニット１２０および制御ブロック１３０の両方に出力を伝える。
【００１３】
概して、ＢＩＳＴおよびＢＩＳＲは、メモリ素子１００に用いることにより、欠陥のあるメモリセルに対する検査の適用範囲を改善することができる。実施例において、ＢＩＳＴユニット１２０は、起動時に種々の検査パタンでメモリアレイ１４０を巡回する。誤動作する行または列が検出される度に、この情報は、ＢＩＳＲユニット１１０に伝えられる。このユニット１１０では、その誤動作する位置へのアクセスをメモリアレイ内部の予備の行または列に割り当て直そうとする。ＢＩＳＲユニット１１０は、（未修正アドレス１１６で送られて）入力されるアドレスをすべて監視し、ＢＩＳＴによって検出された誤動作するアドレスの１つと一致するどうか判断する。一致する場合、ＢＩＳＲユニット１１０は、それに対する修正されたアドレス１１４を制御ブロック１３０に渡して、本来アドレス指定されたメモリ位置に代わって、新たに割り当てられた行または列がアクセスされるようにする。メモリアレイの各セルを検査するＢＩＳＴとアドレスのリダイレクト（修正アドレスへの割り当て）を行うＢＩＳＲとのこのような複合処理が、メモリチップへ電源を投入する度に実行される。
【００１４】
前述のように、ＢＩＳＴおよびＢＩＳＲは、起動時に誤動作するメモリ位置を検出するだけで、所与の時間経過した後に起こりうる誤動作（例えば、システムが暖まってから発生しうる温度関連の誤動作）を起こすメモリ位置を検出するものではない。しかし、これらのメモリ位置は、製造段階の検査中に検出され、永久に使用不能とされ得る。一の実施例においては、誤動作する行または列は、メモリセルに接続された制御線に設けられたフューズ接続を溶断することによって使用不能とされる。このようにすると、不能とされたメモリ位置は永久的な機能不良となっているので、ＢＩＳＴおよびＢＩＳＲは、現場でそれらのメモリ位置を特定することができるようになる。これらのアドレスへのアクセスは、ＢＩＳＲユニット１１０によって、機能する位置にリダイレクトされる。
【００１５】
メモリ素子１００の内部のメモリアレイ１４０にアクセスするには、行アドレスストローブ信号１５０とともにアドレス１３２上に行アドレスを出力して、メモリアレイ１４０内部の特定の行を選択する。そして、書込み動作の場合は、書き込まれるデータをデータ入力信号１３６上に出力しながら、ライトイネーブル１３４も活性化する。読出し動作の場合は、データ入力信号１３６上にはデータを出力せずに、ライトイネーブル１３４を不活性にする。次に、列アドレスストローブ信号１５２とともにアドレス１３２に列アドレスを出力して、メモリアレイ１４０内部の特定の列を選択する。そして、書込み動作の場合は、データ入力信号１３６上の値をメモリアレイ１４０内部の選択された行および列の交差点にあるメモリセルに書込み、読出し動作の場合は、選択された行および列の交差点にあるメモリセルの値をデータ出力信号１３８上に送る。
【００１６】
また、ＢＩＳＴユニット１２０は、制御ブロック１３０を通してメモリアレイ１４０に入力を送り出すこともできる。後述するように、ＢＩＳＴユニット１２０は、いろいろな種類の故障に対してメモリアレイ１４０内部のセルを検査するために、メモリアレイ１４０に対してパタンの読出しと書込みを行う。ＢＩＳＴセレクト信号１２４によって、外部のピン上に送られる信号に優先して、ＢＩＳＴからのアドレスおよび制御信号が選択される。ＢＩＳＴユニット１２０は、誤りを検出すると、エラーバス１２２経由でＢＩＳＲユニット１１０に誤動作情報を伝える。ＢＩＳＲユニット１１０は、誤動作するアドレスを記憶し、これらの位置へのアクセスをメモリアレイ１４０内部の予備の行または列へとリダイレクトする。ＢＩＳＲは、再割り当てする必要のあるアドレスへのアクセスをチェックするために、到来する未修正アドレス１１６を監視する。そのような状態が検出された場合、ＢＩＳＲは、修正アドレスセレクト信号１１２によって与えられる選択制御信号と共に、修正アドレスを修正アドレス１１４上に送る。
【００１７】
図２は、図１に示したメモリ素子１００を部分的に詳細に示すブロック図である。図１の回路部分と対応する回路部分には、同一の番号を付してある。
【００１８】
図２に示したＢＩＳＴユニット１２０の部分は、状態機構制御(state machine controller)部２１０、ＢＩＳＴアドレス発生器２２０、ＢＩＳＴデータ発生器２３０および比較器２４０を含む。状態機構制御部２１０は、ＢＩＳＴアドレス発生器２２０およびＢＩＳＴデータ発生器２３０への入力の他にＢＩＳＴライトイネーブル信号２３４も出力する。ＢＩＳＴアドレス発生器２２０は、ＢＩＳＴアドレス２３２を出力し、一方、ＢＩＳＴデータ発生器２３０は、ＢＩＳＴデータ入力信号２３６を出力する。ＢＩＳＴデータ入力信号２３６は、比較器２４０にも入力され、該比較器２４０は、メモリアレイ１４０からデータ出力信号１３８も受信する。比較器２４０の出力であるエラー信号２４８は、エラーバス１２２の一部としてＢＩＳＴアドレス２３２と共にＢＩＳＲユニット１１０に送られる。ＢＩＳＴアドレス２３２、ＢＩＳＴライトイネーブル２３４およびＢＩＳＴデータ入力信号２３６は、マルチプレクサ制御信号であるＢＩＳＴセレクト１２４と共に制御ブロック１３０に送られる。
【００１９】
図２に示した制御ブロック１３０の部分は、アドレスマルチプレクサ２５０、修正アドレスマルチプレクサ２５２、ライトイネーブルマルチプレクサ２５４およびデータ入力マルチプレクサ２５６を含む。アドレスマルチプレクサ２５０は、外部のピンからのアドレス１３２とＢＩＳＴアドレス２３２との間の選択を（ＢＩＳＴセレクト１２４に基づいて）行い、未修正アドレス１１６を修正アドレスマルチプレクサ２５２とＢＩＳＲユニット１１０に送る。また、修正アドレスマルチプレクサ２５２は、ＢＩＳＲユニット１１０から、修正アドレス１１４を制御信号としての修正アドレスセレクト１１２と共に受信する。修正アドレスマルチプレクサ２５２の出力は、アレイアドレス２４２であり、これはメモリアレイ１４０に渡される。ライトイネーブルマルチプレクサ２５４は、外部のピンからのライトイネーブル１３４とＢＩＳＴライトイネーブル２３４との間の選択を（ＢＩＳＴセレクト１２４に基づいて）行い、アレイライトイネーブル２４４をメモリアレイ１４０に送る。同様に、データ入力マルチプレクサ２５６は、外部のピンからのデータ入力１３６とＢＩＳＴデータ入力２３６との間の選択を（ＢＩＳＴセレクト１２４に基づいて）行い、アレイデータ入力２４６をメモリアレイ１４０に送る。
【００２０】
メモリ素子１００に電源が投入されると、ＢＩＳＴユニット１２０は、メモリアレイ１４０の動作を確認する検査アルゴリズムを開始する。典型的な検査パタンでは、縮退故障、ブリッジ故障およびデータ保持故障に対してメモリアレイ１４０を検査できる。縮退故障は、特定のセルがある値に縮退し（固定され）ていることを示し、ブリッジ故障は、あるセルが隣接するセルに短絡していることを示す。データ保持故障は、セルがリフレッシュ間隔仕様を満たさなくなったことを示す。
【００２１】
メモリ素子１００の一実施例において、ＢＩＳＲユニット１１０は、種々の検査パタン間を循環するようにプログラムされた単なる状態機構である。ＢＩＳＴアドレス発生器２２０は、検査アルゴリズムによって指定された順序でアドレスを発生する。一の実施例においては、ＢＩＳＴアドレス発生器２２０は、メモリアレイ１４０の第１アドレスを指すように初期化され、その後、状態機構制御部２１０からの適切な入力信号に応じて利用可能なアドレス位置をすべて通って巡回するところの単なる計数回路でもよい。さらに、状態機構制御部２１０は、検査アルゴリズムが規定するところにしたがって、読出し動作か書込み動作の何れかを選択するＢＩＳＴライトイネーブル信号２３４をメモリアレイ１４０に送る。ＢＩＳＴデータ発生器２３０は、状態機構制御部２１０からの付加的な制御信号に応じてＢＩＳＴデータ入力信号２３６上にデータ値を発生する。このデータ値は、書込みサイクル中は、アレイデータ入力信号２４６によりメモリアレイ１４０に送られる。読出しサイクルの期間中は、このデータ値は、ＢＩＳＴデータ入力信号２３６により比較器２４０に送られ、該比較器２４０は、データ出力信号１３８上のメモリアレイ１４０の出力も受信する。そこで、比較器２４０は、ＢＩＳＴデータ入力信号２３６上の値とデータ出力信号１３８上の値とを比較し、不一致が検出された場合、エラー信号２４８を活性化する。このエラー信号２４８とＢＩＳＴアドレス２３２（これは、誤動作するアドレスを示す）は、エラーバス１２２としてＢＩＳＲユニット１１０に送られる。
【００２２】
ＢＩＳＴユニット１２０の検査が終了すると、状態機構制御部２１０は、活動を止め、もはやＢＩＳＴセレクト１２４を活性化することはない。この時点で、メモリ素子１００は、外部のピンからのメモリアレイ１４０に対する要求に応えられるようになる。ＢＩＳＴセレクト１２４が不活性なので、アドレスマルチプレクサ２５０ではアドレス１３２が、ライトイネーブルマルチプレクサ２５４ではライトイネーブル１３４が、そしてデータ入力マルチプレクサ２５６ではデータ入力１３６が、それぞれ選択されることになる。したがって、これらの信号が、それぞれのマルチプレクサを通してメモリアレイ１４０に送られる。
【００２３】
図３は、ＢＩＳＲユニット１１０の一実施例のブロック図である。図１の回路部分に対応する回路部分には、同一の番号を付してある。
【００２４】
同図において、ＢＩＳＲユニット１１０は、行自己修理ユニット３１０、列自己修理ユニット３２０、ＢＩＳＲ制御論理回路３３０、行／列アドレス修正マルチプレクサ３４０および誤り検出論理回路３５０を含む。未修正アドレス１１６が、行自己修理ユニット３１０と列自己修理ユニット３２０の両方に送られる。行自己修理ユニット３１０は、未修正アドレス１１６を索引として、行故障署名記憶領域３１２への照会を行い、その署名があれば、行的中信号３１６をＢＩＳＲ制御論理回路３３０に送る。行自己修理ユニット３１０は、行アドレス修正記憶領域３１４も含み、この行アドレス修正記憶領域３１４は、行故障署名記憶領域３１２内の各位置に対して対応するエントリーを含む。これらのエントリーの１つが、誤り検出論理回路３５０からの入力によって選択されると、その選択されたエントリーは、行アドレス修正３３４上を、行／列アドレス修正マルチプレクサ３４０に送られる。同様に、列自己修理ユニット３２０は、未修正アドレス１１６を索引として、列故障署名記憶領域３２２への照会を行い、その署名があれば、列的中信号３２６をＢＩＳＲ制御論理回路３３０に送る。列自己修理ユニット３２０は、列アドレス修正記憶領域３２４も含み、この列アドレス修正記憶領域３２４は、列故障署名記憶領域３２２内の各位置に対して対応するエントリーを含む。これらのエントリーの１つが、誤り検出論理回路３５０からの入力によって選択されると、その選択されたエントリーは、列アドレス修正３３６上を、行／列アドレス修正マルチプレクサ３４０に送られる。ＢＩＳＲ制御論理ブロック３３０は、制御ブロック１３０から行／列セレクト信号を、行的中信号３１６および列的中信号３２６と共に受信し、修正アドレスセレクト１１２を制御ブロック１３０へ送り、且つ行／列アドレス修正セレクト３３２を行／列アドレス修正マルチプレクサ３４０に送る。行／列アドレス修正マルチプレクサ３４０は、行アドレス修正３３４と列アドレス修正３３６との間の選択を行／列アドレス修正セレクト３３２に基づいて行い、修正アドレス１１４を出力する。誤り検出論理回路３５０は、エラーバス１２２（エラー信号２４８とＢＩＳＴアドレス２３２を含む）を受け取り、エラーアドレスを行自己修理ユニット３１０と列自己修理ユニット３２０に送る。
【００２５】
図２に関連して述べたように、ＢＩＳＴは、素子の電源投入時にメモリアレイ１４０に対して行われる。比較器２４０は、エラーを検出すると、エラー信号２４８を活性化し、ＢＩＳＴアドレス２３２と共に誤り検出論理回路３５０に出力する。エラー信号２４８が有効な時は、対応するＢＩＳＴアドレス２３２が、行自己修理ユニット３１０と列自己修理ユニット３２０との両方に送られる。これらのユニットの１つが、制御ブロック１３０から送られる行／列セレクト論理信号（図示せず）によって、誤動作するアドレスを記憶する。誤動作するアドレスが行アドレスならば、記憶場所は、行故障署名記憶領域３１２の内部ということになる。逆に、誤動作するアドレスが列アドレスならば、記憶場所は、列故障署名記憶領域３２２の内部ということになる。
【００２６】
故障の行アドレスが、検出され且つ行故障署名記憶領域３１２に記憶されると、予備の行アドレスが（利用可能であれば）、故障位置に割り当てられ、行アドレス修正記憶領域３１４に記憶される。同様に、故障の列アドレスが、検出され且つ列故障署名記憶領域３２２に記憶されると、予備の列アドレスが（利用可能であれば）、故障位置に割り当てられ、列アドレス修正記憶領域３２４に記憶される。一実施例では、メモリアレイ１４０の列検査の期間中は、行自己修理ユニット３１０が動作し、一方行検査の期間中は、列自己修理ユニット３２０が動作する。これにより、列の故障が行検査の結果に影響することを防ぎ、及びこの逆の事態も防ぐ。前記の何れの場合も、予備の記憶位置が利用できない場合、ＢＩＳＲは、ＢＩＳＴと通信して、アドレスの再割り当てが不可能であったことを示す。すると、ＢＩＳＴは、そのメモリ素子１００が欠陥品であることを示す致命的故障であることを表示する。
【００２７】
ＢＩＳＴが完了すると、メモリ素子１００は、標準の動作を開始する。即ち、ＢＩＳＴにより発生される信号に代わり、対応するアドレス１３２、ライトイネーブル１３４およびデータ入力信号１３６により、メモリアレイ１４０への要求が行われる。この場合、アドレス１３２は、アドレスマルチプレクサ２５０により選択され、未修正アドレス１１６上を、ＢＩＳＲユニット１１０内の行自己修理ユニット３１０と列自己修理ユニット３２０の両方に送られる。そのアクセスが行アドレスか列アドレスかによって、何れかのユニットが選択される。
【００２８】
そのアドレスが行アドレスであれば、未修正アドレス１１６を索引として、行故障署名記憶領域３１２への照会を行う。照会対象が発見された場合、行的中信号３１６をＢＩＳＲ制御論理回路３３０に対して活性化する。このアクセスは列アドレスに対するものではないので、列的中信号３２６は活性にならない。また、行故障署名記憶領域３１２で発見された照会対象に対応する行アドレス修正記憶領域３１４におけるエントリーは、行アドレス修正３３４上を行／列アドレス修正マルチプレクサ３４０に送られる。ＢＩＳＲ制御論理回路３３０は、行／列アドレス修正セレクト３３２をマルチプレクサ３４０に出力することにより、修正アドレス１１４として送るべき行アドレス修正３３４を選択する。さらに、ＢＩＳＲ制御論理回路３３０は、活性化されている行的中信号３１６に応じて修正アドレスセレクト１１２を活性にする。前述のように、修正アドレスセレクト１１２は、制御論理ブロック１３０において、メモリアレイ１４０に送るべく修正アドレス１１４または未修正アドレス１１６を選択するために用いられる。
【００２９】
同様に、そのアドレスが列アドレスであれば、未修正アドレス１１６を索引として、列故障署名記憶領域３２２への照会を行う。照会対象が発見された場合、列的中信号３２６をＢＩＳＲ制御論理回路３３０に対して活性化する。このアクセスは行アドレスに対するものではないので、行的中信号３１６は活性にならない。また、列故障署名記憶領域３２２で発見された照会対象に対応する列アドレス修正記憶領域３２４におけるエントリーは、列アドレス修正３３６上を行／列アドレス修正マルチプレクサ３４０に送られる。ＢＩＳＲ制御論理回路３３０は、行／列アドレス修正セレクト３３２をマルチプレクサ３４０に出力することにより、修正アドレス１１２として送るべき列アドレス修正３３４を選択する。さらに、ＢＩＳＲ制御論理回路３３０は、活性化されている列的中信号３１６に応じて修正アドレスセレクト１１４を活性にするは、行アドレス修正３３４上を行／列アドレス修正マルチプレクサ３４０に送られる。ＢＩＳＲ制御論理回路３３０は、行／列アドレス修正セレクト３３２をマルチプレクサ３４０に出力することにより、修正アドレス１１４として送るべき行アドレス修正３３４を選択する。さらに、ＢＩＳＲ制御論理回路３３０は、活性化されている行的中信号３１６に応じて修正アドレスセレクト１１２を活性にする。前述のように、修正アドレスセレクト１１２は、制御論理ブロック１３０において、メモリアレイ１４０に送るべく修正アドレス１１４または未修正アドレス１１６を選択するために用いられる。
【００３０】
既に述べたように、ＢＩＳＴユニット１２０およびＢＩＳＲユニット１１０は、メモリアレイ１４０において誤動作するメモリセルを電源投入時に検出する。そして、これらのアドレスへのアクセスを他の位置に接続することにより、メモリ素子１００の連続動作が可能となる。しかし、ＢＩＳＴを行った後に、メモリアレイ１４０の特定の行または列が故障すると、ＢＩＳＲユニット１１０による再割り当ては為されない。したがって、ＢＩＳＴとＢＩＳＲは、ある種のメモリ故障、特にある期間が過て発生するような故障や悪い動作条件の下で起こるような故障は検出できないことがある。そのような誤動作を起こしやすい行または列へのアクセスは、データ損失を招く恐れが潜在的にある。メモリ素子が顧客の現場に一旦出荷されると、これらの限界付近にある(marginal)メモリセルを特定することは困難且つ非現実的であるが、そのようなセルも製造過程で比較的容易に発見することができる。限界にある行および列を特定して、永久に使用不能とすることにより、後に利用者の現場で行われるＢＩＳＴおよびＢＩＳＲの反復によって、それらの行および列へのアクセスを検出して再割り当てすることができるようになる。後述するように、これらの行および列は、誤動作する行または列に付けられたフューズ接続を溶断することにより使用不能としてもよい。
【００３１】
図４は、メモリアレイ１４０とこれに対応する書込み回路の一実施例のブロック図である。メモリアレイ１４０内部の読取り回路は、簡単のために省略した。図１の回路部分に対応する回路部分は、同一の番号で示した。
【００３２】
図４において、メモリアレイ１４０は、行デコーダ４１０に接続された複数のメモリセル４３０Ａ〜４３０Ｑ（以降、セル４３０と言う）、列デコーダ４２０およびセンスアンプ（センス増幅器）ブロック４４０を含む。また、セル４３０は、予備の行４１２を含み、これは、セル４３０Ｍ、４３０Ｎ、４３０Ｐおよび４３０Ｑを含む。さらに、セル４３０は、予備の列４２２を含み、これは、セル４３０Ｄ、４３０Ｈ、４３０Ｌおよび４３０Ｑを含む。セル４３０は、ライトワード線４３２Ａ〜Ｄ（以降、ライトワード線４３２と言う）により行デコーダ４１０に接続される。各ライトワード線４３２は、対応する行フューズ接続４３６Ａ〜Ｄ（以降、行フューズ接続４３６と言う）を含む。行フューズ接続４３６の各々は、フューズ接続の１つを溶断することにより、その行を行デコーダ４１０から絶縁して該行を使用不能にするように構成される。同様に、セル４３０は、ライトビット線４３４Ａ〜Ｄ（以降、ライトビット線４３４と言う）により列デコーダ４２０およびセンス増幅器ブロック４４０に接続される。各ライトビット線４３４は、対応する列フューズ接続４３８Ａ〜Ｄ（以降、列フューズ接続４３８と言う）を含む。列フューズ接続４３８の各々は、フューズ接続の１つを溶断することにより、その列を列デコーダ４２０から絶縁して該列を使用不能にするように構成される。行デコーダ４１０および列デコーダ４２０は、簡単のために図４に図示しない他の制御信号と共に制御ブロック１３０からアレイアドレス２４２を受信する。列デコーダ４２０は、さらにアレイデータ入力バス２４６上の入力データも受信して、データ出力信号１３８を出力として伝える。
【００３３】
メモリアレイ１４０の特定のセルに値を書き込むには、まず行のアクセスを示す適切な制御信号と共に、行アドレスをアレイアドレス２４２に送る。行デコーダ４１０は、特定のライトワード線４３２を活性化して、その行のすべてのセルを活性化する。次に、列のアクセスを示す適切な制御信号と共に、列アドレスをアレイアドレス２４２上を、列デコーダ４２０に与える。また、書き込むべき所望のデータ値は、アレイデータ入力信号２４６上に送る。列デコーダ４２０は、前記の列アドレスに応じて特定のライトビット線４３４を選択して、所望のデータ値が適切なライトビット線４３４に送られるように、センス増幅器ブロック４４０の対応するセンスアンプを活性化する。なお、選択された行に対応する行フューズ接続４３６または選択された列に対応する列フューズ接続４３８が溶断された場合、その位置に対する以降の書込みアクセスは、不成功となる。後述するように、これらのフューズ接続を溶断することにより、メモリアレイ１４０中の、動作特性が限界付近にあるような位置を、使用不能とすることができるので好都合である。
【００３４】
なお、メモリアレイ１４０に示したフューズ接続の別の実施例も可能である。例えば、行および列のフューズ接続は、アレイのリードワード線およびリードビット線に実施して同様の効果を得てもよい。
【００３５】
前記のとおり、ＢＩＳＴユニット１２０およびＢＩＳＲユニット１１０は、メモリアレイ１４０に一連の検査を行い、そのアレイの正しい動作を確認する。典型的な検査シーケンスとしては、メモリアレイ１４０のすべてのセル４３０に論理的に低い値を書き込み、続いてすべてのセルから値を読み出して、書込みが正しく行われたかどうかを判断してもよい。同様の検査を論理的に高い値を用いて行ってもよい。行および列は、予備のものも含め、すべてこのように検査するのが通常である。誤りが見つかった場合、誤動作する位置のアドレスをＢＩＳＲユニット１１０に報告する。そのアクセスが、予備でない行または列（図４では、ライトワード線４３２Ａ〜Ｃに対応する行およびライトビット線４３４Ａ〜Ｃに対応する列）に対するものであるならば、ＢＩＳＲユニット１１０は、誤動作する位置を予備の行または列（図４では、予備の行４１２または予備の列４２２）に再割当てしようとする。予備の行または列の何れかが、欠陥があると分かった場合、それは再割当てには使用されない。単一のセルが誤動作する場合、その行または列の一方を再割当てしてもよい。１行中の複数のセルが誤動作する（ライトワード線４３２の不良により起こり得る）場合、その行を再割当てする。同様に、１列中の複数のセルが誤動作する場合、その列を再割当てする。予備の行および列が利用できる限り、ＢＩＳＲユニット１１０は、誤動作する位置の再割当てを続ける。再割当て可能な数より多い故障が検出される場合、ＢＩＳＲユニット１１０は、致命的エラーを表示をする。
【００３６】
ＢＩＳＲユニット１１０は、前述のように、誤動作する行／列のアドレスと共に、それに対応する再割当てされたアドレスを記憶する。誤動作するアドレスへのその後のアクセスは、ＢＩＳＲによって検出され、それは未修正アドレスバス１１６経由のメモリ要求をすべて監視する。そして、ＢＩＳＲユニット１１０は、制御ブロック１３０に対し、修正アドレス１１４を修正アドレスセレクト１１２と共に供給する。このようにして、誤動作するアドレスは、メモリアレイ１４０に提示される前に、再割当てされたアドレスで置き換えられる。
【００３７】
図５は、メモリ素子１００に対する検査方法５００のフローチャートである。同図において、方法５００は、ステップ５１０で始まり、該ステップはメモリ素子１００内部のメモリアレイ１４０に対して一連の特定の検査を行う。次に、ステップ５２０において、その結果を処理し、誤動作する行または列があるかどうか判断する。誤動作する行も列もない場合、ステップ５８０を実行し、メモリ素子が動作可能である(be operational)ことを示す。誤動作する行または列が存在する場合、ステップ５３０において、メモリアレイ１４０において利用できる予備の行および列の個数と共に、これらのアドレスを、メモリ素子１００を走査して収集する。ステップ５４０において、利用できる予備の行および列の個数を誤動作する行および列の個数と比較する。充分な数の行または列が利用できない場合、ステップ５９０において、その部品は欠陥があることを示す。しかし、充分な数の行および列がある場合、ステップ５５０において、ステップ５１０で行った一連の特定の検査に通らなかったメモリ位置は、その行または列に関係付けられたフューズ接続を溶断することによって使用不能とする。これにより、特定の組の動作条件下でしか起こり得ない故障が、起動時にＢＩＳＴおよびＢＩＳＲによって常に検出できる機能的故障へと変換される。ステップ５６０において、ＢＩＳＲを用いて、前記の一連の特定の検査を再実行する。充分な数の行および列が残っている場合、ステップ５５０において使用不能とした行および列を予備の位置にリダイレクトする。ステップ５７０において、誤動作する位置の有無を再び判断する。誤動作する行または列（禁止された行および列は、再割当てされているので、検査に通るはずである）がある場合、ステップ５９０を実行し、その部品は欠陥品であると見なす。誤動作する行も列もない場合、ステップ５８０を実行し、その素子は動作可能であるとする。
【００３８】
一の実施例においては、導通性と漏れとに対する標準的なD.C.検査を初めに行った後、メモリ素子１００に対して既に述べたような一連の検査を行う。一連の検査は、高い供給電圧と低い供給電圧の両方で行われる全体的機能検査で始まる。この検査には、タイミング的に緩い制約があるだけの種々のリード／ライトパタンが用いられる。すなわち、素子の基本的機能が検査され、その速度は必ずしも検査されない。この検査中に検出される故障は、後で使用するために、走査して収集され、且つすべて記録される。次に、定格速度検査を行う。これは、全体的機能検査に似ているが、素子の定格速度で行われる。この場合も、誤動作する位置が、すべて走査及び記録される。次に、素子１００に対し低い電圧で書込み、高い電圧で読み出す等の「電圧衝撃」検査を行う。この検査結果も同様に記録する。最後に、各メモリセルを調べてデータ保持性を確認するリフレッシュ検査を行う。前述のように、誤動作する位置を走査して収集する。これらの検査は、最悪の条件をシミュレートするために高温または高電圧で行ってもよい。
【００３９】
次に、誤動作する行および列の総数と予備の行および列の利用可能な数を比較する後処理ルーチンを行う。前記の一連の検査で検出される故障を処理できるだけ充分な個数の予備の位置がない場合、その素子は使用不能と見なされる。しかし、利用できる予備の行および列が充分ある場合は、誤動作する行および列は、それらに対応するフューズ接続を溶断することにより使用不能としてもよい。誤動作する位置は、レーザ光線を用いて所望のフューズ接続を溶断する装置に供給する。一の実施例においては、メモリアレイを収容する集積回路の最上金属層にフューズ接続を備える。
【００４０】
次に、前記の一連の検査を通常の動作条件の下で再び実行する。使用不能とされたメモリ位置は、ＢＩＳＲユニット１１０によって特定され、且つリダイレクトされる筈である。仮に、誤動作する位置が依然として見つかるならば、その部品は欠陥があると見なされる。しかし、すべての位置が検査に通るならば、その部品は動作可能であると考えられる。
【図面の簡単な説明】
【図１】メモリ素子の一実施例のブロック図である。
【図２】メモリ素子に内蔵された自己検査及び制御回路の一実施例のブロック図である。
【図３】メモリ素子に内蔵された自己修理回路の一実施例のブロック図である。
【図４】予備の行および列を含んだメモリアレイの一実施例のブロック図である。
【図５】メモリ素子を検査する方法の一実施例のフローチャートである。
【符号の説明】
１００ メモリ素子
１１０ ＢＩＳＲユニット
１１２ 修正アドレスセレクト
１１４ 修正アドレス
１１６ 未修正アドレス
１２０ ＢＩＳＴユニット
１２２ エラーバス
１２４ ＢＩＳＴセレクト
１３０ 制御ブロック
１３２ アドレス
１３４ ライトイネーブル
１３６ データ入力
１３８ データ出力
１４０ メモリアレイ
１５０ 行アドレスストローブ
１５２ 列アドレスストローブ
２１０ 状態機構制御部
２２０ ＢＩＳＴアドレス発生器
２３０ ＢＩＳＴデータ発生器
２３２ ＢＩＳＴアドレス
２３４ ＢＩＳＴライトイネーブル
２３６ ＢＩＳＴデータ入力
２４０ 比較器
２４２ アレイアドレス
２４４ アレイライトイネーブル
２４６ アレイデータ入力
２４８ エラー信号
２５０ アドレスマルチプレクサ
２５２ 修正アドレスマルチプレクサ
２５４ ライトイネーブルマルチプレクサ
２５６ データ入力マルチプレクサ
３１０ 行自己修理ユニット
３１２ 行故障署名記憶領域
３１４ 行アドレス修正記憶領域
３１６ 行的中信号
３２０ 列自己修理ユニット
３２２ 列故障署名記憶領域
３２４ 列アドレス修正記憶領域
３２６ 列的中信号
３３０ ＢＩＳＲ制御論理回路
３３２ 行／列アドレス修正セレクト
３３４ 行アドレス修正
３３６ 列アドレス修正
３４０ 行／列アドレス修正マルチプレクサ
３５０ 誤り検出論理回路
４１０ 行デコーダ
４１２ 予備の行
４２０ 列デコーダ
４２２ 予備の列
４３０Ａ〜４３０Ｑ メモリセル
４３２ ライトワード線
４３４ ライトビット線
４３６ 行フューズ接続
４３８ 列フューズ接続
４４０ センス増幅器ブロック
Claims (9)
- 複数の行及び列を含むメモリアレイを含むメモリ素子を検査する方法であって、前記複数の行又は列それぞれが、複数の予備でない行又は列及び複数の予備の行又は列を含み、前記方法が、
最悪条件での温度または電圧下で前記複数の行又は列に対して所与の検査を行うステップ；
前記所与の検査の結果に応じて、前記複数の行の内の特定の行又は前記複数の列の内の特定の列が誤動作していると判断するステップ；
前記特定の行又は列へのメモリアクセスを永久に不能とするステップ；
通常の動作条件の間の前記メモリ素子への電源の投入に応じて前記メモリアレイに自己検査処理を行うステップであって、前記自己検査処理は、前記永久に不能にされた特定の行又は列を含む前記メモリアレイ内の誤動作する行又は列を特定し、且つ前記自己検査処理は前記特定の行又は列へのメモリアクセスを永久に不能とするステップの後に遂行される、前記自己検査処理を行うステップ；および
前記誤動作する行又は列の各予備でない行又は列それぞれに、対応する予備の行又は列を再割り当てするステップであって、該再割り当ては前記予備でない誤動作する行又は列のそれぞれへのアクセスが前記対応する予備の行又は列にリダイレクトされることを可能にする、前記再割り当てするステップ；
を含むメモリ素子を検査する方法。 - 前記誤動作していると判断するステップの後に、
前記メモリ素子を走査して、利用できる予備の行及び列の個数及び、これらのアドレスを収集するステップ；
利用できる予備の行及び列の個数を誤動作する行及び列の個数と比較するステップ；
前記比較するステップで、利用できる予備の行及び列の個数が誤動作する行及び列の個数より少ない場合、該メモリ素子は欠陥があることを示すステップ；
をさらに含む請求項１記載の方法。 - 前記メモリ素子が集積回路上に作られており、且つ前記自己検査処理を前記集積回路上に備えられた自己検査回路によって行う請求項１または２記載の方法。
- 前記再割り当てするステップを自己修理回路により遂行する請求項１記載の方法。
- 前記メモリ素子が集積回路上に作られており、前記自己修理回路も前記集積回路上に備えられている請求項４記載の方法。
- 前記特定の行又は列がフューズ接続を含み、且つ前記フューズ接続を溶断することにより、前記特定の行又は列を不能にする請求項１記載の方法。
- 前記メモリ素子が集積回路上に作られており、前記フューズ接続が前記集積回路の最上金属層に備えられている請求項６記載の方法。
- 前記不能とするステップが、レーザを用いて前記フューズ接続を溶断することによって行われる請求項６記載の方法。
- 前記所与の検査が、前記複数の行及び前記複数の列の少なくとも１つのリフレッシュ間隔試験を含む請求項１〜８のいずれか１項記載の方法。
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