TW202324700A - 垂直記憶體裝置及其形成方法 - Google Patents

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Abstract

本發明內容涉及一種包括階梯結構的記憶體結構。階梯結構可以包括底部選擇閘極、形成在底部選擇閘極上方的板線、以及形成在板線上方的字元線。柱可延伸穿過底部選擇閘極、板線和字元線。該記憶體結構還可以包括形成在柱下方的源極結構和形成在柱上方的汲極帽。記憶體結構還可以包括形成在汲極帽上方的位元線。

Description

垂直記憶體裝置及其形成方法
本發明是有關一種記憶體裝置，特別是指一種垂直記憶體裝置及其形成方法。
通過改進製程技術、電路設計、程式設計演算法和製造製程，將平面記憶體單元縮小到更小的尺寸。然而，隨著記憶體單元的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性且成本高。垂直記憶體架構可解決平面記憶體單元中的密度限制。
本發明內容中描述了垂直記憶體結構及其形成方法的實施例。
在一些實施例中，一種記憶體結構可以包括階梯結構。階梯結構可以包括底部選擇閘極、形成在底部選擇閘極上方的板線、以及形成在板線上方的字元線。柱可延伸穿過該底部選擇閘極、該板線和該字元線。記憶體結構還可以包括形成在柱下方的源極結構和形成在柱上方的汲極帽。記憶體結構還可以包括形成在汲極帽上方的位元線。
在一些實施例中，一種記憶體結構可以包括階梯結構。階梯結構可以包括板線、形成在板線上方的偏置閘極、以及形成在板線上方的字元線。記憶體結構還可以包括延伸穿過板線、偏置閘極和字元線的柱。記憶體結構還可以包括形成在柱下方的源極結構和形成在柱上方的汲極帽。記憶體結構還可以包括形成在汲極帽上方的位元線。
在一些實施例中，一種用於形成記憶體裝置的方法可以包括形成階梯結構。形成階梯結構可以包括設置底部選擇閘極和在底部選擇閘極上方設置板線。該方法還可以包括在該板線上方設置字元線，且形成穿過該字元線、該板線和該底部選擇閘極的開口。該方法還可以包括在開口的底部形成源極結構，並且在開口中和源極結構上設置半導體材料以形成柱。該方法還可以包括在柱上方形成汲極帽以及在汲極帽上方形成位元線。
儘管討論了具體的配置和佈置，但應該理解，這僅僅是為了說明的目的而進行的。相關領域的技術人員將認識到，在不脫離本發明內容的精神和範圍的情況下，可以使用其他配置和佈置。對於相關領域的技術人員顯而易見的是，本發明內容也可以用於各種其他應用中。
應注意到，在說明書中對“一個實施例”、“實施例”、“例示性實施例”、“一些實施例”等的引用指示所描述的實施例可以包括特定的特徵、結構或特性，但是每個實施例可能不一定包括該特定的特徵、結構或特性。而且，這樣的短語不一定指代相同的實施例。此外，當結合實施例描述特定特徵、結構或特性時，無論是否明確描述，結合其他實施例來實現這樣的特徵、結構或特性都在相關領域的技術人員的知識範圍內。
通常，可以至少部分地從上下文中的用法理解術語。例如，至少部分取決於上下文，本文所使用的術語“一個或多個”可用于以單數意義描述任何特徵、結構或特性，或可用于以複數意義描述特徵、結構或特性的組合。類似地，至少部分取決於上下文，諸如“一”、“一個”或“該”之類的術語同樣可以被理解為表達單數用法或表達複數用法。另外，術語“基於”可以被理解為不一定旨在表達排他性的因素集合，而是可以允許存在不一定明確描述的其他因素，這同樣至少部分地取決於上下文。
應當容易理解的是，本發明內容中的“在……上”、“在……上方”和“在……之上”的含義應以最寬泛的方式來解釋，使得“在……上”不僅意味著“直接在某物上”，而且還包括其間具有中間特徵或層的“在某物上”的含義。此外，“在……上方”或“在……之上”不僅意味著“在某物上方”或“在某物之上”的含義，而且還可以包括其間沒有中間特徵或層的它“在某物上方”或“在某物之上”的含義（即，直接在某物上）。
此外，為了便於描述，可以在本文使用諸如“在……之下”、“在……下方”、“下”、“在……上方”、“上”等之類的空間相對術語來描述如圖所示的一個元件或特徵與一個或多個另外元件或特徵的關係。除了附圖中所示的取向之外，空間相對術語旨在涵蓋裝置在使用或過程步驟中的不同取向。該裝置可以以其他方式取向（旋轉90度或在其他取向），並且同樣可以相應地解釋本文使用的空間相關描述詞。
如本文所使用的，術語“基底”是指在其上添加後續材料層的材料。基底包括“頂”表面和“底”表面。基底的頂表面通常是形成半導體裝置的位置，因此，除非另外說明，否則半導體裝置形成在基底的頂側。底表面與頂表面相對，因此基底的底側與基底的頂側相對。基底本身可以被圖案化。添加在基底頂部的材料可以被圖案化或可以保持未圖案化。此外，基底可以包括各種各樣的半導體材料，例如矽，鍺、砷化鎵、磷化銦等。可替換地，基底可以由非導電材料製成，例如玻璃、塑膠或藍寶石晶圓。
如本文所使用的，術語“層”是指包括具有厚度的區域的材料部分。層具有頂側和底側，其中，層的底側相對靠近基底，而頂側相對遠離基底。層可以在整個下層或上層結構上方延伸，或者可以具有小於下層或上層結構範圍的範圍。此外，層可以是同質或異質連續結構的區域，該同質或異質連續結構的區域具有的厚度小於連續結構的厚度。例如，層可以位於連續結構的頂表面和底表面之間或頂表面和底表面處的任何一對水準平面之間。層可以水準、垂直和/或沿著錐形表面延伸。基底可以是層，其中可以包括一層或多層，和/或可以在其上、其上方和/或其下方具有一層或多層。層可以包括多個層。例如，互連層可以包括一個或多個導電和觸點層（其中形成有觸點、互連線和/或垂直互連通路（vertical interconnect access，VIA））以及一個或多個介電質層。
在本發明內容中，為了便於描述，“層級”用於指代沿垂直方向具有基本相同高度的元件。例如，字元線和下面的閘極介電質層可以被稱為“層級”，字元線和下面的絕緣層可以一起被稱為“層級”，具有基本相同高度的字元線可以被稱為“字元線層級”或類似的等。
如本文所使用的，術語“標稱/標稱地”是指在產品或過程的設計階段期間設定的部件或​​過程步驟的特性或參數的期望值或目標值，以及高於和/或低於期望值的值的範圍。值的範圍可以是由於製造製程或公差的輕微變化而引起。如本文所使用的，術語 “約” 表示可以基於與主題半導體裝置相關聯的特定技術節點而變化的給定量的值。基於特定的技術節點，術語 “約” 可以表示給定量的值，該給定量的值例如在該值的10-30％內變化（例如，值的±10％、±20％或±30％）。
在本發明內容中，術語“水準的/水準地/橫向的/橫向地”表示標稱上平行於基底的橫向表面，並且術語“垂直的”或“垂直地”表示標稱上垂直於基底的橫向表面。
動態隨機存取記憶體（dynamic random access memory，DRAM）是一種能夠在記憶體單元中儲存每位元資料的隨機存取半導體記憶體。某些類型的記憶體單元包括電容器和陣列電晶體，也稱為1T1C記憶體結構。電容器可以被設置為充電或放電狀態，分別表示位元值零和一。隨著DRAM技術向更高的裝置密度和更高的儲存容量發展，電容器的數量急劇增加，同時每個電容器的佔用面積減小，導致更長的處理時間和更複雜的製程流程。已經開發了無電容器單電晶體記憶體結構，也稱為1T記憶體結構，以提高裝置密度和儲存容量。然而，無電容器單電晶體記憶體結構面臨諸如字元線柱電容耦合的挑戰，這影響裝置性能。
根據本發明內容的各種實施例提供了用於改善資料保持、減小漏電流並提高步驟速度的無電容器多閘極垂直1T記憶體結構的結構和製造方法。無電容器多閘極垂直1T記憶體結構可以包括柱（例如垂直柱形浮置主體）、以及圍繞該柱的多個閘極。在一些實施例中，柱可由字元線閘極、板線閘極和底部選擇閘極圍繞。在一些實施例中，柱可由字元線閘極、偏置閘極和板線閘極圍繞。為了簡單起見，字元線閘極和板線閘極可以分別稱為字元線和板線。位元線可以形成在柱的上方。在字元線和位元線之間的交叉處形成記憶體單元。本發明內容的無電容器多閘極垂直1T記憶體結構可以提供各種益處，包括但不限於改善的電晶體載流子密度、提高的程式化/抹除速度等。
圖1A和圖1B是根據本發明內容的一些實施例的記憶體結構的圖示。圖1A為無電容器雙閘極垂直1T記憶體單元100的斷面圖。記憶體單元100可形成在基底102上且可以包括源極線104、柱106、板線閘極108、字元線110、汲極帽112和位元線114。圖1B是包括多個記憶體單元100的記憶體陣列150的俯視圖。可以包括附加結構，並且為了簡單起見在圖1A和1B中沒有示出。
基底102可以包括矽（例如，單晶矽）、矽鍺（SiGe）、鍺（Ge）、絕緣體上矽（SOI）、絕緣體上鍺（GOI）、砷化鎵（GaAs）、氮化鎵、碳化矽、玻璃、III-V族化合物、任何其他合適的材料、及其任何組合。在一些實施例中，基底102可在週邊裝置製造之前被雙面拋光。在該例示中，基底102包括在頂側和底側上的表面，在頂側和底側上的表面都被拋光和處理以提供用於高品質半導體裝置的光滑表面。在一些實施例中，基底102可以是由矽、氧化矽、氮化矽或任何合適的介電質材料形成的介電質層。
源極線104可形成在基底102上。在一些實施例中，源極線104可以是導電結構，例如摻雜有合適的摻雜劑的半導體層。在一些實施例中，源極線104可由矽材料形成且摻雜有n型摻雜劑，例如磷、砷、銻、鉍、鋰和/或其組合。在一些實施例中，n型摻雜劑的摻雜劑濃度可以在約1×10 18個原子/cm 3至約1×10 22個原子/cm 3之間。在一些實施例中，n型摻雜劑的摻雜劑濃度可以大於約1×10 20個原子/cm 3。
柱106可形成在源極線104上且電耦接到源極線104。柱106可以相對於基底102的頂表面在垂直方向（例如，z方向）上延伸。在一些實施例中，柱106可以由柱結構形成，例如具有帶有矩形截面面積的圓柱體的結構。柱106可以由摻雜有合適的摻雜劑的半導體材料形成。例如，柱106可以是摻雜有p型摻雜劑的矽材料，該p型摻雜劑例如是硼、鋁、氮、鎵、銦和/或其組合。在一些實施例中，p型摻雜劑的摻雜劑濃度可以在約1×10 10個原子/cm 3至約1×10 20個原子/cm 3之間。在一些實施例中，柱106可以使用本質半導體材料形成，例如本質多晶矽。
板線108與柱106相鄰形成。在一些實施例中，板線108圍繞柱106的側壁表面的下部部分。例如，板線108的側壁表面可以圍繞柱106的圓周定位。在一些實施例中，板線108的側壁表面可與柱106的側壁表面同心。在一些實施例中，介電質層111（圖1A中未示出，但在圖1B中示出）可以設置在板線108和柱106之間。板線108可以使用合適的導電材料形成，例如鎢、鈷、銅、鋁、多晶矽、摻雜矽、矽化物和/或其組合。
字元線110與柱106相鄰形成並在板線108上方。在一些實施例中，柱106可由柱結構形成，且字元線110圍繞柱106的側壁表面的上部部分。在一些實施例中，介電質層111（圖1A中未示出，但在圖1B中示出）可以設置在字元線110和柱106之間。字元線110可以使用合適的導電材料形成，例如鎢、鈷、銅、鋁、多晶矽、摻雜矽、矽化物和/或其組合。
根據一些實施例，汲極帽112可形成在柱106上。在一些實施例中，汲極帽112可由摻雜有合適的摻雜劑（例如n型摻雜劑）的半導體材料形成，該n型摻雜劑例如是磷、砷、銻、鉍、鋰和/或其組合。在一些實施例中，n型摻雜劑的摻雜劑濃度可以在約1×10 18個原子/cm 3至約1×10 22個原子/cm 3之間。在一些實施例中，n型摻雜劑的摻雜劑濃度可以大於約1×10 20個原子/cm 3。在一些實施例中，可以通過用n型摻雜劑摻雜柱106的頂部部分來形成汲極帽112。
根據一些實施例，位元線114形成在汲極帽112上方並電耦接到汲極帽112。在一些實施例中，位元線114可以使用合適的導電材料形成，例如鎢、鈷、銅、鋁、多晶矽、摻雜矽、矽化物和/或其組合。
放大圖120為在對記憶體單元100執行程式化方案之後柱106內的電荷載流子濃度分佈。在一些實施例中，柱106內的多數電荷載流子是電子空穴，即，在原子中不存在電子。在對記憶體單元100執行程式化方案之後，所生成的空穴不均勻地分佈在柱106內。空穴的較高電荷載流子濃度區122位於柱106的上部區域中且接近字元線110。在一些實施例中，較高電荷載流子濃度區122的電荷載流子濃度可以在約3×10 15m -3與約3×10 18cm -3之間。在一些實施例中，電荷載流子濃度可朝向柱106的下部區域減小，從而導致空穴的較低電荷載流子濃度區124位於柱在源極線104附近的一部分中。在一些實施例中，較低電荷載流子濃度區124的電荷載流子濃度可以在約1×10 7cm -3與約5×10 12cm -3之間。在一些實施例中，較低電荷載流子濃度區124可以導致漏電流在柱106和源極線104之間流動，導致記憶體單中繼資料保持的降低，這轉而降低了記憶體單元100的裝置性能。
圖1B為根據本發明內容的一些實施例的由無電容器雙閘極垂直1T記憶體單元形成的記憶體陣列150的俯視圖。1T記憶體單元的例示可以是圖1A中所描述的記憶體單元100。與圖1A中的元件相對應的元件由類似的附圖標記表示。記憶體陣列150可以包括為簡單起見未示出的額外記憶體單元。
多條位元線和字元線交叉以形成記憶體陣列150。如圖1B中所示，多條字元線110可在第一橫向方向（例如，x方向）上延伸且被指定為WL0、WL1和WL2等。類似地，多條位元線112可在第二橫向方向（例如，y方向）上延伸且被指定為BL0、BL1和BL2等。記憶體單元形成在字元線和位元線的交叉處。例如，記憶體單元100可以形成在WL0和BL0的交叉處，並且也可以形成在WL2和BL0的交叉處。
圖2為具有用於減小漏電流和改善資料保持的底部選擇閘極（BSG）的無電容器垂直1T記憶體單元200的斷面圖。與圖1A中的元件相對應的元件由類似的附圖標記表示。
如圖2所示，在板線108和源極線104之間形成底閘，例如BSG 210。在一些實施例中，柱106可以由柱結構形成，並且BSG 210可以被設置為圍繞柱106的側壁表面的下部部分。在一些實施例中，介電質層可以設置在BSG 210和柱106之間。BSG 210可以使用合適的導電材料形成，例如鎢、鈷、銅、鋁、多晶矽、摻雜矽、矽化物和/或其組合。通過向BSG 210施加標稱偏壓，可在柱106的下部部分中形成較高電荷載子濃度區，這又可以減小漏電流並改善記憶體單元200的資料保持。放大圖220為在對記憶體單元200執行程式化方案之後柱106內的電荷載流子濃度分佈。類似於圖1A中所描述的記憶體單元，柱106內的多數電荷載流子可以是電子空穴。在對記憶體單元200執行程式化方案之後，所生成的空穴不均勻地分佈在柱106內。空穴的較高電荷載流子濃度區122位於柱106的上部區域中且接近字元線110。空穴的另一個較高電荷載流子濃度區222位於柱106的下部區域中且接近BSG 210。較高電荷載流子濃度區222可以是防止形成漏電流的飽和區。在一些實施例中，較高電荷載流子濃度區222的電荷載流子濃度可在約3×10 15cm -3與約3×10 18cm -3之間。
圖3為根據本發明內容的一些實施例的用於形成具有用於減小漏電流並改善資料保持的BSG的無電容器1T記憶體單元的方法。方法300的步驟可以以不同的順序和/或變化來執行，並且方法300可以包括為了簡單起見而未描述的更多步驟。圖4A-4G是製造併入BSG結構的例示性記憶體結構400的斷面圖。圖4A-4G作為例示性斷面圖提供以便於解釋方法300。此處提供的製造製程是例示性的，並且可以執行未在這些圖中示出的根據本發明內容的替代製程。附加層和/或結構可形成在記憶體結構400中，且為了簡單起見在圖4A-4G中未示出。
根據本發明內容的一些實施例，在步驟302處，在基底上形成階梯結構。參考圖4A，記憶體結構400可以包括基底102、導電線401、介電質層402、404、406和408、BSG 210、板線108、字元線110、襯墊層410、絕緣層411和414、以及蝕刻停止層412。至少BSG 210、板線108和字元線110可以被形成為相對於另一個具有橫向偏移，以形成階梯結構。與圖1A和圖2中的元件相對應的元件由類似的附圖標記表示。
基底102可以包括矽（例如，單晶矽）、矽鍺（SiGe）、鍺（Ge）、絕緣體上矽（SOI）、絕緣體上鍺（GOI）、砷化鎵（GaAs）、氮化鎵、碳化矽、玻璃、III-V族化合物、任何其他合適的材料或其任何組合。在一些實施例中，基底102可以是介電質層，例如氧化矽、氮化矽、氮氧化矽等。
導電線401可以形成在基底102上。在一些實施例中，導電線401可以是導電結構，諸如金屬線或摻雜有合適的摻雜劑的半導體層。例如，導電線401可由鎢、鈷、銅、鋁、任何合適的金屬和/或其組合形成。導電線401可使用薄膜沉積製程來設置，該薄膜沉積製程包括但不限於化學氣相沉積（chemical vapor deposition，CVD）、電漿增強CVD（PECVD）、物理氣相沉積（physical vapor deposition，PVD）、原子層沉積（atomic layer deposition，ALD）、電漿增強ALD（PEALD）和/或其任何組合。
階梯結構403可以至少包括BSG 210、板線108和字元線110。上述層中的每一個可被形成為相對於另一個具有橫向偏移，使得橫向偏移形成階梯形以允許到層的每一層級的電連接。在一些實施例中，階梯結構403還可以包括分別形成在BSG 210、板線108和字元線110上的介電質層404、406和408。
BSG 210、板線108和字元線110的厚度可以影響隨後形成的延伸穿過階梯結構403的柱的電荷載流子濃度。在一些實施例中，BSG 210的厚度T 1可以在約15 nm與約80 nm之間。在一些實施例中，板線108的厚度T 2可以在約60 nm與約300 nm之間。在一些實施例中，字元線110的厚度T 3可以在約15 nm與約80 nm之間。在一些實施例中，厚度T 1與厚度T 2的比率可以是約1:4。在一些實施例中，厚度T 2與厚度T 3的比率可以是約4:1。
可以使用一種或多種導電材料來形成BSG 210、板線108和字元線110。例如，導電材料可以包括鎢、鈷、銅、鋁、多晶矽、摻雜矽、矽化物和/或其組合。可使用一種或多種介電質材料（例如氧化矽、氮化矽、氮氧化矽、碳氮化矽、任何合適的介電質材料和/或其組合）來形成襯墊層410、絕緣層411和414、蝕刻停止層412、以及介電質層402、404、406和408。
可以使用合適的沉積方法來設置襯墊層410、絕緣層411和414、蝕刻停止層412、介電質層402、404、406和408、以及階梯結構403的層，例如BSG 210、板線108、字元線110和介電質層402、404、406和408。例如，沉積方法可以包括CVD、PVD、PECVD、ALD、高密度電漿CVD（HDP-CVD）、濺射、旋塗和/或其任何組合。
根據本發明內容的一些實施例，在步驟304處，可以穿過階梯結構形成開口。參考圖4B，可以通過蝕刻絕緣層414、蝕刻停止層412和階梯結構403的部分直到暴露導電線401來形成開口420。在一些實施例中，開口420可以是具有大致矩形截面面積的圓柱形孔。光刻製程可以用於暴露絕緣層414的頂表面的要被蝕刻的部分。乾法電漿蝕刻製程或濕法化學蝕刻製程可以用於依次去除絕緣層414、蝕刻停止層412和階梯結構430的部分，直到暴露出導電線401。蝕刻製程可以包括多個蝕刻製程，每個蝕刻製程被配置為去除被暴露的類型的材料。具體而言，可以基於絕緣層414、蝕刻停止層412、介電質層402、404、406和408的材料成分以及形成BSG 210、板線108和字元線110的導電材料來選擇在每個蝕刻製程中使用的蝕刻劑。例如，蝕刻製程可以包括用於去除SiO 2、SiN和諸如鎢的導電材料的合適的蝕刻劑。蝕刻製程可以繼續直到暴露導電線401的頂表面。在一些實施例中，開口420延伸到導電線401中以確保導電線401暴露在開口420內。在形成開口420之後，可以去除諸如光致抗蝕劑的硬遮罩層。
根據本發明內容的一些實施例，在步驟306處，可以在開口中形成閘極介電質層。參考圖4C，閘極介電質層421可形成在開口420中並與包括BSG 210、板線108和字元線110的閘極結構接觸。在一些實施例中，可以在形成閘極介電質層之前執行回蝕製程。例如，BSG 210、板線108和字元線110可以被橫向回蝕，並且閘極介電質層可以被設置在經回蝕的閘極上。在一些實施例中，可以通過在開口420中的所有暴露表面上均勻地設置閘極介電質材料，隨後進行非等向性蝕刻製程使得設置的閘極介電質材料保持與閘極結構接觸並形成在相鄰介電質層之間，來形成閘極介電質層421。例如，閘極介電質層421與BSG 210接觸，並形成在介電質層402和404之間。類似地，閘極介電質層421與板線108以及介電質層404和406接觸。此外，閘極介電質層421與字元線110以及介電質層406和408接觸。在一些實施例中，閘極介電質層421的垂直側壁與介電質層404、406和408的垂直側壁共面。
根據本發明內容的一些實施例，在步驟308處，可以在開口中形成記憶體單元的源極線。參考圖4D，源極線430形成在開口420的底部處且與導電線401和介電質層402接觸。在一些實施例中，源極線430可由矽材料形成且摻雜有n型摻雜劑，例如磷、砷、銻、鉍、鋰和/或其組合。在一些實施例中，源極線430可以是單晶矽且使用將導電線401用作晶種層的磊晶生長製程來形成。在一些實施例中，源極線430可類似於圖1A、圖1B和圖2中所描述的源極線104。
根據本發明內容的一些實施例，在步驟308處，設置半導體材料以填充開口。參考圖4E，半導體材料440可以形成在開口420中並且與源極線430和閘極介電質層421接觸。在一些實施例中，半導體材料440延伸穿過整個開口420，並且執行平坦化製程，使得半導體材料440的頂表面與絕緣層414的頂表面共面。在一些實施例中，半導體材料440可以使用矽材料形成，諸如多晶矽材料或單晶矽材料。在一些實施例中，半導體材料440可以是本質材料或摻雜有合適的摻雜劑，諸如一種或多種p型摻雜劑。例如，半導體材料440可以摻雜有p型摻雜劑，例如硼、鋁、氮、鎵、銦和/或其組合。
根據本發明內容的一些實施例，在步驟310處，可以形成記憶體單元的汲極帽和浮置主體。參考圖4F，可以通過對圖4E中所示的半導體材料440的頂部部分進行摻雜來形成汲極帽460。半導體材料440在其摻雜頂部部分與源極線430之間的剩餘部分可形成柱450。在一些實施例中，在用於摻雜半導體材料440的頂部部分的離子植入製程中使用的摻雜劑可以是在半導體材料440的形成中使用的相反類型的摻雜劑。例如，圖4E中描述的半導體材料440可以摻雜有p型摻雜劑，並且汲極帽460可以摻雜有n型摻雜劑。在一些實施例中，柱450是在垂直方向（例如，z方向）上延伸的柱結構，並且它的側壁被BSG 210、板線108和字元線110圍繞。在一些實施例中，如圖4F所示，柱450的頂表面在字元線110的頂表面上方的水平面處，並且柱450的底表面在BSG 210的底部頂表面下方的水平面處。
根據本發明內容的一些實施例，在步驟312處，可以形成記憶體單元的位元線和互連結構。參考圖4G，貫孔462可以延伸穿過蝕刻停止層412以及絕緣層411和414。在一些實施例中，貫孔462也可以延伸穿過襯墊層410。貫孔462可以分別與導電線401、BSG 210、板線108和字元線110接觸並電耦接，以用於提供偏壓和/或向閘極結構傳送電信號。在一些實施例中，諸如蝕刻停止層416和絕緣層418的附加層可以設置在絕緣層414上。蝕刻停止層416和絕緣層418的組成可分別類似於蝕刻停止層412和絕緣層414，且為了簡單起見，本文不作詳細說明。位元線472可以形成在絕緣層418中並且通過貫孔462電耦接到汲極帽460。類似地，字元線觸點474可以形成在絕緣層418中並且通過貫孔462電耦接到字元線110。在一些實施例中，板線觸點476可以形成在絕緣層418中並且通過貫孔462電耦接到板線108。在一些實施例中，BSG觸點478可以形成在絕緣層418中，並且通過貫孔462電耦接到BSG 210。在一些實施例中，源極線觸點480可形成在絕緣層418中且通過貫孔462和導電線401電耦接到源極線430。
圖5A為根據本發明內容的一些實施例的用於對具有用於減小漏電流並改善資料保持的BSG的無電容器1T記憶體單元步驟程式化方案的方法500。方法500的步驟可以以不同的順序和/或變化來執行，並且方法500可以包括為了簡單起見而未描述的更多步驟。圖5B是根據一些實施例的對併入有BSG的無電容器1T記憶體單元進行程式化的步驟圖。圖5B是作為例示性的電壓-時間步驟圖而提供的，以便於解釋方法500。此處提供的步驟是例示性的，並且可以執行未在這些圖中示出的根據本發明內容的替代步驟。可以在方法500中執行附加步驟，並且為了簡單起見在圖5A和5B中未示出。
圖5B為用於對無電容器1T記憶體單元（例如圖4G中描述的記憶體結構400）的程式化方案的步驟圖。如參考圖2所討論的，在柱的下部部分附近併入BSG可以提高資料保持並減小漏電流。
根據一些實施例，在步驟502處，可以將正偏壓施加到記憶體單元的BSG和板線。在一些實施例中，施加到板線的正偏壓可在約0.5V與約0.9V之間。使用圖4G的記憶體結構400作為例示，可通過板線觸點476和貫孔462將約0.8V的正偏壓施加到板線108。在一些實施例中，施加到BSG的正偏壓可以在約0.9V與約1.1V之間。使用圖4G的記憶體結構400作為例示，可通過BSG觸點478和貫孔462將約1V的正偏壓施加到BSG 210。本文描述的正偏壓是施加到板線108和BSG 210的偏壓的例示。在一些實施例中，可使用任何合適的正偏壓，例如在約0.5V與約2.0V之間的正偏壓。在一些實施例中，BSG和板線在程式化方案期間可以保持在正偏壓下。在一些實施例中，在程式化方案期間，源極線連接到接地電壓。在一些實施例中，在程式化方案完成之後，可以將接地電壓連接到BSG 210。在一些實施例中，在程式化方案完成之後，板線108可以保持在正偏壓下。
根據一些實施例，在步驟504處，將正偏壓施加到記憶體單元的字元線。在一些實施例中，在第一時間點T 1將正偏壓施加到字元線。在一些實施例中，施加到字元線的正偏壓可在約1.3V與約1.7V之間。使用圖4G的記憶體結構400作為例示，可通過字元線觸點474和貫孔462將約1.5V的正偏壓施加到字元線110。在一些實施例中，字元線在第二時間點T 2達到所施加的正偏壓。
根據一些實施例，在步驟506處，將正偏壓施加到記憶體單元的位元線。在一些實施例中，在第二時間點T 2之後出現的第三時間點T 3，將正偏壓施加到位元線。在一些實施例中，施加到位元線的正偏壓可在約0.6V與約1V之間。使用圖4G的記憶體結構400作為例示，可將約0.7V的正偏壓施加到位元線472。在一些實施例中，位元線在第四時間點T 4達到所施加的正偏壓。
根據一些實施例，在步驟508處，將接地電壓施加到記憶體單元的字元線。在一些實施例中，在第四時間點T 4之後出現的第五時間點T 5，將接地電壓施加到字元線。使用圖4G的記憶體結構400作為例示，可通過字元線觸點474和貫孔462將接地電壓施加到字元線110。在一些實施例中，字元線在第六時間點T 6達到接地電位。
根據一些實施例，在步驟510處，將接地電壓施加到記憶體單元的位元線。在一些實施例中，在第六時間點T 6之後出現的第七時間點T 7，將接地電壓施加到位元線。使用圖4G的記憶體結構400作為例示，可將接地電壓施加到位元線472。
圖6A為根據本發明內容的一些實施例的用於對具有用於減小漏電流並改善資料保持的BSG的無電容器1T記憶體單元步驟抹除方案的方法600。方法600的步驟可以以不同的順序和/或變化來執行，並且方法600可以包括為了簡單起見而未描述的更多步驟。圖6B是根據一些實施例的抹除併入有BSG的無電容器1T記憶體單元的步驟圖。圖6B是作為例示性的電壓-時間步驟圖提供的，以便於解釋方法600。此處提供的步驟是例示性的，並且可以執行未在這些圖中示出的根據本發明內容的替代步驟。可以在方法600中執行附加步驟，並且為了簡單起見在圖6A和6B中未示出。
圖6B為用於對無電容器1T記憶體單元（例如圖4G中描述的記憶體結構400）的抹除方案的步驟圖。如參考圖2所討論的，在柱的下部部分附近併入BSG可以提高資料保持並減小漏電流。
根據一些實施例，在步驟602處，將正偏壓施加到記憶體單元的BSG和板線。在一些實施例中，施加到板線的正偏壓可在約0.5V與約0.9V之間。使用圖4G的記憶體結構400作為例示，可通過板線觸點476和貫孔462將約0.8V的正偏壓施加到板線108。在一些實施例中，施加到BSG的正偏壓可以在約0.9V與約1.1V之間。使用圖4G的記憶體結構400作為例示，可通過BSG觸點478和貫孔462將約1V的正偏壓施加到BSG 210。
根據一些實施例，在步驟604處，減小施加到BSG的正偏壓，並且增大施加到板線的正偏壓。在一些實施例中，基本上同時執行對BSG和板線的偏壓的減小和增大。例如，偏壓的改變兩者可基本上都在第一時間點T 11發生。在一些實施例中，BSG和板線在第二時間點T 12達到它們各自的減小和增大的偏壓。在一些實施例中，對BSG的正偏壓可以減小到約0.7V和約0.9V。使用圖4G的記憶體結構400作為例示，可通過BSG觸點478和貫孔462將約0.8V的正偏壓施加到BSG 210。在一些實施例中，對板線的正偏壓可以增大到約0.9V和約1.1V。使用圖4G的記憶體結構400作為例示，可以通過板線觸點476和貫孔462將約1.0V的正偏壓施加到板線108。在一些實施例中，BSG與板線可基本上在第二時間點T 12同時達到經調整的正偏壓。
根據一些實施例，在步驟606處，將負偏壓施加到記憶體單元的源極線。在一些實施例中，在第二時間點T 12之後出現的第三時間點T 13將負偏壓施加到源極線。在一些實施例中，施加到源極線的負偏壓可在約-1.8V與約-2.2V之間。使用圖4G的記憶體結構400作為例示，可通過源極線觸點480、貫孔462和導電線401，將約-2.0V的負偏壓施加到源極線430。在一些實施例中，源極線在第四時間點T 14達到所施加的負偏壓。
根據一些實施例，在步驟608處，增大施加到BSG的正偏壓，並且減小施加到板線的正偏壓。在一些實施例中，基本上同時執行對BSG和板線的偏壓的增大和減小。例如，偏壓的改變兩者可基本上都在第五時間點T 15發生。在一些實施例中，BSG和板線在第六時間點T 16達到它們各自的增大和減小的偏壓。在一些實施例中，對BSG的正偏壓可以增大到約0.9V和約1.1V。使用圖4G的記憶體結構400作為例示，可通過BSG觸點478和貫孔462將約1.0V的正偏壓施加到BSG 210。在一些實施例中，對板線的正偏壓可以減小到約0.5V和約0.9V。使用圖4G的記憶體結構400作為例示，可通過板線觸點476和貫孔462，將約0.8V的正偏壓施加到板線108。
根據一些實施例，在步驟610處，將接地電壓施加到記憶體單元的源極線。在一些實施例中，在第六時間點T 16之後出現的第七時間點T 17，將接地電壓施加到源極線。使用圖4G的記憶體結構400作為例示，可通過源極線觸點480、貫孔462和導電線401，將接地電壓施加到源極線430。
圖7為具有偏置閘極的無電容器垂直1T記憶體單元700的斷面圖，其中，該偏置閘極用於提高記憶體單元的程式化速度並提供在柱中選擇性地添加電子空穴的能力。圖7中的與圖2中的元件相對應的元件由類似的附圖標記表示。
如圖7所示，記憶體單元700包括形成在板線108和字元線110之間的偏置閘極，例如偏置閘極710。在一些實施例中，柱106可以由柱結構形成，並且偏置閘極710可以被設置為圍繞柱106的側壁表面的一部分。在一些實施例中，偏置閘極710可以被設置在柱106的上部部分附近。在一些實施例中，偏置閘極710可設置在柱106的上半部分附近。在一些實施例中，介電質層可設置在偏置閘極710與柱106之間。偏置閘極710可以使用合適的導電材料形成，例如鎢、鈷、銅、鋁、多晶矽、摻雜矽、矽化物和/或其組合。通過將標稱偏壓施加到偏置閘極710，可通過碰撞電離形成較高電荷載流子濃度區，這轉而增加了程式化方案期間的程式化速度。此外，偏置閘極710還可用作頂部選擇閘極，該頂部選擇閘極可通過閘極誘發的汲極洩漏或碰撞電離生成額外的電子空穴。放大圖720為在對記憶體單元700執行程式化方案之後柱106內的電荷載流子濃度分佈。類似於圖1A和圖2中描述的記憶體單元，柱106內的多數電荷載流子可以是電子空穴，並且較高電荷載流子濃度區122可以形成在柱106的上部部分中。記憶體單元700可不同於記憶體單元200，至少因為可通過將偏壓施加到偏置閘極710而在較高電荷載流子濃度區122下方形成額外的較高電荷載流子濃度區724，這轉而提高了程式化速度。在對記憶體單元700執行程式化方案之後，所生成的空穴不均勻地分佈在柱106內。空穴的較高電荷載流子濃度區122位於柱106的上部區域中且接近字元線110。空穴的另一較高電荷載流子濃度區724也可位於柱106的上部區域中且接近偏置閘極710。在一些實施例中，較高電荷載流子濃度區724的電荷載流子濃度可在約3×10 15cm -3與約3×10 18cm -3之間。
圖8為併入了無電容器1T記憶體單元（例如圖7中描述的記憶體單元700）的記憶體結構800。圖8中的與圖4A-4G中的元件相對應的元件由類似的附圖標記表示。記憶體結構800可以使用與圖3中描述的方法300相類似的方法來形成。例如，記憶體結構800的各種製造階段可與關於圖4A-4G所描述的那些製造階段相類似，並且為了簡單起見此處不進行描述。
階梯結構803可至少包括板線108、偏置閘極710和字元線110。上述層中的每一層可被形成為相對於另一個具有橫向偏移，使得橫向偏移形成階梯形以允許到層的每一層級的電連接。在一些實施例中，階梯結構803還可以包括分別形成在板線108、偏置閘極710和字元線110上的介電質層404、406和408。用於電耦接到偏置閘極710的互連結構可以包括偏置閘極觸點876和貫孔462。偏置閘極觸點876的材料組成和形成製程可以類似於圖4G中描述的BSG觸點478的材料組成和形成製程，並且為了簡單起見在此不進行詳細描述。
偏置閘極710可以使用導電材料形成，例如鎢、鈷、銅、鋁、多晶矽、摻雜矽、矽化物和/或其組合。在一些實施例中，可以使用CVD、PVD、PECVD、ALD、HDP-CVD、濺射和/或其任何組合來設置偏置閘極710。
偏置閘極710、板線108和字元線110的厚度可以影響隨後形成的延伸穿過階梯結構403的柱的電荷載流子濃度。在一些實施例中，板線108的厚度T 4可以在約60 nm與約300 nm之間。在一些實施例中，偏置閘極710的厚度T 5可以在約15 nm與約80 nm之間。在一些實施例中，字元線110的厚度T 6可以在約15 nm與約80 nm之間。在一些實施例中，厚度T 4與厚度T 5的比率可以是約4:1。在一些實施例中，厚度T 4與厚度T 6的比率可以是約4:1。
圖9A為根據本發明內容的一些實施例的用於對具有用於提高諸如程式化速度的步驟速度的偏置閘極的無電容器1T記憶體單元步驟程式化方案的方法900。方法900的步驟可以以不同的順序和/或變化來執行，並且方法900可以包括為了簡單起見而未描述的更多步驟。圖9B是根據一些實施例的對併入有偏置閘極的無電容器1T記憶體單元進行程式化的步驟圖。圖9B是作為例示性的電壓-時間步驟圖提供的，以便於解釋方法900。此處提供的步驟是例示性的，並且可以執行未在這些圖中示出的根據本發明內容的替代步驟。可以在方法900中執行附加步驟，並且為了簡單起見在圖9A和9B中未示出。
圖9B為用於對無電容器1T記憶體單元（例如圖8中描述的記憶體結構800）的程式化方案的步驟圖。如參考圖7和圖8所討論的，在柱的上部部分附近併入偏置閘極可以提高步驟速度。
根據一些實施例，在步驟902處，可將正偏壓施加到記憶體單元的偏置閘極和板線。在一些實施例中，施加到板線的正偏壓可在約0.5V與約0.9V之間。使用圖8的記憶體結構800作為例示，可以通過板線觸點476和貫孔462將約0.8V的正偏壓施加到板線108。在一些實施例中，施加到偏置閘極的正偏壓可以在約0.9V與約1.1V之間。使用圖8的記憶體結構800作為例示，可通過偏置閘極觸點876和貫孔462，將約1V的正偏壓施加到偏置閘極710。在一些實施例中，在程式化方案期間，偏置閘極和板線可以保持在正偏壓下。在一些實施例中，在程式化方案期間，源極線連接到接地電壓。本文描述的正偏壓是施加到板線108和偏置閘極710的偏壓的例示。在一些實施例中，可使用任何合適的正偏壓，例如在約0.5V與約2.0V之間的正偏壓。在一些實施例中，在程式化方案期間，源極線連接到接地電壓。在一些實施例中，在程式化方案完成之後，可以將接地電壓連接到BSG 210。在一些實施例中，在程式化方案完成之後，板線108保持在正偏壓下。
根據一些實施例，在步驟904處，將正偏壓施加到記憶體單元的字元線。在一些實施例中，在第一時間點T 91將正偏壓施加到字元線。在一些實施例中，施加到字元線的正偏壓可在約1.3V與約1.7V之間。使用圖8的記憶體結構800作為例示，可通過字元線觸點474和貫孔462將約1.5V的正偏壓施加到字元線110。在一些實施例中，字元線在第二時間點T 92達到所施加的正偏壓。
根據一些實施例，在步驟906處，將正偏壓施加到記憶體單元的位元線。在一些實施例中，在第二時間點T 92之後出現的第三時間點T 93將正偏壓施加到位元線。在一些實施例中，施加到位元線的正偏壓可在約0.6V與約1V之間。使用圖8的記憶體結構800作為例示，可將約0.7V的正偏壓施加到位元線472。在一些實施例中，位元線在第四時間點T 94達到所施加的正偏壓。
根據一些實施例，在步驟908處，將接地電壓施加到記憶體單元的字元線。在一些實施例中，在第四時間點T 94之後出現的第五時間點T 95將接地電壓施加到字元線。使用圖8的記憶體結構800作為例示，可通過字元線觸點474和貫孔462將接地電壓施加到字元線110。在一些實施例中，字元線在第六時間點T 96達到接地電位。
根據一些實施例，在步驟910處，將接地電壓施加到記憶體單元的位元線。在一些實施例中，在第六時間點T 96之後出現的第七時間點T 97將接地電壓施加到位元線。使用圖8的記憶體結構800作為例示，可將接地電壓施加到位元線472。
圖10A為根據本發明內容的一些實施例的用於對具有用於提高步驟速度的偏置閘極的無電容器1T記憶體單元步驟抹除方案的方法1000。方法1000的步驟可以以不同的順序和/或變化來執行，並且方法1000可以包括為了簡單起見而未描述的更多步驟。圖10B是根據一些實施例的抹除併入有偏置閘極的無電容器1T記憶體單元的步驟圖。圖10B是作為例示性的電壓-時間步驟圖提供的，以便於解釋方法1000。此處提供的步驟是例示性的，並且可以執行未在這些圖中示出的根據本發明內容的替代步驟。可以在方法1000中執行附加步驟，並且為了簡單起見在圖10A和圖10B中未示出。
圖10B為用於對無電容器1T記憶體單元（例如圖8中描述的記憶體結構800）的抹除方案的步驟圖。如參考圖7和圖8所討論的，在柱的上部部分附近併入偏置閘極可以提高步驟速度。
根據一些實施例，在步驟1002處，將正偏壓施加到記憶體單元的偏置閘極和板線。在一些實施例中，施加到板線的正偏壓可在約0.5V與約0.9V之間。使用圖8的記憶體結構800作為例示，可以通過板線觸點476和貫孔462將約0.8V的正偏壓施加到板線108。在一些實施例中，施加到偏置閘極的正偏壓可以在約0.9V與約1.1V之間。使用圖8的記憶體結構800作為例示，可通過偏置觸點876和貫孔462將約1V的正偏壓施加到偏置閘極710。
根據一些實施例，在步驟1004處，減小施加到偏置閘極的正偏壓，並且增大施加到板線的正偏壓。在一些實施例中，基本上同時執行對偏置閘極和板線的偏壓的減小和增大。例如，偏壓的改變兩者可基本上都在第一時間點T 101發生。在一些實施例中，偏置閘極與板線在第二時間點T 102達到其各自的減小與增大的偏壓。在一些實施例中，對偏置閘極的正偏壓可減小到約0.7V和約0.9V。使用圖8的記憶體結構800作為例示，可通過偏置閘極觸點876和貫孔462將約0.8V的正偏壓施加到偏置閘極710。在一些實施例中，對板線的正偏壓可以增大到約0.9V和約1.1V。使用圖8的記憶體結構800作為例示，可以通過板線觸點476和貫孔462將約1.0V的正偏壓施加到板線108。在一些實施例中，偏置閘極與板線可基本上在第二時間點T 102同時達到經調整的正偏壓。
根據一些實施例，在步驟1006處，將負偏壓施加到記憶體單元的源極線。在一些實施例中，在第二時間點T 102之後出現的第三時間點T 103將負偏壓施加到源極線。在一些實施例中，施加到源極線的負偏壓可在約-1.8V與約-2.2V之間。使用圖8的記憶體結構800作為例示，可通過源極線觸點480、貫孔462和導電線401將約-2.0V的負偏壓施加到源極線430。在一些實施例中，源極線在第四時間點T 104達到所施加的負偏壓。
根據一些實施例，在步驟1008處，增大施加到偏置閘極的正偏壓，並且減小施加到板線的正偏壓。在一些實施例中，基本上同時執行對偏置閘極和板線的偏壓的增大和減小。例如，偏壓的改變兩者可基本上都在第五時間點T 105發生。在一些實施例中，偏置閘極與板線在第六時間點T 106達到其各自的增大與減小的偏壓。在一些實施例中，對偏置閘極的正偏壓可增大到約0.9V和約1.1V。使用圖8的記憶體結構800作為例示，可以通過偏置閘極觸點876和貫孔462將約1.0V的正偏壓施加到偏置閘極710。在一些實施例中，對板線的正偏壓可以減小到約0.5V和約0.9V。使用圖8的記憶體結構800作為例示，可以通過板線觸點476和貫孔462，將約0.8V的正偏壓施加到板線108。
根據一些實施例，在步驟1010處，將接地電壓施加到記憶體單元的源極線。在一些實施例中，在第六時間點T 106之後出現的第七時間點T 107，將接地電壓施加到源極線。使用圖8的記憶體結構800作為例示，可通過源極線觸點480、貫孔462和導電線401將接地電壓施加到源極線430。
根據本發明內容的各種實施例提供了用於改善資料保持並減少漏電流的無電容器多閘極垂直1T記憶體結構的結構和製造方法。無電容器多閘極垂直1T記憶體結構可以包括柱（例如垂直柱形浮置主體）以及圍繞柱的多個閘極。在一些實施例中，柱可以被頂部選擇閘極、板線閘極和底部選擇閘極圍繞。在一些實施例中，柱可由字元線閘極、偏置閘極和板線閘極圍繞。位元線可以形成在柱的上方。在字元線和位元線之間的交叉處形成記憶體單元。本發明內容的無電容器多閘極垂直1T記憶體結構可以提供各種益處，包括但不限於改善的電晶體載流子密度、提高的程式化/抹除速度等。
以上對具體實施例的描述將充分揭示本發明內容的一般性質，使得其他人可以通過應用本領域技術內的知識容易地修改和/或適應這些具體實施例的各種應用，而無需過度實驗，且不脫離本發明內容的一般概念。因此，基於本文給出的公開內容和指導，這樣的適應和修改旨在處於所公開的實施例的等同方案的含義和範圍內。應該理解的是，本文中的措辭或術語是出於描述的目的而非限制的目的，使得本說明書的術語或措辭將由本領域技術人員根據本發明內容和指導來解釋。
上面已經借助於功能構件塊描述了本發明內容的實施例，該功能構件塊為特定功能和其關係的實施方式。為了描述的方便，本文任意定義了這些功能構件塊的邊界。只要適當地執行了特定功能和其關係，就可以定義可替換的邊界。
發明內容和摘要部分可以闡述由一個或多個發明人設想的本發明內容的一個或多個但不是全部的例示性實施例，並且因此不旨在以任何方式限制本發明內容和所附請求項書。
本發明內容的廣度和範圍不應受任何上述例示性實施例的限制，而應僅根據所附請求項和其等同方案來限定。
100:記憶體單元 102:基底 104:源極線 106:柱 108:板線 110:字元線 111:介電質層 112:汲極帽 114:位元線 122:較高電荷載流子濃度區 124:較低電荷載流子濃度區 200:記憶體單元 210:底部選擇閘極 220:放大圖 222:較高電荷載流子濃度區 300:方法 302:步驟 304:步驟 306:步驟 308:步驟 310:步驟 312:步驟 400:記憶體結構 401:導線 402:介電質層 403:階梯結構 404:介電質層 406:介電質層 408:介電質層 410:襯墊層 411:絕緣層 412:蝕刻停止層 414:絕緣層 416:蝕刻停止層 418:絕緣層 420:開口 421:閘極介電質層 430:源極線 440:半導體材料 450:柱 460:汲極帽 462:貫孔 472:位元線 474:字元線觸點 476:板線觸點 478:BSG觸點 480:源極線觸點 500:方法 502:步驟 504:步驟 506:步驟 508:步驟 510:步驟 600:方法 602:步驟 604:步驟 606:步驟 608:步驟 610:步驟 700:記憶體單元 710:偏置閘極 720:放大圖 724:較高電荷載流子濃度區 803:階梯結構 876:偏置閘極觸點 WL:字元線 WL0-WL2:字元線 BL:位元線 BL0-BL2:位元線 BSG:底部選擇閘極 900:方法 902:步驟 904:步驟 906:步驟 908:步驟 910:步驟 1000:方法 1002:步驟 1004:步驟 1006:步驟 1008:步驟 1010:步驟
併入本文並形成說明書的一部分的附圖為本發明內容的實施例，並且與說明書一起進一步用於解釋本發明內容的原理並且使得相關領域技術人員能夠做出和使用本發明內容。 圖1A為根據本發明內容的一些實施例的一記憶體單元的示意性斷面圖。 圖1B為根據本發明內容的一些實施例的一記憶體陣列的示意性俯視圖。 圖2為根據本發明內容的一些實施例的併入一底部選擇閘極（bottom select gate，BSG）的例示性垂直記憶體單元的示意性斷面圖。 圖3為根據本發明內容的一些實施例的形成具有一底部選擇閘極的記憶體結構的流程圖。 圖4A-4G為根據本發明內容的一些實施例的在各種製程階段的記憶體結構的斷面圖。 圖5A為根據本發明內容的一些實施例對具有一底部選擇閘極的記憶體結構執行程式設計方案的流程圖。 圖5B為根據本發明內容的一些實施例對具有一底部選擇閘極的記憶體結構執行程式化方案的步驟圖。 圖6A為根據本發明內容的一些實施例的對具有一底部選擇閘極的記憶體結構執行抹除方案的流程圖。 圖6B為根據本發明內容的一些實施例的對具有一底部選擇閘極的記憶體結構執行抹除方案的步驟圖。 圖7為根據本發明內容的一些實施例的併入一偏置閘極的垂直記憶體單元的示意性斷面圖。 圖8為根據本發明內容的一些實施例的併入一偏置閘極的記憶體結構的示意性斷面圖。 圖9A為根據本發明內容的一些實施例的一對具有偏置閘極的記憶體結構執行程式化方案的流程圖。 圖9B為根據本發明內容的一些實施例的一對具有偏置閘極的記憶體結構執行程式化方案的步驟圖。 圖10A為根據本發明內容的一些實施例的一對具有偏置閘極的記憶體結構執行抹除方案的流程圖。 圖10B為根據本發明內容的一些實施例的對具有偏置閘極的記憶體結構執行抹除方案的步驟圖。 結合附圖，根據下面闡述的具體實施方式，本發明的特徵和優點將更加明顯，在附圖中，相似的附圖標記始終標識相對應的元件。在附圖中，相似的附圖標記通常表示相同、功能相似和/或結構相似的元件。元件首次出現的附圖由相對應附圖標記中最左邊的一個或多個數字指示。將參考附圖描述本發明內容的實施例。
102:基底
108:板線
110:字元線
210:底部選擇閘極
401:導線
402:介電質層
403:階梯結構
404:介電質層
406:介電質層
408:介電質層
411:絕緣層
412:蝕刻停止層
414:絕緣層
416:蝕刻停止層
418:絕緣層
430:源極線
450:柱
460:汲極帽
462:貫孔
472:位元線
474:字元線觸點
476:板線觸點
478:BSG觸點
480:源極線觸點

Claims (20)

  1. 一種記憶體結構，包括： 一階梯結構，包括： 一底部選擇閘極； 一板線，設在該底部選擇閘極上方；以及 一字元線，設在該板線上方； 一柱，延伸穿過該底部選擇閘極、該板線和該字元線； 一源極結構，設在該柱下方； 一汲極帽，設在該柱上方；以及 一位元線，設在該汲極帽上方。
  2. 根據請求項1所述的記憶體結構，其中該柱在垂直方向上延伸。
  3. 根據請求項2所述的記憶體結構，其中該底部選擇閘極、該板線和該字元線中的每一個圍繞該柱的側壁。
  4. 根據請求項2所述的記憶體結構，其中該底部選擇閘極圍繞該柱的柱結構的下部部分。
  5. 根據請求項1所述的記憶體結構，還包括與該底部選擇閘極的側壁和該柱的側壁接觸的一閘極介電質層。
  6. 根據請求項1所述的記憶體結構，其中該汲極帽和該源極結構包括摻雜有n型摻雜劑的矽材料。
  7. 根據請求項1所述的記憶體結構，其中該柱包括摻雜有p型摻雜劑的矽材料。
  8. 根據請求項1所述的記憶體結構，其中該底部選擇閘極包括鎢或鈷。
  9. 根據請求項1所述的記憶體結構，其中該板線被形成為相對於該底部選擇閘極具有橫向偏移。
  10. 根據請求項1所述的記憶體結構，還包括一電耦接到該底部選擇閘極的底部選擇閘極觸點。
  11. 一種記憶體結構，包括： 一階梯結構，包括： 一板線； 一偏置閘極，設在該板線上方；以及 一字元線，設在該板線上方； 一柱，延伸穿過該板線、該偏置閘極和該字元線； 一源極結構，設在該柱下方； 一汲極帽，設在該柱上方；以及 一位元線，形成在該汲極帽上方。
  12. 根據請求項11所述的記憶體結構，其中該柱在垂直方向上延伸，且包括一柱結構。
  13. 根據請求項12所述的記憶體結構，其中該板線、該偏置閘極和該字元線中的每一個圍繞該柱的側壁。
  14. 根據請求項12所述的記憶體結構，其中該偏置閘極圍繞該柱結構的上部部分。
  15. 根據請求項11所述的記憶體結構，還包括一閘極介電質層，該閘極介電質層被形成為與該偏置閘極的側壁和該柱的側壁接觸。
  16. 一種用於形成記憶體裝置的方法，包括： 形成一階梯結構，包括： 設置一底部選擇閘極； 在該底部選擇閘極上方設置一板線；以及 在該板線上方設置一字元線； 形成穿過該字元線、該板線和該底部選擇閘極的開口； 在該開口的底部形成一源極結構； 在該開口中和該源極結構上設置半導體材料以形成一柱； 在該柱上方形成一汲極帽；以及 在該汲極帽上方形成一位元線。
  17. 根據請求項16所述的方法，還包括用p型摻雜劑摻雜該半導體材料。
  18. 根據請求項16所述的方法，其中設置該底部選擇閘極包括設置一導電層，且該導電層包括鎢或鈷的。
  19. 根據請求項16所述的方法，還包括穿過該開口橫向回蝕該底部選擇閘極。
  20. 根據請求項19所述的方法，還包括在被回蝕的該底部選擇閘極的側壁上設置一閘極介電質層。
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