TW201937587A - 半導體裝置及其製造方法 - Google Patents

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Abstract

本發明之目的在於提供一種可在包含鰭式的FET在內的半導體裝置中輕易地形成電能軌的半導體裝置的製造方法，以及可用該等方法形成的半導體裝置。為了達成上述目的，本發明之製造方法包含：第1步驟，準備中間體，該中間體具備從基板立起設置的一對半導體鰭部2，在相鄰的半導體鰭部2之間的區域內，將半導體鰭部2的源極區域所連接的固定電位線用的導電材料8設置到比任一半導體鰭部2的頂面更高的位置，並在半導體鰭部2之間的區域的外側的區域上設置保護材料；以及第2步驟，將導電材料8蝕刻到比任一半導體鰭部2的頂面更低的位置，並將保護材料上的導電材料除去，同時令導電材料殘留在半導體鰭部之間的區域內。

Description

半導體裝置及其製造方法
本發明係關於一種包含鰭式場效電晶體(Fin-FET)在內的半導體裝置以及其製造方法。
近年來的邏輯標準單元，係包含複數個鰭式場效電晶體(以下稱為FET)所構成，吾人嘗試將邏輯電路的最小單位的高度(單元高度)縮小化。這是因為，若單元高度縮小，則根據比例法則，消耗電力會降低，電路的動作速度會增快。
於專利文獻1，揭示了在具備鰭式FET的邏輯標準單元中，埋入複數條電能軌(電源線/接地電位線)的構造。相鄰的2條電能軌之間的尺寸為單元高度。其他的鰭式FET，例如，揭示於專利文獻5。
另外，雖非鰭式FET，惟作為相關技術，專利文獻2揭示了埋入記憶體的位元線的技術，專利文獻3以及專利文獻4揭示了電容器。
[先前技術文獻]
[專利文獻]
[專利文獻1]美國專利申請公開2017/0062421號公報
[專利文獻2]日本特開2011-1511061號公報
[專利文獻3]日本特開平10-50951號公報
[專利文獻4]日本特開2001-217407號公報
[專利文獻5]日本特開2015-159284號公報
[發明所欲解決的問題]
然而，在包含鰭式FET在內的半導體裝置中，欲輕易地形成電能軌(固定電位線)有其困難。
本發明之目的在於提供一種可在包含鰭式FET在內的半導體裝置中輕易地形成電能軌的半導體裝置的製造方法，以及可用該等方法形成的半導體裝置。
[解決問題的手段]
為了解決上述的問題，本發明提供一實施態樣之第1半導體裝置的製造方法，該第1半導體裝置包含：第1鰭部群，由一對半導體鰭部所構成；第2鰭部群，與該第1鰭部群分開，並由一對半導體鰭部所構成；以及固定電位線，與該第1半導體鰭部的該源極區域連接；該第1鰭部群，包含第1半導體鰭部，該第1半導體鰭部構成包含源極區域、閘極區域以及汲極區域在內之鰭式P型場效電晶體；該第2鰭部群，包含第2半導體鰭部，該第2半導體鰭部構成包含源極區域、閘極區域以及汲極區域在內之鰭式N型場效電晶體；該第1半導體裝置的製造方法的特徵為包含：第1步驟，準備中間體；以及第2步驟，令導電材料殘留；該第1步驟中的該中間體，包含從基板立起設置的該第1半導體鰭部與第3半導體鰭部，在相鄰的該第1以及第3半導體鰭部之間的區域內，將該固定電位線用的導電材料設置到比該第1以及第3半導體鰭部的頂面均更高的位置，並在該第1以及第3半導體鰭部之間的區域的外側的區域上設置保護材料；該第2步驟，將該導電材料蝕刻到比該第1以及第3半導體鰭部的頂面均更低的位置，並將該保護材料上的該導電材料除去，同時令該導電材料殘留在該第1以及第3半導體鰭部之間的區域內。
若根據該製造方法，在包含鰭部型之FET在內的半導體裝置中，埋入半導體鰭部之間的導電材料，會因為半導體鰭部而自我對準，故可輕易地形成由導電材料所構成的固定電位線，進而可輕易地形成由固定電位線所構成的電能軌。
在第2半導體裝置的製造方法中，該導電材料，包含第1導電材料，與該第1半導體鰭部隔著第1距離d1；以及第2導電材料，與該第1半導體鰭部隔著第2距離d2；且第1距離d1＜第2距離d2；該第1導電材料，係相對於該第2導電材料的蝕刻氣體具有比第2導電材料更高的蝕刻耐性的蝕刻障蔽膜。第1導電材料，為蝕刻障蔽膜，故發揮作為蝕刻阻止部的功能，半導體鰭部被第1導電材料所保護。
在第3半導體裝置的製造方法中，該第1導電材料，為TiN或TaN；該第2導電材料，係從Co、W以及Ru構成之群組所選出的至少1種的金屬；該蝕刻氣體，包含CF4 或包含氧與Cl2 的混合氣體。此時，氧(O2 )以及Cl2 的混合氣體，可蝕刻所選出之Ru等的上述金屬，惟TiN(氮化鈦)或TaN(氮化鉭)等的金屬氮化物，相對於該混合氣體具有蝕刻耐性。
在第4半導體裝置的製造方法中，該蝕刻氣體，係氧與Cl2 的混合氣體，Cl2 氣體的體積莫耳濃度C(Cl2 )(mol/L)相對於單位體積的混合氣體的體積莫耳濃度C(O2 +Cl2 )(mol/L)的比率，滿足以下的不等式：1%≦C(Cl2 )/C(O2 +Cl2 )×100(%)≦20%。
在第5半導體裝置的製造方法中，該蝕刻氣體，係氧與Cl2 的混合氣體，Cl2 氣體的體積莫耳濃度C(Cl2 )(mol/L)相對於單位體積的混合氣體的體積莫耳濃度C(O2 +Cl2 )(mol/L)的比率，滿足以下的不等式：9%≦C(Cl2 )/C(O2 +Cl2 )×100(%)≦11%。
在第6半導體裝置的製造方法中，包含：第1步驟，準備中間體，該中間體具備從基板立起設置的一對半導體鰭部，在相鄰的該半導體鰭部之間的區域內， 將該半導體鰭部的源極區域所連接的固定電位線用的導電材料設置到比任一該半導體鰭部的頂面更高的位置，並在該半導體鰭部之間的區域的外側的區域上設置保護材料；以及第2步驟，將該導電材料蝕刻到比任一該半導體鰭部的頂面更低的位置，並將該保護材料上的該導電材料除去，同時令該導電材料殘留在該半導體鰭部之間的區域內。
在本發明一實施態樣之半導體裝置中，包含：第1鰭部群，由一對半導體鰭部所構成；第2鰭部群，與該第1鰭部群分開，並由一對半導體鰭部所構成；以及固定電位線，在該第1鰭部群的該半導體鰭部之間的區域內，包含埋設到比任一該半導體鰭部的頂面更低的位置的導電材料，並與該半導體鰭部的源極區域連接；該第1鰭部群，包含第1半導體鰭部，該第1半導體鰭部構成包含源極區域、閘極區域以及汲極區域在內之鰭式P型場效電晶體；該第2鰭部群，包含第2半導體鰭部，該第2半導體鰭部構成包含源極區域、閘極區域以及汲極區域在內之鰭式N型場效電晶體。
在該半導體裝置中，可輕易地形成固定電位線，並可製造出單元高度較小的半導體裝置，故可降低消耗電力，並增快動作速度。
[發明的功效]
若根據本發明之半導體裝置的製造方法，便可輕易地形成固定電位線，並可製造出單元高度較小的半導體裝置，故可降低消耗電力，並可增快動作速度。
以下，針對包含鰭部型之場效電晶體(Fin-FET)在內的半導體裝置以及其製造方法進行說明。另外，於相同的要件，會使用相同的符號，其重複說明省略。
圖1，係邏輯標準單元的電路圖。
該邏輯電路，係3輸入1輸出的NAND電路。輸入信號Vin1、Vin2、Vin3，係電壓信號，對應輸入到NAND電路的輸入端子Tin1、Tin2、Tin3的輸入值，將輸出信號Vout從輸出端子Tout輸出。NAND電路，具備：第1P型FET(P-FET1)、第2P型FET(P-FET2)、第3P型FET(P-FET3)、第1N型FET(N-FET1)、第2N型FET (N-FET2)，以及第3N型FET(N-FET3)。在同圖中，係揭示了增強型的FET，惟其亦可為空乏型的FET。同圖的FET的構造，係MOS型，惟亦可採用接合型的FET。
在NAND電路中，將P型的FET的源極S與電源電位V+ 電連接，將汲極D與輸出端子Tout電連接。換言之，P型的FET，在電源電位V+ 以及賦予接地電位GND的端子(電能軌)之間並聯連接。P型的FET的閘極，分別與輸入端子Tin1、Tin2、Tin3連接，被賦予輸入信號Vin1、Vin2、Vin3。
3個N型的FET，在輸出端子Tout與接地電位GND之間串聯連接。在同圖中位於最下方的N型的FET的源極S與接地電位GND電連接。N型的FET的閘極，分別與輸入端子Tin1、Tin2、Tin3連接，被賦予輸入信號Vin1、Vin2、Vin3。該NAND電路，係由互補型的邏輯電路(CMOS)所構成，CMOS邏輯電路的特性，係抑制電力消耗。
圖2，係邏輯標準單元的真值表。
對應輸入信號Vin1、Vin2、Vin3的電壓的位準(H：高位準，L：低位準)，決定輸出信號Vout的位準。由於為NAND電路，故當3個輸入信號全部均為高位準時，輸出信號Vout為低位準，當為其他組合時，輸出信號Vout為高位準。
圖3，係表示邏輯標準單元中的FET群的接線的電路。
各FET，具備源極S、閘極G、汲極D，對應各個要件(電極)的半導體區域為源極區域、閘極區域、汲極區域。源極電極與源極區域接觸，閘極電極隔著絕緣膜設置在閘極區域上，汲極電極與汲極區域接觸。電連接係如圖1所示的，惟當以鰭式FET構成NAND電路時，會在P-FET1與P-FET2之間隔設第1開關Q1，在P-FET2與P-FET3之間隔設第2開關Q2，並對該等開關(P通道閘極)賦予高位準，藉此將該等開關設為切斷(OFF)，以禁止P型FET用的鰭部內的電晶體之間的導通。另外，在同圖中，附加的開關QP(P通道閘極)，係與P-FET3的汲極D連接，可因應需要，將該汲極D與其他電位(例如重置電位)連接，惟亦可無附加的開關QP。
另一方面，在N-FET1與N-FET2之間隔設著第3開關Q3，在N-FET2與N-FET3之間隔設著第4開關Q4，對該等開關(N通道閘極)賦予高位準，藉此將該等開關設為切斷(OFF)，以禁止N型FET用的鰭部內的電晶體之間的導通。另外，在同圖中，附加的開關QN(N通道閘極)，係與N-FET3的源極S連接，可因應需要，將該源極S與其他電位(例如重置電位)連接，惟亦可無附加的開關QN。
圖4，係邏輯標準單元中的FET群的立體圖。
虛設FET對向各FET而成對。亦即，第1P型虛設FET(DP-FET1)、第2P型虛設FET(DP-FET2)、第3P型虛設FET(DP-FET3)，分別對向P-FET1、PFET2、P-FET 3，作為虛設FET。在該等P型的FET對之間，配置了固定電位線(電源電位V+ )。
同樣地，第1N型虛設FET(DN-FET1)、第2N型虛設FET(DN-FET2)、第3N型虛設FET(DN-FET3)，分別對向N-FET1、N-FET2、N-FET3，作為虛設FET。在該等N型的FET對之間，配置了固定電位線(接地電位GND)。
另外，在說明中，係設定XYZ三維正交座標系統，將堆疊構造中的各層的厚度方向設為Z軸方向，並將與Z軸正交的2軸設定為X軸以及Y軸。各鰭部的高度方向為Z軸的正方向，長邊方向為Y軸的正方向，寬度方向為X軸方向。單元高度CHT，係沿著X軸方向相鄰且隔著間隔的固定電位線(V+ /GND)的中心線之間的距離，在本例中，估計在120nm以下。
圖5，係FET的閘極附近的縱剖面圖(A)(Y1剖面)、FET的源極/汲極附近的縱剖面圖(B)(Y2剖面)。
在圖5(A)的閘極附近，在半導體基板1上具備複數個半導體鰭部2，在該等半導體鰭部2之間埋設了導電材料(7、8)。導電材料8，係構成固定電位線的構件，被賦予電源電位或接地電位。在半導體鰭部2上，隔著閘極絕緣膜18設置了閘極電極21；在其之上，堆積了氧化膜27、層間絕緣膜29；閘極電極21，透過接觸電極28，與特定的信號配線30連接。
在圖5(B)的源極/汲極附近(Y2剖面)，在半導體基板1上具備複數個半導體鰭部2；該等半導體鰭部2，形成了P型的導電區域14以及N型的導電區域15；透過電極材料ELEC1(Ru)，一方的導電區域14(源極區域)與導電材料8電連接；另一方的導電區域15(汲極區域)，與其他部位的電極材料ELEC1電連接；在其之上，堆積了氧化膜27、層間絕緣膜29；汲極區域，與其他信號配線30連接。
以下，針對上述構造之邏輯標準單元的製造方法進行說明。
圖6，係邏輯標準單元的中間體的縱剖面圖，圖7，係邏輯標準單元的中間體的俯視圖。圖6，係沿著圖7的虛線Y1的縱剖面，圖6所示的遮罩MSK1省略。
首先，準備由Si所構成的半導體基板1，在半導體基板1的表面上形成條狀的遮罩MSK1，隔著該遮罩MSK1，對半導體基板1進行蝕刻。遮罩的形成，係使用塗布光阻並對其進行顯影的微影步驟。
半導體基板(Si)的蝕刻方法，為乾蝕刻；作為蝕刻裝置，可採用電容耦合電漿(capacitively coupled plasma，CCP)型者。
此時之蝕刻的具體條件如以下所述。
・蝕刻氣體：CF4
・蝕刻溫度：20~100℃
・蝕刻時間：10~60sec
另外，作為蝕刻氣體，可取代CF4 ，而使用O2 、N2 或H2 ，亦可使用包含從該等蝕刻氣體構成之蝕刻氣體群所選出的2種以上的氣體在內的混合氣體。另外，於該蝕刻，除了CCP型的蝕刻裝置之外，亦可採用電子迴旋共振電漿(electron cyclotron resonance plasma，ECR plasma)型、螺旋波電漿(helicon wave plasma，HWP)型、電感耦合電漿(inductively coupled plasma，ICP)型、表面波電漿(surface wave plasma，SWP)型者。
藉由該蝕刻，半導體鰭部2殘留在遮罩正下方，複數個半導體鰭部2立起設置在半導體基板1上。條狀的遮罩的長邊方向為Y軸方向，相鄰的半導體鰭部2的中心之間的X軸方向的間隔為24nm，半導體鰭部2的Z軸方向的高度為120nm。半導體鰭部2的頂面的X軸方向的寬度為8nm，半導體鰭部2之間的底面的寬度為12nm。半導體鰭部2的上部(從上方算起高度50nm的部分)構成電晶體，下部(從下方算起70nm的部分)，發揮作為與固定電位線鄰接之側壁的功能。圖8的半導體鰭部2的Y軸方向的深度，例如設定為38nm。可顯著地降低消耗電力的尺寸，如上所述，惟即使各尺寸變更±10%，仍可降低消耗電力。
圖8，係邏輯標準單元的中間體的縱剖面圖。
在形成了複數個半導體鰭部2之後，利用丙酮等的有機溶劑將上部的遮罩除去，接著，實行半導體鰭部2的間拔步驟。亦即，在圖6中，將從左側算起第2支、第4支、第5支、第7支的半導體鰭部2除去。藉此，殘留從左側算起第1支、第3支、第6支、第8支的半導體鰭部2。圖8的半導體鰭部2的除去步驟，依照以下的方式實行。首先，在半導體基板上塗布光阻，對光阻實行微影步驟，令其形成圖案，以形成「保護從左側算起第1支、第3支、第6支、第8支的半導體鰭部2，並在剩餘區域具有開口」的遮罩，然後對該遮罩的開口內的半導體鰭部進行蝕刻。該蝕刻可使用乾蝕刻法。
半導體鰭部(Si)的蝕刻方法，為乾蝕刻；作為蝕刻裝置，可採用電容耦合電漿(CCP)型者。
此時之蝕刻的具體條件如以下所述。
・蝕刻氣體：CF4
・蝕刻溫度：20~100℃
・蝕刻時間：10~60sec
另外，作為蝕刻氣體，可取代CF4 ，而使用O2 、N2 或H2 ，亦可使用包含從該等蝕刻氣體構成之蝕刻氣體群所選出的2種以上的氣體在內的混合氣體。另外，於該蝕刻，除了CCP型的蝕刻裝置之外，亦可採用電子迴旋共振電漿(ECR plasma)型、螺旋波電漿(HWP)型、電感耦合電漿(ICP)型、表面波電漿(SWP)型者。
另外，作為半導體鰭部(Si)的蝕刻方法，亦可使用濕蝕刻方法。作為蝕刻液，HNO3 +HF，或調整蝕刻速度時的KOH+IPA(異丙醇)+H2 O2 等已為人所習知，例如，蝕刻溫度可設定為20~100℃，蝕刻時間可設定為10~60sec。
圖9，係邏輯標準單元的中間體的縱剖面圖。
接著，將半導體鰭部2在氧氣體環境中加熱，在基板的整個表面上形成氧化膜(SiO2 )。熱氧化膜形成時的溫度，為400℃~1000℃，覆蓋半導體鰭部2的氧化膜4的厚度，設定為3~6nm。然後，在基板的整個表面上形成保護膜5(保護材料)。保護膜5的材料，為非晶碳；形成方法，為CVD(chemical vapor deposition，化學氣相沉積)/PVD(physical vapor deposition，物理氣相沉積)或旋轉塗布。保護膜5填充在相鄰的半導體鰭部2之間，保護膜5的厚度，設定成被覆半導體鰭部2的頂面，且其表面位於比該頂面更高的位置。
圖10，係邏輯標準單元的中間體的縱剖面圖。
接著，將保護膜5的一部分除去，在左側的一對半導體鰭部2之間的第1區域、 右側的一對半導體鰭部2之間的第2區域形成開口。保護膜5的除去，藉由隔著遮罩的蝕刻實行之。亦即，在保護膜5上塗布光阻，對光阻實行微影步驟，令其形成圖案，以形成在上述第1以及第2區域具有開口並保護剩餘區域的遮罩，然後對該遮罩的開口內的保護膜5進行蝕刻。
保護膜(非晶碳)的蝕刻方法，為乾蝕刻；作為蝕刻裝置，可採用電容耦合電漿(CCP)型者。
此時之蝕刻的具體條件如以下所述。
・蝕刻氣體：CO
・蝕刻溫度：100~350℃
・蝕刻時間：20~60sec
另外，作為蝕刻氣體，可取代CO，而使用N2 或H2 ，亦可使用包含從該等蝕刻氣體構成之蝕刻氣體群所選出的2種以上的氣體在內的混合氣體。另外，於該蝕刻，除了CCP型的蝕刻裝置之外，亦可採用電子迴旋共振電漿(ECR plasma)型、 螺旋波電漿(HWP)型、電感耦合電漿(ICP)型、表面波電漿(SWP)型者。
藉此，保護膜5的一部分受到蝕刻，位於半導體鰭部2之間的底部的氧化膜4露出。另外，在說明中的氧化膜或氮化膜為絕緣膜。
圖11，係邏輯標準單元的中間體的縱剖面圖。
接著，在基板表面上形成襯墊膜7。襯墊膜7，被覆位於半導體鰭部2的側面的氧化膜4以及保護膜5。
襯墊膜7的形成方法，為吾人所熟悉的原子層堆積(atomic layer deposition，ALD)法，具體的形成條件如以下所述。
・襯墊膜7的材料：TiN
・形成溫度：200~600℃
・厚度：0.5nm~2.0nm
・原料氣體：TiCl4 +N2 /N2 (交替地供給到基板表面上)
作為襯墊膜7的材料，亦可取代TiN，而使用TaN；亦可取代ALD法，而使用化學氣相沉積(CVD)法。
然後，將用來構成上述之固定電位線的導電材料8形成在基板上。作為導電材料，可使用釕(Ru)。Ru為鉑系元素，具有遇酸溶解的特性。作為導電材料8，除了Ru之外，可使用鎢(W)等，惟使用Ru時，相較於該等金屬，更具有低電阻的優異性。導電材料8，除了半導體鰭部2之間的區域以外，更位於比保護膜5的最上部的表面更上方之處。
導電材料8(Ru)的形成方法，為CVD法，具體的形成條件如以下所述。
・導電材料8的材料：Ru
・形成溫度：200~500℃
・Z軸方向的最大厚度：30~60nm
・原料氣體：羰基釕[Ru3 (CO)12 ]
・載體氣體：Ar
另外，導電材料8(Ru)，亦可使用濺鍍法等物理氣相沉積(PVD)法形成。另外，導電材料8可使用鎢(W)，此時，導電材料8(W)，可使用CVD法或濺鍍法形成。
圖12，係邏輯標準單元的中間體的縱剖面圖。
接著，再度回蝕導電材料8，將其一部分除去。藉由該回蝕，導電材料8的厚度(高度)減少到50nm，其表面，位於比半導體鰭部2的頂面更下方之處。襯墊膜7(TiN)，係相對於導電材料8用的蝕刻氣體或蝕刻液的蝕刻障蔽膜。
導電材料8的回蝕方法，為乾蝕刻；作為蝕刻裝置，可採用電容耦合電漿(CCP)型者。
此時之回蝕的具體條件如以下所述。
・蝕刻氣體：CF4
・蝕刻溫度：20~100℃
・蝕刻時間：30sec~240sec
另外，作為回蝕氣體，可取代CF4 ，而使用O2 與Cl2 的混合氣體。另外，於該蝕刻，除了CCP型的蝕刻裝置之外，亦可採用電子迴旋共振電漿(ECR plasma)型、 螺旋波電漿(HWP)型、電感耦合電漿(ICP)型、表面波電漿(SWP)型者。
另外，作為導電材料8(Ru)的蝕刻方法，亦可使用濕蝕刻法。
另外，襯墊膜7(TiN)的蝕刻，利用濕蝕刻實行之。作為Ru的蝕刻液，H2 O2 、FPM(氟酸過氧化氫水混合液)等已為人所習知，例如，蝕刻溫度可設定為20~100℃，蝕刻時間可設定為30~240sec。作為TiN的蝕刻液，H2 O2 與氫氧化銨的混合液亦已為人所習知。襯墊膜7，被蝕刻到與導電材料8相同高度。
圖13，係邏輯標準單元的中間體的縱剖面圖。
在將襯墊膜7蝕刻到與導電材料8相同高度並除去之後，在導電材料8的露出表面上形成帽蓋膜101。帽蓋膜101的材料，為導電材料8的氧化防止膜，另外，亦為用來保護導電材料8不受到蝕刻的障蔽膜。當形成在帽蓋膜101上的被蝕刻材料受到蝕刻時，帽蓋膜101不會受到蝕刻，故帽蓋膜101，亦發揮作為蝕刻阻止膜的功能。帽蓋膜101的材料，為Si3 N4 ，亦可取代該材料，而使用TiN、TaN或AlOx (Al2 O3 等)等。
圖14，係邏輯標準單元的中間體的縱剖面圖。
接著，將保護膜5除去。保護膜5係由非晶碳所構成，故欲將非晶碳除去，係使用灰化處理。灰化處理，係將光阻等的碳系化合物除去的方法，例如，利用電漿產生裝置，產生氧(O2 )的電漿，令該氧電漿照射到非晶碳，以將非晶碳除去。除此之外，在臭氧(O3 )氣體的氣體環境中，照射紫外線的光激發灰化處理亦已為人所習知。
圖15，係邏輯標準單元的中間體的縱剖面圖。
然後，於基板的全面形成氧化膜9(SiO2 )。氧化膜9的厚度，比半導體鰭部2的高度更高。作為氧化膜9的形成方法，可適用ALD法、CVD法、塗布法等。作為基板搬運到處理裝置進行處理的態樣，可採用批次處理裝置或枚葉成膜裝置， 當使用塗布法時，作為成膜裝置可採用旋轉塗布裝置。
矽的氧化膜9的具體的形成條件，為CVD法，如以下所述。
・堆積材料：TEOS(四乙氧基矽烷)、O2
・堆積時間：10sec~1800sec
・形成溫度：400~900℃
・氧化時間：1Hour
另外，當採用使用四乙氧基矽烷的ALD法時，形成溫度為150~400℃。
圖16，係邏輯標準單元的中間體的縱剖面圖。
接著，將形成了氧化膜9的基板表面整體再度全面蝕刻，以將設置在半導體鰭部2的上部的氧化膜4與氧化膜9一併除去。藉此，半導體鰭部2的半導體部分露出，且氧化膜4以及氧化膜9的一部分殘留下來。氧化膜4以及氧化膜9的蝕刻方法，為乾蝕刻；作為蝕刻裝置，可採用電容耦合電漿(CCP)型者。
此時之蝕刻的具體條件如以下所述。
・蝕刻氣體：C4 F8
・蝕刻溫度：20~100℃
・蝕刻時間：5~60sec
另外，作為蝕刻氣體，可取代C4 F8 ，而使用CF2 、CF3 、C2 F2 、C2 F4 、C2 F6 、Ar、CHF3 、O2 或O3 ，亦可使用包含從該等蝕刻氣體構成之蝕刻氣體群所選出的2種以上的氣體在內的混合氣體。另外，於該蝕刻，除了CCP型的蝕刻裝置之外，亦可採用電子迴旋共振電漿(ECR plasma)型、螺旋波電漿(HWP)型、電感耦合電漿(ICP)型、表面波電漿(SWP)型者。
圖17，係邏輯標準單元的中間體的縱剖面圖。
接著，以覆蓋半導體鰭部2的露出表面的方式，形成閘極氧化膜10。閘極氧化膜10，係由2層的氧化膜所構成。首先，藉由將半導體鰭部2的露出部分在氧氣體環境中加熱，以於表面形成厚度1.4nm的熱氧化膜。然後，以被覆該熱氧化膜的方式形成厚度2nm的CVD氧化膜。因此，形成具有合計為3.4nm之厚度的氧化膜10。氧化後的半導體鰭部2的X軸方向的厚度，在頂面的位置，為6.5nm；在氧化膜4的上端部的位置，為8.5nm。
圖18，係邏輯標準單元的中間體(閘極附近)的縱剖面圖；圖19，係邏輯標準單元的中間體的俯視圖。圖18，係沿著圖19中的虛線Y1的縱剖面。
接著，在半導體鰭部2上隔著氧化膜10，形成虛設閘極電極11。虛設閘極電極11，設置於發揮作為電晶體或開關的閘極區域的功能的區域。虛設閘極電極11的形成方法，如以下所述。
首先，藉由使用SiH4 系的原料氣體的CVD法，在基板上形成虛設閘極用的導電材料(多晶矽)。接著，在該導電材料層上，形成沿著X軸方向保護條狀區域並在剩餘區域具有開口的無機絕緣體遮罩12。
無機絕緣體遮罩12，係由氮化矽膜等的無機絕緣體所構成。欲形成該無機絕緣體遮罩，首先，利用CVD法將無機絕緣層(Si3 N4 )堆積在導電材料(多晶矽)上，接著，在無機絕緣層上塗布光阻，形成具有與無機絕緣體遮罩12相同之圖案的有機樹脂遮罩。有機樹脂遮罩，係對光阻實行微影步驟以令其形成圖案所形成者。使用該有機樹脂遮罩，蝕刻其開口內的無機絕緣層(Si3 N4 )，以形成無機絕緣體遮罩12。作為無機絕緣層的堆積方法，亦可採用濺鍍法。
無機絕緣層(Si3 N4 )的蝕刻方法，為乾蝕刻；作為蝕刻裝置，可採用電容耦合電漿(CCP)型者。
此時之蝕刻的具體條件如以下所述。
・蝕刻氣體：CF4 以及O2
・蝕刻溫度：20~100℃
・蝕刻時間：5~120sec
另外，作為蝕刻氣體，可取代CF4 以及O2 ，而使用SF6 、SF5 、SF4 、SF3 、SF2 、Ar或N2 ，亦可使用包含從該等蝕刻氣體構成之蝕刻氣體群所選出的2種以上的氣體在內的混合氣體。另外，於該蝕刻，除了CCP型的蝕刻裝置之外，亦可採用電子迴旋共振電漿(ECR plasma)型、螺旋波電漿(HWP)型、電感耦合電漿(ICP)型、表面波電漿(SWP)型者。
在形成無機絕緣體遮罩12之後，蝕刻位於該無機絕緣體遮罩12之開口內的導電材料(多晶矽)，藉此令該導電材料殘留在閘極區域上，以形成虛設閘極電極11。
另外，導電材料(多晶矽)的蝕刻方法，為乾蝕刻；作為蝕刻裝置，可採用電容耦合電漿(CCP)型者。
此時之蝕刻的具體條件如以下所述。
・蝕刻氣體：Cl2 以及HBr
・蝕刻溫度：20~120℃
・蝕刻時間：5~300sec
另外，作為蝕刻氣體，可取代Cl2 以及HBr，而使用Cl2 或SF6 ，亦可使用包含從該等蝕刻氣體構成之蝕刻氣體群所選出的2種以上的氣體在內的混合氣體。另外，於該蝕刻，除了CCP型的蝕刻裝置之外，亦可採用電子迴旋共振電漿(ECR plasma)型、螺旋波電漿(HWP)型、電感耦合電漿(ICP)型、表面波電漿(SWP)型者。
以上述的方式，在基板上，形成沿著X軸方向延伸的5條虛設閘極電極11(參照圖19)。另外，在圖19中，上部的無機絕緣體遮罩12的圖式被省略。
圖20，係邏輯標準單元的中間體(源極/汲極附近)的縱剖面圖(Y2剖面)。在圖19中，電晶體的源極/汲極位於虛線Y2的位置。
在圖18中，係在半導體鰭部2的上部形成氧化膜10，在源極區域以及汲極區域的形成步驟中，會將圖18所示的氧化膜10除去。氧化膜10，可在圖18所示之虛設閘極電極11的形成步驟中的多晶矽的蝕刻步驟中除去。
接著，以覆蓋半導體鰭部2的方式，在其表面上，形成由SiCN所構成的側壁13。側壁13的形成方法，係使用PE-CVD(Plasma Enhanced-Chemical Vapor Deposition，電漿增強化學氣相沈積)法，具體而言，如以下所述。
・反應氣體：(SiH4 、CH4 、H2 、N2 )或{N2 、(CH3 )3 Si-NH-Si(CH3 )3 [六甲基二矽氮烷(HMDS)]}
・形成溫度：200~600℃
・形成時間：10~300sec
初期的側壁13，係覆蓋半導體鰭部2的上部整體，亦被覆半導體鰭部2的側面、頂面以及鰭部之間的底部，惟藉由使用氬氣等的稀有氣體對基板表面進行濺鍍蝕刻，半導體鰭部2的上部的側壁以及鰭部之間的底部的膜層便被除去，於上部形成開口，進而形成側壁13。
接著，在N-FET的形成預定區域(圖式右側的半導體鰭部2的形成區域)上形成保護膜PN。保護膜PN的材料以及形成方法，如以下所述。
・材料：光阻
・形成方法：旋轉塗布
然後，對P-FET的形成預定區域(圖式左側的半導體鰭部2的形成區域)內的側壁13進行蝕刻。藉由該蝕刻，圖式左側的側壁13形成吾人所期望的高度。另外，側壁13，亦可由其構成材料的結晶成長所形成。
側壁13(SiCN)的蝕刻方法，為乾蝕刻；作為蝕刻裝置，可採用電容耦合電漿(CCP)型者。
此時之蝕刻的具體條件如以下所述。
・蝕刻氣體：CF4 以及H2 O
・蝕刻溫度：20~100℃
・蝕刻時間：5~300sec
另外，作為蝕刻氣體，可取代CF4 以及H2 O，而使用COF2 、OF2 、O2 F2 ，亦可使用包含從該等蝕刻氣體構成之蝕刻氣體群所選出的2種以上的氣體在內的混合氣體。另外，於該蝕刻，除了CCP型的蝕刻裝置之外，亦可採用電子迴旋共振電漿(ECR plasma)型、螺旋波電漿(HWP)型、電感耦合電漿(ICP)型、表面波電漿(SWP)型者。
然後，將P-FET的形成預定區域中的半導體鰭部2，蝕刻到側壁13的上端附近位置。
半導體鰭部2(Si)的蝕刻方法，為乾蝕刻；此時之蝕刻的具體條件如以下所述。
・蝕刻氣體：CF4
・蝕刻溫度：20~100℃
・蝕刻時間：10~60sec
另外，作為蝕刻氣體，可取代CF4 ，而使用O2 、N2 或H2 ，亦可使用包含從該等蝕刻氣體構成之蝕刻氣體群所選出的2種以上的氣體在內的混合氣體。另外，於該蝕刻，除了CCP型的蝕刻裝置之外，亦可採用電子迴旋共振電漿(ECR plasma)型、螺旋波電漿(HWP)型、電感耦合電漿(ICP)型、表面波電漿(SWP)型者。另外，亦可適用其他蝕刻氣體。
接著，在上部被蝕刻的P-FET用的半導體鰭部2的露出表面上，令含有高濃度的硼且由SiGe所構成的導電區域14磊晶成長。
導電區域14(SiGe)，在P-FET中，係發揮作為具有導電性之源極區域或汲極區域的功能；作為其結晶成長方法，係採用CVD(化學氣相沉積)。此時之結晶成長的具體條件如以下所述。
・原料氣體：SiH4 、GeH4
・雜質氣體：含B(硼)氣體
・成長溫度：550~700℃
・成長時間：15~60min
另外，硼(B)，在Si內，係P型(第1導電型)的雜質；磷(P)或砷(As)，係N型(第2導電型)的雜質。另外，作為原料氣體，亦可取代SiH4 ，而使用Si2 H6 。
接著，實行N-FET側的導電區域15的形成步驟。
圖21，係邏輯標準單元的中間體(源極/汲極附近)的縱剖面圖(Y2剖面)。
首先，將N-FET的形成預定區域(圖式右側的半導體鰭部2的形成區域)上的保護膜PN，利用灰化處理除去，並形成P-FET的形成預定區域(圖式左側的半導體鰭部2的形成區域)上的保護膜PP。保護膜PP的材料以及形成方法，與保護膜PN的材料以及形成方法相同。
然後，對N-FET的形成預定區域(圖式右側的半導體鰭部2的形成區域)內的側壁13進行蝕刻。藉由該蝕刻，圖式右側的側壁13形成吾人所期望的高度。另外，側壁13，亦可由其構成材料的結晶成長所形成。
右側的側壁13(SiCN)的蝕刻方法，與上述的左側的側壁13的蝕刻方法相同。
然後，將N-FET的形成預定區域中的半導體鰭部2，蝕刻到側壁13的上端附近位置。此時的右側的半導體鰭部2(Si)的蝕刻方法，與上述的左側的半導體鰭部2的蝕刻方法相同。
接著，在上部被蝕刻的N-FET用的半導體鰭部2的露出表面上，令含有高濃度的氮、磷或砷等且由Si所構成的導電區域15磊晶成長。Si，以結晶軸對齊一致的方式磊晶成長。
導電區域15，在N-FET中，發揮作為具有導電性之源極區域或汲極區域的功能；作為其結晶成長方法，係採用CVD(化學氣相沉積)法。此時的結晶成長的具體條件如以下所述。
・原料氣體：SiH4 、C2 H4
・雜質氣體：N2
・成長溫度：1300~1800℃
・成長時間：60~120min
另外，作為雜質氣體，除了N2 之外，可使用包含作為N型雜質的P、As或Sb等在內的氣體。另外，當形成P型的半導體時，係使用B、Al等的P型的雜質。
接著，利用灰化處理將保護膜PP除去。再者，如圖22所示的，以覆蓋基板全面的方式，依序形成氮化膜(Si3 N4 )161以及氧化膜16(SiO2 )。氮化膜161的形成方法，例如，可與絕緣體17同樣，使用CVD法。
圖22，係邏輯標準單元的中間體(源極/汲極附近)的縱剖面圖(Y2剖面)。氧化膜16的表面位置，比導電區域14以及導電區域15的高度更高。氧化膜16的形成方法，為成膜或塗布；作為形成裝置，可採用CVD/PVD或旋轉塗布。
氧化膜16(SiO2 )的具體形成方法，為CVD法，如以下所述。
・原材料：TEOS(四乙氧基矽烷)、O2
・形成溫度：400~900℃
・形成時間：5~12hours
另外，使用PVD法或旋轉塗布，亦可形成氧化膜16。CVD法的形成溫度，亦可設定為300~1200℃，亦可取代O2 ，而使用O3 。全氫聚氮矽烷，可在旋轉塗布的塗布法中使用。
在形成氧化膜16之後，利用化學機械研磨(chemical mechanical polishing，CMP)，令氧化膜16的表面平坦化。
圖23，係邏輯標準單元的中間體(閘極附近)的縱剖面圖(Y1剖面)；圖24，係邏輯標準單元的中間體的俯視圖。在圖23中，電晶體的閘極位於虛線Y1的位置。
藉由前述的CMP，圖18中的無機絕緣體遮罩12(保護膜)亦被除去，虛設閘極電極11的表面亦平坦化而表面露出。在此，於虛設閘極電極11中的導電材料8的正上方的區域，開設接觸孔，並在該接觸孔內形成絕緣膜17(Si3 N4 )。接觸孔，係利用在該部分具有開口之遮罩的形成步驟與虛設閘極電極11的蝕刻步驟所形成。
虛設閘極電極11(多晶矽)的蝕刻方法，為乾蝕刻；此時之蝕刻的具體條件如以下所述。
・蝕刻氣體：CF4
・蝕刻溫度：20~120℃
・蝕刻時間：5~300sec
另外，作為蝕刻氣體，可取代CF4 ，而使用O2 、N2 或H2 ，亦可使用包含從該等蝕刻氣體構成之蝕刻氣體群所選出的2種以上的氣體在內的混合氣體。另外，於該蝕刻，除了CCP型的蝕刻裝置之外，亦可採用電子迴旋共振電漿(ECR plasma)型、螺旋波電漿(HWP)型、電感耦合電漿(ICP)型、表面波電漿(SWP)型者。
絕緣膜17(Si3 N4 )的形成，利用氣相沉積實行；作為其形成裝置，可採用CVD裝置或PVD裝置。絕緣膜17的具體的形成條件，在CVD法的情況下，如以下所述。
・原材料：SiH2 Cl2 以及NH3
・形成溫度：300~1200℃
・形成時間：10sec~1800sec
在將絕緣膜17形成於基板全面上之後，藉由對絕緣膜17實行CMP，以在接觸孔內埋入絕緣膜17(絕緣體)。如圖24所示的，對5條虛設閘極電極11，在10個部位埋入絕緣膜17。絕緣體17，係用於將各種元件之間的功能分離之目的。
圖25，係邏輯標準單元的中間體(閘極附近)的縱剖面圖(Y1剖面)。
接著，如圖25所示的，將圖23所示的虛設閘極電極11除去。虛設閘極電極11，係由多晶矽所構成，此時之虛設閘極電極11的蝕刻方法為乾蝕刻，此時之蝕刻的具體條件如以下所述。
・蝕刻氣體：CF4
・蝕刻溫度：20~120℃
・蝕刻時間：5~300sec
另外，作為蝕刻氣體，可取代CF4 ，而使用O2 或H2 ，亦可使用包含從該等蝕刻氣體構成之蝕刻氣體群所選出的2種以上的氣體在內的混合氣體。另外，於該蝕刻，除了CCP型的蝕刻裝置之外，亦可採用電子迴旋共振電漿(ECR plasma)型、 螺旋波電漿(HWP)型、電感耦合電漿(ICP)型、表面波電漿(SWP)型者。
然後，將圖23所示的薄氧化膜10(SiO2 )除去。氧化膜10的蝕刻方法，為乾蝕刻；此時之蝕刻的具體條件如以下所述。
・蝕刻氣體：C4 F8
・蝕刻溫度：20~100℃
・蝕刻時間：5~100sec
另外，作為蝕刻氣體，可取代C4 F8 ，而使用CF2 、CF3 、C2 F2 、C2 F4 、C2 F6 、Ar、CHF3 、O2 或O3 ，亦可使用包含從該等蝕刻氣體構成之蝕刻氣體群所選出的2種以上的氣體在內的混合氣體。另外，於該蝕刻，除了CCP型的蝕刻裝置之外，亦可採用電子迴旋共振電漿(ECR plasma)型、螺旋波電漿(HWP)型、電感耦合電漿(ICP)型、表面波電漿(SWP)型者。
接著，形成閘極電極。
圖26，係邏輯標準單元的中間體(閘極附近)的縱剖面圖(Y1剖面)。
首先，將半導體鰭部2的上部的露出部位氧化，形成半導體鰭部2上的閘極絕緣膜18。閘極絕緣膜18，為Si的熱氧化膜，係在800℃~1100℃的氧氣體環境中加熱所形成。閘極絕緣膜18，亦可在400~900℃(CVD)、150~400℃(ALD)左右的溫度形成。接著，在基板表面的全面上堆積、形成由金屬所構成的導電材料19。堆積方法，為令靶材金屬分解或發生反應的濺鍍方法，其利用高頻電漿濺鍍裝置，以電漿化的氬氣令靶材金屬[具體而言為W(鎢)]發生濺鍍，而將該金屬在室溫下堆積於基板表面上。導電材料19，成為P-FET形成區域中的FET以及開關的閘極電極。
圖27，係邏輯標準單元的中間體(閘極附近)的縱剖面圖(Y1剖面)。
接著，將位在N-FET的形成預定區域(右側的區域)上的導電材料19，利用蝕刻選擇性地除去。在選擇除去步驟中，係在N-FET的形成預定區域上塗布光阻，並對其進行曝光、顯影，以形成在N-FET的形成預定區域具有開口的遮罩，然後隔著該遮罩，對導電材料19進行蝕刻，並在氧化膜9露出的時點，停止蝕刻。
導電材料19(W)的蝕刻方法，為乾蝕刻；此時之蝕刻的具體條件如以下所述。
・蝕刻氣體：CF4 、O2
・蝕刻溫度：100~350℃
・蝕刻時間：20~60sec
另外，作為蝕刻氣體，可取代CF4 以及O2 ，而使用O2 氣體、CF4 氣體以及HBr的混合氣體，亦可使用包含從該等蝕刻氣體構成之蝕刻氣體群所選出的2種以上的氣體在內的混合氣體。另外，於該蝕刻，除了CCP型的蝕刻裝置之外，亦可採用電子迴旋共振電漿(ECR plasma)型、螺旋波電漿(HWP)型、電感耦合電漿(ICP)型、表面波電漿(SWP)型者。另外，亦可為濕蝕刻。
再者，在導電材料19被除去的N-FET形成預定區域(右側的區域)的空間內，堆積、形成另外的導電材料20。堆積方法，為令靶材金屬分解或發生反應的濺鍍方法，其利用高頻電漿濺鍍裝置，以電漿化的氬氣令靶材金屬(W)發生濺鍍，而將該金屬在室溫下堆積於基板表面上。導電材料20，成為N-FET形成區域中的FET以及開關的閘極電極。然後，對導電材料20的表面實行CMP，令其平坦化。
P側的閘極電極(導電材料19)與N側的閘極電極(導電材料20)物理性接觸並電連接，發揮作為形成一體之閘極電極21的功能。導電材料19與導電材料20，亦可在欲控制工作函數時變更為不同的金屬。
圖28，係邏輯標準單元的中間體(閘極附近)的縱剖面圖(Y1剖面)。
如同圖所示的，在一體的閘極電極21形成之後，將保護用的氮化膜22(SiNx )形成在閘極電極21上。形成方法，係利用以SiH2 Cl2 以及NH3 為原料氣體的CVD法在閘極電極21上形成氮化膜22。形成溫度為室溫，厚度例如設定為20nm。
另外，如圖29(Y2剖面)所示的，將源極區域(P型的導電區域14)以及汲極區域(N型的導電區域15)上的氧化膜16，如圖所示的，以異向性蝕刻除去之。在蝕刻之前於氧化膜16上形成了遮罩圖案，在源極區域以及汲極區域的X軸方向上鄰接的區域的部分殘留下來。
氧化膜16的蝕刻方法，為乾蝕刻；此時之蝕刻的具體條件如以下所述。
・蝕刻氣體：C4 F8
・蝕刻溫度：20~100℃
・蝕刻時間：5~100sec
另外，作為蝕刻氣體，可取代C4 F8 ，而使用CF2 、CF3 、C2 F2 、C2 F4 、C2 F6 、Ar、CHF3 、O2 或O3 ，亦可使用包含從該等蝕刻氣體構成之蝕刻氣體群所選出的2種以上的氣體在內的混合氣體。另外，於該蝕刻，除了CCP型的蝕刻裝置之外，亦可採用電子迴旋共振電漿(ECR plasma)型、螺旋波電漿(HWP)型、電感耦合電漿(ICP)型、表面波電漿(SWP)型者。
接著，如圖30所示的，於基板的全面形成作為絕緣層的保護膜CA。保護膜CA的材料為非晶碳；形成方法，為CVD/PECVD或旋轉塗布。保護膜CA填充在相鄰的半導體鰭部2之間，保護膜CA的厚度，以「比半導體鰭部2的頂面更高，且其表面位於比源極區域14、汲極區域15更高的位置」的方式設定。
再者，如圖31所示的，在保護膜CA上，形成硬遮罩HM。作為形成方法，可使用室溫下的CVD法、PVD法或ALD法；作為硬遮罩HM的材料，可使用氮化膜、鈦系膜、矽系膜或矽氧化膜等。在本例中，係使用氮化矽膜(Si3 N4 )。
接著，如圖32(Y2剖面)所示的，利用微影步驟對硬遮罩HM進行蝕刻，令其形成圖案，若著眼於1個Y2剖面，則係形成在X方向的中央區域與N-FET的固定電位線8的正上方區域具有開口的圖案(參照圖33)。
接著，如圖34(Y2剖面)所示的，以硬遮罩HM為遮罩，將開口正下方區域的保護膜CA除去。作為除去方法，可使用CCP、ECR、HWP、ICP、SWP等的乾蝕刻法。
然後，如圖35(Y2剖面)所示的，在保護膜CA被除去的區域內，形成氧化膜OX(SiO2 )，接著，實行氧化膜OX的CMP，令其表面平坦化。令CMP在硬遮罩HM的表面停止。
接著，如圖36(Y2剖面)所示的，將保護膜CA除去，同時形成露出位於固定電位線8、源極區域14以及汲極區域15之表面的氮化膜161的第1接觸孔CH10、第2接觸孔CH20以及第3接觸孔CH30。作為除去方法，係使用乾蝕刻。第1接觸孔CH10，在氧化膜OX(絕緣層)內，形成於保護膜CA(絕緣層)之前存在的區域，並向源極區域14以及固定電位線8延伸；第2接觸孔CH20以及第3接觸孔CH30，在氧化膜OX(絕緣層)內，形成於保護膜CA(絕緣層)之前存在的區域，並分別向2處的汲極區域15延伸。
另外，關於P-FET，到達其汲極區域的接觸孔的形狀，與Y2剖面所示之到達N-FET的汲極區域的接觸孔的形狀相同；同樣地，關於N-FET，到達其源極區域的接觸孔的形狀，在N-FET3中(參照圖3)，與到達P-FET的源極區域的接觸孔的形狀相同，在其他的N-FET中，與Y2剖面的到達N-FET的汲極區域的接觸孔的形狀相同(參照圖33)。
若詳細說明，在該等接觸孔的形成步驟中，關於P-FET，複數個接觸孔，具備第1接觸孔CH10以及第2、第3接觸孔；第1接觸孔CH10，向源極區域14以及固定電位線8延伸；第2接觸孔以及第3接觸孔，分別向P-FET中的相同XZ剖面內的2處的汲極區域延伸；第1接觸孔、第2接觸孔以及第3接觸孔，同時開孔。
另一方面，關於N-FET，複數個接觸孔，具備Y2剖面中的第2接觸孔CH20以及第3接觸孔CH30，還有向N-FET3(參照圖3)的源極區域延伸的第1接觸孔；第2接觸孔CH20以及第3接觸孔CH30，在Y2剖面中向位於2處的汲極區域15延伸；N-FET3的第1接觸孔，向N-FET3的源極區域以及固定電位線8(GND)延伸；該等第1接觸孔、第2接觸孔以及第3接觸孔，同時開孔。在N-FET3以外的N-FET中，第1接觸孔，只要向源極區域延伸即可，無須延伸到固定電位線8。
另外，當令圖39中的開關Q4導通(ON)並使用時，亦可無圖36的Y2剖面中的到達汲極區域的第2接觸孔CH20以及第3接觸孔CH30，惟當使用上部的配線連接相鄰的N-FET時，便需要該等接觸孔。
此時的硬遮罩HM與保護膜CA的蝕刻方法，為乾蝕刻的反應性離子蝕刻(reactive ion etching，RIE)，可藉由變更所供給之氣體或條件以對硬遮罩HM(Si3 N4 )與保護膜CA(非晶碳)連續進行處理。亦可在相同的蝕刻裝置的容器內對二者連續進行蝕刻處理。作為蝕刻裝置，可採用電容耦合電漿(CCP)型者。
此時之硬遮罩HM的乾蝕刻的具體條件如以下所述。
・蝕刻氣體：CF4
・蝕刻溫度：20~100℃
・蝕刻時間：5~120sec
另外，作為蝕刻氣體，可取代CF4 ，而使用O2 、O3 、SF6 、SF5 、SF4 、SF3 、SF2 、Ar或N2 ，亦可使用包含從該等蝕刻氣體構成之蝕刻氣體群所選出的2種以上的氣體在內的混合氣體。另外，於該蝕刻，除了CCP型的蝕刻裝置之外，亦可採用電子迴旋共振電漿(ECR plasma)型、螺旋波電漿(HWP)型、電感耦合電漿(ICP)型、表面波電漿(SWP)型者。
另外，保護膜CA的乾蝕刻的具體條件如以下所述。
・蝕刻氣體：CO
・蝕刻溫度：100~350℃
・蝕刻時間：20~60sec
另外，作為蝕刻氣體，可取代CO，而使用N2 或H2 ，亦可使用包含從該等蝕刻氣體構成之蝕刻氣體群所選出的2種以上的氣體在內的混合氣體。另外，於該蝕刻，除了與硬遮罩HM同樣採用CCP型的蝕刻裝置之外，亦可採用電子迴旋共振電漿(ECR plasma)型、螺旋波電漿(HWP)型、電感耦合電漿(ICP)型、表面波電漿(SWP)型者，並可在與硬遮罩HM的蝕刻處理室(容器)相同的處理室之中改變蝕刻氣體或條件連續進行蝕刻。若可在相同的處理室進行處理，生産效率便會提高。然而當處理時間較長時考慮到產能亦可在以真空環境連結的不同處理室內進行處理。另外，當利用RIE蝕刻保護膜CA時，源極區域以及汲極區域的下方的側壁變為氧化膜16，在該RIE中保護膜CA與氧化膜16的蝕刻選擇比充分地提高，保護膜CA被選擇性地除去。
再者，如圖37所示的，將作為預先形成之絕緣層的氮化膜161的一部分利用蝕刻除去，令源極區域14、汲極區域15露出，再者，在Y2剖面中，P-FET側的固定電位線(亦即導電材料8)上的部分的氮化膜101，亦與氮化膜161同時被除去。氮化膜161與氮化膜101(Si3 N4 )的蝕刻方法，為ALE(Atomic Layer Etching，原子層蝕刻)；作為蝕刻裝置，可採用電容耦合電漿(CCP)型者。藉此，作為固定電位線的導電材料8的表面露出，便可與其連接。另外，不限於P-FET的源極區域，當欲將N-NET的源極區域(參照圖3)與固定電位線連接時，只要採用將圖37左右反轉的構造即可。
此時之ALE的具體條件如以下所述，並將第1氣體與第2氣體交替地供給到基板表面上。
・蝕刻氣體：第1氣體為C5 F8 ，第2氣體為CF4
・蝕刻溫度：-20~100℃
・蝕刻時間：30~120sec
另外，作為第1蝕刻氣體，可取代C5 F8 ，而使用C5 HF9 、C4 HF7 、C3 HF5 ；作為第2蝕刻氣體，亦可取代CF4 ，而使用C2 F6 、C3 F8 、CH3 F、CH2 F2 、CHF3 。另外，於該蝕刻，除了CCP型的蝕刻裝置之外，亦可採用電子迴旋共振電漿(ECR plasma)型、螺旋波電漿(HWP)型、電感耦合電漿(ICP)型、表面波電漿(SWP)型者。該氮化膜161、101的蝕刻，亦可在實行硬遮罩HM以及保護膜CA之蝕刻的相同處理室(容器)內實行。或者考慮到產能亦可在以真空環境連結的不同處理室內進行處理。
另外，作為氮化膜的蝕刻，係採用濕蝕刻；作為蝕刻裝置，可採用批次型者。此時之蝕刻的具體條件如以下所述。
・蝕刻液：H3 PO4
・蝕刻溫度：80~200℃
・蝕刻時間：5~60min
另外，在蝕刻中，使用光阻並利用微影步驟形成遮罩，該遮罩的圖案具有開口，使用該遮罩在吾人所期望的區域實行蝕刻。
另外，作為氮化膜161與氮化膜101(Si3 N4 )的蝕刻方法，亦可採用其他的電漿蝕刻。例如，在CCP型的電漿蝕刻裝置中使用如以下所述之氣體種類的電漿蝕刻。
・蝕刻氣體：CF4
・蝕刻溫度：20~100℃
・蝕刻時間：5~120sec
另外，作為蝕刻氣體，可取代CF4 ，而使用O2 、O3 、SF6 、SF5 、SF4 、SF3 、SF2 、Ar或N2 ，亦可使用包含從該等蝕刻氣體構成之蝕刻氣體群所選出的2種以上的氣體在內的混合氣體。另外，於該蝕刻，除了CCP型的蝕刻裝置之外，亦可採用電子迴旋共振電漿(ECR plasma)型、螺旋波電漿(HWP)型、電感耦合電漿(ICP)型、表面波電漿(SWP)型者。
根據以上所述，在Y2剖面中，左側的固定電位線(亦即導電材料8)的表面便露出。另外，源極區域14與汲極區域15的上部表面露出，惟N-FET側的固定電位線，亦即接地電位用的導電材料8，並未露出。
另外，如以上所說明的在形成接觸孔時開口的絕緣層，係由包含硬遮罩HM (氮化膜)、保護層CA(非晶碳層)以及氮化膜(161、101)在內的複數層絕緣層所構成。另外，該絕緣層，至少具備第1氮化膜(硬遮罩HM)、保護膜CA(非晶碳層)、第2氮化膜(氮化膜161以及101)。
另外，上述開啟接觸孔的步驟，包含蝕刻第1氮化膜(硬遮罩HM)以及保護膜CA(非晶碳層)的步驟，以及蝕刻第2氮化膜(氮化膜161以及101)的一部分的步驟。 另外，蝕刻第1氮化膜(硬遮罩HM)以及保護膜CA(非晶碳層)的步驟，可藉由連續實行反應性離子蝕刻(RIE)而提高生産效率。另外，藉由對第2氮化膜實行原子層蝕刻可令其對源極、汲極的損傷為最小。另外，蝕刻第1氮化膜(硬遮罩HM)以及保護膜CA(非晶碳層)的步驟與對第2氮化膜的一部分實行原子層蝕刻的步驟亦可在相同處理室(容器)內連續實行之。藉此，便可令處理的生産效率較高且損傷較少。
接著，如圖38所示的，於基板的全面形成襯墊膜LF2(TiN或TaN)，之後，以覆蓋全面的方式，在基板表面上形成電極材料ELEC1。作為其形成方法，可使用CVD法、PVD法、電鍍法或塗布法，亦可使用濺鍍法。另外，該襯墊膜LF2，位於電極材料ELEC1與基板的界線。
當以濺鍍法形成由TiN所構成的襯墊膜LF2時，具體的形成條件如以下所述。
・襯墊膜LF2的材料：TiN
・形成溫度：200~600℃
・厚度：0.5nm~2.0nm
作為襯墊膜LF2的材料，亦可取代TiN，而使用TaN。
作為電極材料ELEC1，可使用Ru、Co或W。
在圖38的Y2剖面中，於圖37的第1接觸孔CH10、第2接觸孔CH20、第3接觸孔CH30內，分別形成了第1接觸電極(電極材料ELEC1)、第2接觸電極(電極材料ELEC1)、第3接觸電極(電極材料ELEC1)。
源極區域14以及汲極區域15，藉由在450℃左右退火，而與電極ELEC1良好地電連接。然後，以乾蝕刻或濕蝕刻對填充於基板表面之接觸孔內的電極材料ELEC1(Ru)的露出表面進行回蝕，將多餘的釕金屬Ru除去，令表面平坦化。亦可因應需要，對基板表面進行CMP處理。
接著，參照圖5。如圖5所示的，在已經平坦化的基板表面上，形成氧化膜27(SiO2 )。亦即，在Y2剖面中，於電極材料ELEC1、氧化膜OX上形成氧化膜27。氧化膜27的形成方法，為氣相沉積；作為形成裝置，可採用ALD裝置或CVD裝置。
當使用CVD法時，氧化膜27的具體的形成條件如以下所述。
・原材料：TEOS(四乙氧基矽烷)、O2
・形成溫度：400~900℃
・形成時間：5~1800sec
另外，使用ALD法、PVD法或旋轉塗布，亦可形成氧化膜16。CVD法的形成溫度，亦可設定為300~1200℃，亦可取代O2 ，而使用O3 。全氫聚氮矽烷，可使用在旋轉塗布的塗布法中。
接著，於氧化膜27形成接觸孔，在接觸孔內形成接觸電極28。接觸孔，係在氧化膜27上形成遮罩並隔著該遮罩實行蝕刻所形成。該遮罩，係藉由在氧化膜27的露出表面上塗布光阻，並對其進行曝光、顯影，以令N-FET形成預定區域中的源極區域、汲極區域與閘極電極21上的區域開口所形成。隔著該遮罩，蝕刻氧化膜27，在電極材料露出的時點，停止蝕刻。此時的氧化膜27(SiO2 )的蝕刻方法，只要使用與上述的氧化膜16以及氧化膜9同樣的乾蝕刻即可，作為蝕刻裝置，除了CCP型的蝕刻裝置之外，亦可採用電子迴旋共振電漿(ECR plasma)型、螺旋波電漿(HWP)型、電感耦合電漿(ICP)型、表面波電漿(SWP)型者。
接觸電極28的材料，係由釕、Co或W所構成，形成方法可用CVD或PVD法形成，形成溫度為200~600℃，在接觸孔被該材料填滿的時點，結束材料的堆積步驟。然後，對氧化膜27的表面實行CMP，將多餘的電極材料除去。
接著，將Low-k(低介電常數材料)的SiOC形成在氧化膜27上作為層間絕緣膜29，於其形成在Y軸方向上延伸的線狀的凹部，並在線狀的凹部內形成信號配線30。若為介電常數較低的層間絕緣膜材料，便可降低配線間電容。作為層間絕緣膜的材料，SiO2 已為人所習知，相對介電常數為4.2~4.0左右，作為Low-k材料，相對介電常數宜在3.0以下。作為Low-k膜，相對介電常數k=2.9的PE-CVD(Plasma Enhanced-Chemical Vapor Deposition，電漿增強化學氣相沈積)的添加了碳的矽氧化膜(SiOC膜)已為人所習知。
層間絕緣膜29的形成方法，為PE-CVD法；作為形成裝置，可採用PE-CVD裝置。
層間絕緣膜29(SiOC膜)的具體的形成條件如以下所述。
・原材料：(CH3 )3 Si-NH-Si(CH3 )3 [六甲基二矽氮烷(HMDS)]、O2
・形成溫度：400~1200℃
・形成時間：5~60min
構成層間絕緣膜的SiOC的蝕刻方法，為乾蝕刻；作為蝕刻裝置，可採用電容耦合電漿(CCP)型者。蝕刻的具體的條件如以下所述。
・蝕刻氣體：C4 F8
・蝕刻溫度：20~100℃
・蝕刻時間：5~300sec
另外，作為蝕刻氣體，可取代C4 F8 ，而使用CF2 、CF3 、C2 F2 、C2 F4 、C2 F6 、Ar、N2 、O2 或O3 ，亦可使用包含從該等蝕刻氣體構成之蝕刻氣體群所選出的2種以上的氣體在內的混合氣體。另外，於該蝕刻，除了CCP型的蝕刻裝置之外，亦可採用電子迴旋共振電漿(ECR plasma)型、螺旋波電漿(HWP)型、電感耦合電漿(ICP)型、表面波電漿(SWP)型者。
信號配線30的材料，係由Cu所構成；形成方法為電鍍；形成溫度為室溫；在信號配線的材料填滿的時點，結束材料的堆積步驟。然後，對層間絕緣膜29的表面實行CMP，將多餘的材料除去。
藉此，形成在N-FET側的汲極區域以及源極區域上的電極材料ELEC1(Ru)，透過接觸電極28，與信號配線30連接，閘極電極21透過接觸電極28與另一信號配線30連接。信號配線30的數目為複數，可因應需要與各種要件連接。另外，在Y2剖面中，係顯示出P-FET的源極區域與N-FET的汲極區域，該剖面構造，在通過P-FET的源極區域的XZ剖面中為相同。另外，除了N-FET3之外，通過P-FET的汲極區域以及N-FET的源極區域的XZ剖面，分別與Y2剖面的通過N-FET形成區域的汲極區域的剖面為相同。另外，通過N-FET3的源極區域的XZ剖面，為Y2剖面左右反轉的剖面；N-FET3的源極區域，與由導電材料8所構成的固定電位線(GND)連接。
以上述的方式，如圖3以及圖4所示的，形成了複數個P型的鰭部型電晶體(亦即P-FET1、P-FET2、P-FET3)與P型的鰭部型虛設FET(亦即DP-FET1、DP-FET2、DP-FET3)，並形成了複數個N型的鰭部型電晶體(亦即N-FET1、N-FET2、N-FET3)與N型的鰭部型虛設FET(亦即DN-FET1、DN-FET2、DN-FET3)。
在圖39中，輸入輸入信號Vin1、Vin2、Vin3、高位準的控制信號(High)者，係圖39中的信號配線30；輸出信號Vout，從與P-FET1、P-FET2、P-FET3的汲極區域連接的信號配線30取出；N-FET1的汲極區域，與輸出信號Vout的信號配線30電連接。另外，電晶體的閘極電極、開關Q1~Q4的閘極電極，分別與不同的信號配線30連接，故可對其賦予各別的信號或偏壓。
如以上所說明的，在圖36~圖38的蝕刻步驟中，電漿處理裝置的控制裝置，在具備包含構成場效電晶體之源極區域以及汲極區域在內的半導體鰭部還有與半導體鰭部併排設置的固定電位線(導電材料8)的半導體裝置的製造方法中，具備：第1步驟，其準備中間體，該中間體在源極區域、汲極區域以及固定電位線上設置了絕緣層CA；以及第2步驟，其於絕緣層CA同時開啟分別向源極區域、汲極區域以及固定電位線延伸的複數個接觸孔。另外，該方法更具備：在複數個接觸孔內，分別形成複數個接觸電極[電極材料ELEC1(圖38)]的步驟。
另外，即使上述全部的各項製造條件變更±15%，仍可製造出產品。
圖40，係使用電漿的蝕刻裝置的方塊圖。
控制器CONT，控制電源BV，以從電漿產生源PG產生電漿。所產生的電漿，係從氣體供給源100供給到處理容器102內的蝕刻氣體的電漿，蝕刻氣體的氣體量，被控制器CONT所控制。電漿氣體，向基板W(晶圓)移動，蝕刻基板W上的各種材料。基板W被靜電夾頭CK所固定，基板W的溫度由加熱器105進行調整。靜電夾頭CK，透過匹配器MG與控制器CONT內的接地電位連接；加熱器105透過加熱器電源104，與控制器CONT連接。處理容器102，與排氣管111連接，其透過壓力控制閥PCV，與排氣裝置110(真空泵)連接。
同圖所記載的裝置，因應電漿產生源PG的態樣，除了CCP型的蝕刻裝置之外，更可發揮作為電子迴旋共振電漿(ECR plasma)型、螺旋波電漿(HWP)型、電感耦合電漿(ICP)型、表面波電漿(SWP)型的電漿處理裝置的功能，而實行上述的蝕刻。
如以上所說明的，在圖12的蝕刻步驟中，電漿處理裝置的控制裝置進行控制，以實行：第1步驟，其準備中間體，該中間體具備從基板立起設置的第1半導體鰭部(P-FET用)以及第3半導體鰭部(P-FET用)，在相鄰的第1以及第3半導體鰭部之間的區域內，將固定電位線用的導電材料8設置到比第1以及第3半導體鰭部的頂面均更高的位置，並在第1以及第3半導體鰭部之間的區域的外側的區域上設置保護材料(保護膜5)；以及第2步驟，其將導電材料8蝕刻到比第1以及第3半導體鰭部的頂面均更低的位置，並將保護材料(保護膜5)上的導電材料除去，同時令導電材料8殘留在第1以及第3半導體鰭部之間的區域內；本實施態樣的控制方法，由該等控制裝置實行之。
另外，在蝕刻該導電材料的控制步驟中，作為電漿處理用的蝕刻氣體，當使用氧(O2 )以及Cl2 的混合氣體時，Cl2 的比例，亦即Cl2 /(O2 +Cl2 )×100的值(%)，被控制成1%到20%。宜被控制成7%到15%。更宜被控制成9%到11%。
換言之，當構成固定電位線的第2導電材料，係從Co、W以及Ru構成之群組所選出的至少1種金屬時，第2導電材料的蝕刻氣體，為氧(O2 )與Cl2 的混合氣體；Cl2 氣體相對於全部氣體的流量比，亦即，處理容器內的Cl2 氣體的體積莫耳濃度C(Cl2 )(mol/L)相對於單位體積的混合氣體的體積莫耳濃度C(O2 +Cl2 )(mol/L)的比率，宜滿足以下的不等式。
・1%≦C(Cl2 )/C(O2 +Cl2 )×100(%)≦20%；更宜為
・9%≦C(Cl2 )/C(O2 +Cl2 )×100(%)≦11%。
此時，吾人認為，若低於下限，會有發生蝕刻速度降低此等不良情況的傾向；若高於上限，會有發生損及選擇性此等不良情況的傾向；若在上述範圍內，便可同時獲得吾人所期望的蝕刻速度與選擇性，故具有該等不良情況不易發生的功效。
若根據該控制方法，在包含鰭式FET在內的半導體裝置中，根據自我對準此等理由，便可輕易地形成電能軌。
若根據該製造方法，在包含鰭式FET在內的半導體裝置中，埋入半導體鰭部之間的導電材料，會因為半導體鰭部而自我對準，故可輕易地形成由導電材料所構成的固定電位線，進而輕易地形成由固定電位線所構成的電能軌。
另外，在圖12中，導電材料，具備：與第1半導體鰭部2隔著第1距離d1的第1導電材料(襯墊膜7)，以及與第1半導體鰭部2隔著第2距離d2的第2導電材料(導電材料8)，且第1距離d1＜第2距離d2；第1導電材料，係相對於第2導電材料的蝕刻氣體具有比第2導電材料更高的蝕刻耐性的蝕刻障蔽膜。第1導電材料，為蝕刻障蔽膜，故發揮作為蝕刻阻止部的功能，半導體鰭部2被第1導電材料(襯墊膜7)所保護。
第1導電材料7，係TiN或TaN；第2導電材料8，係從Co、W以及Ru構成之群組所選出的至少1種金屬；第2導電材料8的回蝕氣體，包含(1)CF4 ，或(2)氧與Cl2 的混合氣體。此時，氧(O2 )與Cl2 的混合氣體，可蝕刻所選出的Ru等的上述金屬，而TiN(氮化鈦)或TaN(氮化鉭)等的金屬氮化物，對該混合氣體具有蝕刻耐性。當為該等金屬時，可同時達到蝕刻阻止功能與固定電源線所要求的導電性。尤其，當使用Ru作為導電材料時，具有低電阻的功效。
另外，上述的製造方法具備：第1步驟，其準備中間體，該中間體具備從基板立起設置的一對半導體鰭部2，在相鄰的半導體鰭部2之間的區域內，將半導體鰭部2的源極區域所連接的固定電位線用的導電材料8設置到比任一半導體鰭部2的頂面更高的位置，並在半導體鰭部2之間的區域的外側的區域上設置保護材料；以及第2步驟，其將導電材料8蝕刻到比任一半導體鰭部2的頂面更低的位置，並將保護材料上的導電材料除去，同時令導電材料殘留在半導體鰭部之間的區域內。
另外，在上述的半導體裝置(邏輯標準單元)中，具備：由一對半導體鰭部2所構成的第1鰭部群(P-FET)；以及與第1鰭部群分開，且由一對半導體鰭部2所構成的第2鰭部群(N-FET)；第1鰭部群(P-FET)，包含第1半導體鰭部，其構成包含源極區域、閘極區域以及汲極區域在內的鰭式P型場效電晶體；第2鰭部群(N- FET)，包含第2半導體鰭部，其構成包含源極區域、閘極區域以及汲極區域在內的鰭式N型場效電晶體；在第1鰭部群(P-FET)的半導體鰭部2之間的區域內，包含埋設到比任一半導體鰭部的頂面更低的位置的導電材料8，而具備與半導體鰭部2的源極區域連接的固定電位線8。
在該半導體裝置中，可輕易地形成固定電位線，並可製造出單元高度較小半導體裝置，故可降低消耗電力，並增快動作速度。
1‧‧‧半導體基板
2‧‧‧半導體鰭部
4‧‧‧氧化膜
5‧‧‧保護膜
7‧‧‧襯墊膜
8‧‧‧導電材料(固定電位線)
9‧‧‧氧化膜
10‧‧‧閘極氧化膜
11‧‧‧虛設閘極電極
12‧‧‧無機絕緣體遮罩
13‧‧‧側壁
14‧‧‧導電區域(源極區域)
15‧‧‧導電區域(汲極區域)
16‧‧‧氧化膜
17‧‧‧絕緣體
18‧‧‧閘極絕緣膜
19、20‧‧‧導電材料
21‧‧‧閘極電極
22‧‧‧氮化膜
27‧‧‧氧化膜
28‧‧‧接觸電極
29‧‧‧層間絕緣膜
30‧‧‧信號配線
100‧‧‧氣體供給源
101‧‧‧氮化膜
102‧‧‧處理容器
104‧‧‧加熱器電源
105‧‧‧加熱器
110‧‧‧排氣裝置
111‧‧‧排氣管
161‧‧‧氮化膜(第2氮化膜、絕緣層)
BV‧‧‧電源
CA‧‧‧保護膜(非晶碳層、絕緣層)
CH10‧‧‧第1接觸孔
CH20‧‧‧第2接觸孔
CH30‧‧‧第3接觸孔
CHT‧‧‧單元高度
CK‧‧‧靜電夾頭
CONT‧‧‧控制器
D、Drain‧‧‧汲極
d1‧‧‧第1距離
d2‧‧‧第2距離
DN-FET1‧‧‧第1N型虛設FET
DN-FET2‧‧‧第2N型虛設FET
DN-FET3‧‧‧第3N型虛設FET
DP-FET1‧‧‧第1P型虛設FET
DP-FET2‧‧‧第2P型虛設FET
DP-FET3‧‧‧第3P型虛設FET
ELEC1‧‧‧電極材料
GND‧‧‧接地電位
G‧‧‧閘極
H‧‧‧高位準
High‧‧‧高位準的控制信號
HM‧‧‧硬遮罩(第1氮化膜、絕緣層)
L‧‧‧低位準
LF2‧‧‧襯墊膜
MG‧‧‧匹配器
MSK1‧‧‧遮罩
N-FET1‧‧‧第1N型FET
N-FET2‧‧‧第2N型FET
N-FET3‧‧‧第3N型FET
OFF‧‧‧切斷
ON‧‧‧導通
OX‧‧‧氧化膜
PCV‧‧‧壓力控制閥
P-FET1‧‧‧第1P型FET
P-FET2‧‧‧第2P型FET
P-FET3‧‧‧第3P型FET
PG‧‧‧電漿產生源
PN、PP‧‧‧保護膜
Q1‧‧‧第1開關
Q2‧‧‧第2開關
Q3‧‧‧第3開關
Q4‧‧‧第4開關
QN、QP‧‧‧開關
S、Source‧‧‧源極
Tin1、Tin2、Tin3‧‧‧輸入端子
Tout‧‧‧輸出端子
V+‧‧‧電源電位
Vin1、Vin2、Vin3‧‧‧輸入信號
Vout‧‧‧輸出信號
W‧‧‧基板
X、Y、Z‧‧‧方向
Y1、Y2‧‧‧剖面線
【圖1】係邏輯標準單元的電路圖。
【圖2】係邏輯標準單元的真值表。
【圖3】係表示邏輯標準單元中的FET群的接線的電路。
【圖4】係邏輯標準單元中的FET群的立體圖。
【圖5】(A)、(B)係FET的閘極附近的縱剖面圖、FET的源極/汲極附近的縱剖面圖。
【圖6】係邏輯標準單元的中間體的縱剖面圖。
【圖7】係邏輯標準單元的中間體的俯視圖。
【圖8】係邏輯標準單元的中間體的縱剖面圖。
【圖9】係邏輯標準單元的中間體的縱剖面圖。
【圖10】係邏輯標準單元的中間體的縱剖面圖。
【圖11】係邏輯標準單元的中間體的縱剖面圖。
【圖12】係邏輯標準單元的中間體的縱剖面圖。
【圖13】係邏輯標準單元的中間體的縱剖面圖。
【圖14】係邏輯標準單元的中間體的縱剖面圖。
【圖15】係邏輯標準單元的中間體的縱剖面圖。
【圖16】係邏輯標準單元的中間體的縱剖面圖。
【圖17】係邏輯標準單元的中間體的縱剖面圖。
【圖18】係邏輯標準單元的中間體的縱剖面圖。
【圖19】係邏輯標準單元的中間體的俯視圖。
【圖20】係邏輯標準單元的中間體的縱剖面圖。
【圖21】係邏輯標準單元的中間體的縱剖面圖。
【圖22】係邏輯標準單元的中間體的縱剖面圖。
【圖23】係邏輯標準單元的中間體的縱剖面圖。
【圖24】係邏輯標準單元的中間體的俯視圖。
【圖25】係邏輯標準單元的中間體的縱剖面圖。
【圖26】係邏輯標準單元的中間體的縱剖面圖。
【圖27】係邏輯標準單元的中間體的縱剖面圖。
【圖28】係邏輯標準單元的中間體的縱剖面圖。
【圖29】係邏輯標準單元的中間體的縱剖面圖。
【圖30】係邏輯標準單元的中間體的縱剖面圖。
【圖31】係邏輯標準單元的中間體的縱剖面圖。
【圖32】係邏輯標準單元的中間體的縱剖面圖。
【圖33】係邏輯標準單元的中間體的俯視圖。
【圖34】係邏輯標準單元的中間體的縱剖面圖。
【圖35】係邏輯標準單元的中間體的縱剖面圖。
【圖36】係邏輯標準單元的中間體的縱剖面圖。
【圖37】係邏輯標準單元的中間體的縱剖面圖。
【圖38】係邏輯標準單元的中間體的縱剖面圖。
【圖39】係邏輯標準單元的中間體的俯視圖。
【圖40】係蝕刻裝置的方塊圖。

Claims (7)

  1. 一種半導體裝置的製造方法，該半導體裝置包含： 第1鰭部群，由一對半導體鰭部所構成； 第2鰭部群，與該第1鰭部群分開，並由一對半導體鰭部所構成；以及 固定電位線，與該第1半導體鰭部的該源極區域連接； 該第1鰭部群，包含第1半導體鰭部，該第1半導體鰭部構成包含源極區域、閘極區域以及汲極區域在內之鰭式P型場效電晶體； 該第2鰭部群，包含第2半導體鰭部，該第2半導體鰭部構成包含源極區域、閘極區域以及汲極區域在內之鰭式N型場效電晶體； 該半導體裝置的製造方法包含： 第1步驟，準備中間體；以及 第2步驟，令導電材料殘留； 該第1步驟中的該中間體，包含從基板立起設置的該第1半導體鰭部與第3半導體鰭部，在相鄰的該第1以及第3半導體鰭部之間的區域內，將該固定電位線用的導電材料設置到比該第1以及第3半導體鰭部的頂面均更高的位置，並在該第1以及第3半導體鰭部之間的區域的外側的區域上設置保護材料； 該第2步驟，將該導電材料蝕刻到比該第1以及第3半導體鰭部的頂面均更低的位置，並將該保護材料上的該導電材料除去，同時令該導電材料殘留在該第1以及第3半導體鰭部之間的區域內。
  2. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 該導電材料包含： 第1導電材料，與該第1半導體鰭部隔著第1距離d1；以及 第2導電材料，與該第1半導體鰭部隔著第2距離d2； 且第1距離d1＜第2距離d2； 該第1導電材料，係對於該第2導電材料的蝕刻氣體具有比第2導電材料更高的蝕刻耐性的蝕刻障蔽膜。
  3. 如申請專利範圍第2項之半導體裝置的製造方法，其中， 該第1導電材料，為TiN或TaN； 該第2導電材料，係從由Co、W以及Ru構成之群組所選出的至少1種的金屬； 該蝕刻氣體，包含CF4 或包含氧與Cl2 的混合氣體。
  4. 如申請專利範圍第2項之半導體裝置的製造方法，其中， 該蝕刻氣體，係氧與Cl2 的混合氣體， Cl2 氣體的體積莫耳濃度C(Cl2 )(mol/L)相對於單位體積的混合氣體的體積莫耳濃度C(O2 +Cl2 )(mol/L)的比率，滿足以下的不等式： 1%≦C(Cl2 )/C(O2 +Cl2 )×100(%)≦20%。
  5. 如申請專利範圍第2項之半導體裝置的製造方法，其中， 該蝕刻氣體，係氧與Cl2 的混合氣體， Cl2 氣體的體積莫耳濃度C(Cl2 )(mol/L)相對於單位體積的混合氣體的體積莫耳濃度C(O2 +Cl2 )(mol/L)的比率，滿足以下的不等式： 9%≦C(Cl2 )/C(O2 +Cl2 )×100(%)≦11%。
  6. 一種半導體裝置的製造方法，包含： 第1步驟，準備中間體，該中間體具備從基板立起設置的一對半導體鰭部，在相鄰的該半導體鰭部之間的區域內，將該半導體鰭部的源極區域所連接的固定電位線用的導電材料設置到比任一該半導體鰭部的頂面更高的位置，並在該半導體鰭部之間的區域的外側的區域上設置保護材料；以及 第2步驟，將該導電材料蝕刻到比任一該半導體鰭部的頂面更低的位置，並將該保護材料上的該導電材料除去，同時令該導電材料殘留在該半導體鰭部之間的區域內。
  7. 一種半導體裝置，包含： 第1鰭部群，由一對半導體鰭部所構成； 第2鰭部群，與該第1鰭部群分開，並由一對半導體鰭部所構成；以及 固定電位線，在該第1鰭部群的該半導體鰭部之間的區域內，包含埋設到比任一該半導體鰭部的頂面更低的位置的導電材料，並與該半導體鰭部的源極區域連接； 該第1鰭部群，包含第1半導體鰭部，該第1半導體鰭部構成包含源極區域、閘極區域以及汲極區域在內之鰭式P型場效電晶體； 該第2鰭部群，包含第2半導體鰭部，該第2半導體鰭部構成包含源極區域、閘極區域以及汲極區域在內之鰭式N型場效電晶體。
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