KR20100077756A - 선택적 플라즈마질화를 이용한 반도체장치 제조 방법 - Google Patents

선택적 플라즈마질화를 이용한 반도체장치 제조 방법 Download PDF

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Abstract

본 발명은 보론의 침투를 방지해야 하는 PMOS 트랜지스터영역에만 선택적으로 플라즈마질화 공정을 진행할 수 있는 반도체장치 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 NMOS 트랜지스터영역과 PMOS 트랜지스터영역을 갖는 반도체기판의 전면에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 상기 PMOS 트랜지스터영역을 선택적으로 노출시키는 감광막패턴을 형성하는 단계; 상기 노출된 PMOS 트랜지스터영역의 게이트절연막을 질화처리하는 단계; 상기 감광막패턴을 제거하는 단계; 및 상기 PMOS 트랜지스터영역의 질화된 게이트절연막 상에 P형 폴리실리콘게이트를 형성하는 단계를 포함하고, 상술한 본 발명은 게이트절연막을 형성한 후, PMOS 트랜지스터영역의 게이트절연막만 노출시키고 나머지 영역은 감광막으로 덮어주므로써 질화처리 공정시 PMOS 트랜지스터의 게이트절연막만 선택적으로 질화시킬 수 있다.
게이트절연막, 질화, 플라즈마질화, 디커플드플라즈마

Description

선택적 플라즈마질화를 이용한 반도체장치 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE USING SELECTIVE PLASMA NITRIDATION}
본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히 플라즈마질화를 이용한 반도체장치 제조 방법에 관한 것이다.
최근 DRAM 등의 메모리장치는 고속 동작 요구 조건을 만족하기 위해 P형 폴리실리콘게이트(P+ Poly Gate)를 요구하며 P형 폴리실리콘게이트 N형 폴리실리콘게이트(N+ Poly Gate)와 동시 존재하는 듀얼폴리실리콘게이트(Dual Poly Gate)를 형성하므로써 얻어진다.
그러나, P형 폴리실리콘게이트를 표면채널(Surface Channel)을 갖는 PMOS 트랜지스터에 적용시 P형 폴리실리콘게이트의 불순물인 보론(Boron)이 게이트절연막으로 확산하여 문턱전압(Threshold voltage) 변화를 일으키는 문제점을 유발한다.
이를 방지하기 위해 질소와 보론과의 반응성을 이용하여 게이트절연막 표면을 플라즈마질화(Plasma Nitridation; PN) 방식에 의해 질화시키는 방법을 사용하 는데, 이는 PMOS의 플랫밴드전압(Vfb)이 질소의 농도가 증가할수록 감소하는 현상을 통해서 확인할수 있다.
도 1은 종래기술에 따른 플라즈마질화 정도에 따른 플랫밴드 변화를 도시한 그래프이다. 도 1에서 가로축은 순수 산화막(Pure SiO2), 플라즈마질화정도(PN 10%, 15%, 20%)를 나타내고, 세로축은 플랫밴드전압(Vfb)을 나타낸다.
도 1을 참조하면, 플라즈마질화(PN) 정도가 증가(즉, 질소농도가 증가)할 수록 플랫밴드전압(Vfb)이 감소함을 알 수 있다.
그러나, 플라즈마질화 공정은 보론 확산 방지를 위한 PMOS 트랜지스터뿐만 아니라, 셀어레이(Cell Array)와 NMOS 트랜지스터까지 동시에 질소가 게이트절연막에 주입되기 때문에 NMOS 트랜지스터의 게이트절연막의 Qbd 특성 열화가 심해진다.
도 2는 플라즈마질화 공정 유무에 따른 게이트절연막의 Qbd 특성 차이를 보여 주는 도면이다. 도 2에서, 가로축은 일정 전계를 계속해서 인가한 경우의 절연 파괴에 이르기까지의 게이트산화막으로의 전하 주입량(Charge-to-Breakdown: Qbd)을 나타내고, 세로축은 절연 파괴의 누적 불량률(P)을 "ln(-ln(1-P))"으로 나타내고 있다. 순수한 산화막(●,▼)과 플라즈마질화된 산화막, 즉 SiON(○,▽)을 비교하고 있다.
도 2를 참조하면, 순수한 산화막(●,▼) 대비 SiON(○,▽)에서는 낮은 Qbd에서 파괴되는 것이 많은 분포형상임을 알 수 있다.
이처럼, NMOS 트랜지스터에서는 게이트절연막 내에 질소가 주입됨으로 인해 Qbd 열화가 많이 발생하고, 이에 따라 게이트절연막의 신뢰성이 더 열화됨을 알 수 있다.
도 3은 종래기술에 따른 게이트절연막의 플라즈마질화 방법을 도시한 도면이다.
도 3을 참조하면, 반도체 기판(11)에 각 영역을 분리시키는 소자분리막(12)을 형성한다. 여기서, 반도체기판(11)에는 셀트랜지스터 영역(Cell Tr), 주변회로 NMOS 트랜지스터 영역(Peri NMOS Tr), 주변회로 PMOS 트랜지스터 영역(Peri PMOS Tr)이 정의되어 있다. 셀트랜지스터영역의 반도체기판에는 리세스채널(13)을 형성한다.
이어서, 반도체기판의 전면에 게이트절연막(14)을 형성한 후, 플라즈마질화 공정을 진행한다.
도 3을 참조하면, 플라즈마질화 공정시에 주변회로 PMOS 트랜지스터 영역뿐만 아니라 나머지 영역에도 질소가 침투하여 게이트절연막 내에 함유되는 것을 피할 수 없다.
본 발명은 상기 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 보론의 침투를 방지해야 하는 PMOS 트랜지스터영역에만 선택적으로 플라즈마질화 공정을 진행할 수 있는 반도체장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치 제조 방법은 NMOS 트랜지스터영역과 PMOS 트랜지스터영역을 갖는 반도체기판의 전면에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 상기 PMOS 트랜지스터영역을 선택적으로 노출시키는 감광막패턴을 형성하는 단계; 상기 노출된 PMOS 트랜지스터영역의 게이트절연막을 질화처리하는 단계; 상기 감광막패턴을 제거하는 단계; 및 상기 PMOS 트랜지스터영역의 질화된 게이트절연막 상에 P형 폴리실리콘게이트를 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 질화처리는 플라즈마질화 방식이며, 상기 질화처리는 디커플드 플라즈마 방식인 것을 특징으로 한다. 상기 감광막패턴을 제거하는 단계 이후에 후질화 어닐을 진행하는 것을 특징으로 한다.
상술한 본 발명은 게이트절연막을 형성한 후, PMOS 트랜지스터영역의 게이트절연막만 노출시키고 나머지 영역은 감광막으로 덮어주므로써 질화처리 공정시 PMOS 트랜지스터의 게이트절연막만 선택적으로 질화시킬 수 있다.
이에 따라, 질소에 의한 NMOS 트랜지스터의 게이트절연막의 Qbd 열화를 방지할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명은 보론 침투를 막아야 하는 PMOS 트랜지스터영역에만 선택적으로 플라즈마질화 공정을 적용하므로써, 셀트랜지스터영역 및 NMOS 트랜지스터영역의 게이트절연막에 질소가 주입되는 것을 방지한다.
도 4a 내지 도 4c는 본 발명의 실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 반도체 기판(21)에 각 영역을 분리시키는 소자분리막(22)을 형성한다. 반도체기판(21)에는 셀트랜지스터 영역(Cell Tr), 주변회로 NMOS 트랜지스터 영역(Peri NMOS Tr), 주변회로 PMOS 트랜지스터 영역(Peri PMOS Tr)이 정의되어 있다. 소자분리막(22)은 STI(Shallow Trench Isolation) 공정을 통해 형성하며, 소자분리막(22)이 갭필되는 트렌치의 깊이는 2000∼4000Å으로 한다.
이어서, 셀트랜지스터영역의 반도체기판(21)을 일정 깊이 식각하여 리세스채 널(23)을 형성한다.
이어서, 반도체기판(21)의 전면에 게이트절연막(24)을 형성한다. 게이트절연막(24)은 각 영역에 따라 그 두께가 다를 수도 있다. 예컨대, 셀트랜지스터영역에형성되는 게이트절연막의 두께가 주변회로영역에 형성되는 게이트절연막의 두께보다 더 두꺼울 수 있다. 셀트랜지스터영역에 형성되는 게이트절연막은 70∼140Å의 두께를 갖는다. 게이트절연막(24)은 실리콘산화막(SiO2) 또는 고유전상수(High k)를 갖는 유전체막을 포함할 수 있다. 여기서, 고유전상수를 갖는 유전체막은 실리콘산화막보다 유전상수가 큰 물질을 포함하는데, 예를 들어, HfO2, Al2O3를 포함할 수 있다.
이어서, 게이트절연막(24) 상에 감광막을 도포하고 노광 및 현상하여 감광막패턴(25)을 형성한다. 이때, 감광막패턴(25)은 주변회로 PMOS 트랜지스터영역만 선택적으로 노출시키고 나머지 영역은 덮는 형태로 형성한다.
이어서, 노출되어 있는 주변회로 PMOS 트랜지스터영역에 대해 질화 공정을 진행한다. 이에 따라, 주변회로 PMOS 트랜지스터영역의 게이트절연막만 선택적으로 질화처리된다. 질화처리된 게이트절연막은 도면부호 '24A'가 된다.
질화 공정은 플라즈마질화 공정을 적용하며, 플라즈마질화 공정은 감광막패턴(25)이 열에 약한 것을 고려하여 100℃ 미만의 저온에서 진행하는 것이 바람직하다. 저온에서 가능한 플라즈마질화 공정은 디커플드 플라즈마(Decoupled plasma) 방식을 적용한다. 디커플드플라즈마 방식 이외에도 상온에서 산화막 표면의 질화 현상이 일어날 수 있으면 제한을 두지 않는다.
바람직하게, 디커플드플라즈마를 이용한 질화 공정은 100W∼2.6KW의 파워를 이용하여 질소(N2)를 100∼800sccm의 유량을 주입시키면서 5mTorr∼50mTorr의 압력과 상온을 유지한 챔버에서 20초∼100초동안 진행한다. 디커플드 플라즈마 방식은 플라즈마를 생성 및 유지하기 위해 유도적으로 결합된 소스 전력과 기판쪽으로 고에너지를 유도하도록 반도체 기판에 인가되는 바이어스 전력을 위해 별도의 제어기를 갖춘 플라즈마 식각 장치를 지칭한다. 디커플드플라즈마방식에 의한 질화처리는 이온주입방식에 비해 반도체기판의 손상을 적게 준다.
도 4b에 도시된 바와 같이, 감광막패턴을 제거한 후에 후질화어닐(Post Nitridation Anneal) 공정을 진행한다. 후질화어닐 공정은 900∼1000℃온도와 0.5∼3 Torr의 압력하에서 오존(O3)을 1∼3 slm의 유량으로 흘려주면서 10∼30초동안 진행한다.
도 4c에 도시된 바와 같이, 듀얼폴리실리콘게이트 공정을 진행한다. 즉, 셀트랜지스터영역과 주변회로 NMOS 트랜지스터영역에는 N형 폴리실리콘게이트(26A)를 형성하고, 주변회로 PMOS 트랜지스터영역에는 P형 폴리실리콘게이트(26B)를 형성한다. 듀얼폴리실리콘게이트를 형성하는 방법은, 불순물이 도핑되지 않은 폴리실리콘막을 증착한 후 NPG(N+ Poly Si Gate) 마스크 및 이온주입을 통해 N형 폴리실리콘게이트(26A)를 형성하고, 이후에 PPG(P+ Poly Si Gate) 마스크 및 이온주입을 통해 P형 폴리실리콘게이트(26B)를 형성한다. N형 폴리실리콘게이트(26A)에는 인(Ph) 등 의 N형 불순물이 주입되고, P형 폴리실리콘게이트(26B)에는 보론(Boron) 등의 P형 불순물이 주입된다.
상술한 실시예에서는 게이트절연막의 두께가 다른 듀얼게이트절연막(Dual Gate Oxide)에 대해 설명하였으나, 본 발명은 게이트절연막 두께가 3종류인 트리플게이트절연막(Tripple Gate Oxide)에 대해서도 적용할 수 있다.
또한, 셀트랜지스터영역에 P형 폴리실리콘게이트가 사용되는 구조에 대해서도 적용 가능하다. 셀트랜지스터영역에 P형 폴리실리콘게이트가 형성되어도 셀트랜지스터는 NMOS이므로 문턱전압의 변화가 없다. 따라서, 문턱전압이 보론의 침투의 영향을 받지 않는다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 플라즈마질화 정도에 따른 문턱전압 변화를 도시한 그래프.
도 2는 플라즈마질화 공정 유무에 따른 게이트절연막의 Qbd 특성 차이를 보여 주는 도면.
도 3은 종래기술에 따른 게이트절연막의 플라즈마질화 방법을 도시한 도면.
도 4a 내지 도 4c는 본 발명의 실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 소자분리막
23 : 리세스채널 24 : 게이트절연막
24A : 질화된 게이트절연막

Claims (10)

  1. NMOS 트랜지스터영역과 PMOS 트랜지스터영역을 갖는 반도체기판의 전면에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 상기 PMOS 트랜지스터영역을 선택적으로 노출시키는 감광막패턴을 형성하는 단계;
    상기 노출된 PMOS 트랜지스터영역의 게이트절연막을 질화처리하는 단계;
    상기 감광막패턴을 제거하는 단계; 및
    상기 PMOS 트랜지스터영역의 질화된 게이트절연막 상에 P형 폴리실리콘게이트를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  2. 제1항에 있어서,
    상기 질화처리는, 플라즈마질화 방식인 반도체장치 제조 방법.
  3. 제1항에 있어서,
    상기 질화처리는, 디커플드 플라즈마 방식인 반도체장치 제조 방법.
  4. 제3항에 있어서,
    상기 디커플드 플라즈마를 이용한 질화처리는,
    100W∼2.6KW의 파워를 이용하여 질소(N2)를 100∼800sccm의 유량을 주입시키면서 5mTorr∼50mTorr의 압력과 상온을 유지한 챔버에서 20초∼100초동안 진행하는 반도체장치 제조 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 감광막패턴을 제거하는 단계 이후에,
    후질화 어닐을 진행하는 반도체장치 제조 방법.
  6. 제5항에 있어서,
    상기 후질화 어닐은,
    900∼1000℃온도와 0.5∼3 Torr의 압력하에서 오존(O3)을 1∼3 slm의 유량으로 흘려주면서 10∼30초동안 진행하는 반도체장치 제조 방법.
  7. 제1항에 있어서,
    상기 NMOS 트랜지스터영역의 게이트절연막 상에 N형 폴리실리콘게이트를 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
  8. 제1항에 있어서,
    상기 반도체기판은 상기 감광막패턴에 의해 덮히는 셀트랜지스터영역을 더 포함하는 반도체장치 제조 방법.
  9. 제1항에 있어서,
    상기 게이트절연막은 실리콘산화막 또는 고유전상수를 갖는 유전체막을 포함하는 반도체장치 제조 방법.
  10. 제1항에 있어서,
    상기 게이트절연막은 듀얼게이트절연막 또는 트리플게이트절연막인 반도체장치 제조 방법.
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