KR20090045750A - 라디칼 산화막 형성 방법 및 이를 이용한 듀얼 게이트산화막 형성 방법 - Google Patents

라디칼 산화막 형성 방법 및 이를 이용한 듀얼 게이트산화막 형성 방법 Download PDF

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Abstract

본 발명은 라디칼 산화막 형성 방법 및 이를 이용한 듀얼 게이트 산화막 형성 방법에 관한 것으로, 본 발명의 라디칼 산화막 형성 방법은, 기판상에 라디칼 산화 공정에 의한 산화막을 형성하는 단계; 및 O2를 이용하여 상기 산화막을 열처리하는 단계를 포함하고, 상술한 본 발명에 의한 라디칼 산화막 형성 방법 및 이를 이용한 듀얼 게이트 산화막 형성 방법은, 라디칼 산화막 내부에 존재하는 불완전 결합을 제거함으로써 듀얼 게이트 산화막 형성 공정시 습식 케미컬에 의한 라디칼 산화막의 손실을 최소화할 수 있다.
라디칼 산화, 듀얼 게이트 산화막, 불완전 결합, 습식 케미컬, 열처리

Description

라디칼 산화막 형성 방법 및 이를 이용한 듀얼 게이트 산화막 형성 방법{METHOD FOR FORMING RADICAL OXIDE AND METHOD FOR FORMING DUAL GATE OXIDE USING THE SAME}
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 반도체 소자의 라디칼 산화막 형성 방법 및 이를 이용한 듀얼 게이트 산화막 형성 방법에 관한 것이다.
종래에 디램(DRAM) 소자의 게이트 산화막 또는 플래쉬 메모리(Flash Memory) 소자의 터널 산화막 등은 건식 산화(dry oxidation) 또는 습식 산화(wet oxidation) 공정에 의하여 형성되었다. 그러나, 건식 산화 또는 습식 산화 공정을 이용하는 경우 발생하는 산화막 내의 전자 트랩(trap)을 감소시키기 위하여, 최근에는 산소 라디칼 및 수소 라디칼을 이용하는 라디칼 산화(radical oxidation) 공정으로 게이트 산화막 또는 터널 산화막 등을 형성하고 있다. 라디칼 산화 공정에 의한 산화막(이하, 라디칼 산화막)이 건식 또는 습식 산화 공정에 의한 산화막에 비하여 전기적, 물리적으로 향상된 특징을 가짐은 잘 알려진 사실이다.
그러나, 이러한 라디칼 산화 공정시 사용되는 수소 라디칼은 매우 강한 반응성을 갖기 때문에, 라디칼 산화막 내부에 수소 베이스(H-based)의 불완전 결합(defective bond), 예컨대 Si-OH 결합 또는 Si-H 결합을 생성시킨다(도1 참조).
한편, 최근 하나의 칩 내에 여러가지 동작 전압을 갖는 회로들이 필요하게 되면서 이를 구현하기 위하여 트랜지스터의 게이트 산화막 두께를 달리 형성할 것이 요구되고 있다. 그에 따라, 서로 다른 동작 전압이 요구되는 영역(예를 들어, 반도체 메모리 소자의 셀 영역과 주변회로 영역)에서 각각 다른 두께를 갖는 게이트 산화막(예를 들어, 셀 영역에서는 주변회로 영역에서보다 더욱 두꺼운 게이트 산화막)을 형성함으로써 소자의 고속 동작을 가능하게 하는 듀얼 게이트 산화막 형성 공정이 널리 이용되고 있다.
도2a 내지 도2f는 종래 기술에 따른 듀얼 게이트 산화막 형성 방법을 설명하기 위한 공정 단면도이다.
도2a에 도시된 바와 같이, 두꺼운 산화막이 형성될 제1 영역(A)과 제1 영역(A)에서보다 얇은 산화막이 형성될 제2 영역(B)을 갖는 반도체 기판(20) 상에 1차 라디칼 산화 공정에 의한 제1 산화막(21)을 형성한다.
도2b에 도시된 바와 같이, 제1 산화막(21) 상에 제2 영역(B)을 노출시키는 포토레지스트 패턴(22)을 형성한다.
도2c 및 도2d에 도시된 바와 같이, 포토레지스트 패턴(22)을 베리어로 제2 영역(B)의 제1 산화막(21)을 제거하고, 잔류하는 포토레지스트 패턴(22)을 제거한 다. 이때, 제1 산화막(21)의 제거 및 포토레지스트 패턴(22)의 제거는 BOE(NH4F + HF) 또는 CLN B(H2SO4 + H2O2 + H20) 등과 같은 습식 케미컬(wet chemical)을 이용하여 수행된다.
도2e에 도시된 바와 같이, 2차 라디칼 산화 공정을 수행하여 제2 영역(B)의 반도체 기판(20) 상에 제1 영역(A)의 산화막보다 얇은 두께를 갖는 제2 산화막(23)을 형성한다.
도2f에 도시된 바와 같이, 제1 산화막(21) 및 제2 산화막(23) 상에 폴리실리콘 등과 같은 물질로 이루어지는 게이트 전극(24)을 형성한다.
그러나, 이와 같은 종래 기술에 따른 듀얼 게이트 산화막 형성 공정은 다음과 같은 문제점을 갖는다.
제1 산화막(21)은 H2 및 O2를 이용하는 라디칼 산화 공정에 의하여 형성되기 때문에, 도1을 참조하여 전술한 바와 같이, 제1 산화막(21) 내부에는 수소 베이스의 불완전 결합이 존재하게 된다. 따라서, 제1 산화막(21) 제거 공정 및 포토레지스트 패턴(22) 제거 공정에 있어서(도2c 및 도2d 참조), 제1 산화막(21)이 습식 케미컬에 의한 어택(attack)을 받게 되는 경우 이러한 불완전 결합으로 인하여 크게 손실(loss)되는 문제점이 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 라디칼 산화막 내부에 존재하는 불완전 결합을 제거함으로써 듀얼 게이트 산화막 형성 공정시 습식 케미컬에 의한 라디칼 산화막의 손실을 최소화할 수 있는 라디칼 산화막 형성 방법 및 이를 이용한 듀얼 게이트 산화막 형성 방법을 제공하고자 한다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자의 라디칼 산화막 형성 방법은, 기판상에 라디칼 산화 공정에 의한 산화막을 형성하는 단계; 및 O2를 이용하여 상기 산화막을 열처리하는 단계를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 듀얼 게이트 산화막 형성 방법은, 두꺼운 산화막이 형성될 제1 영역 및 상기 제1 영역보다 얇은 산화막이 형성될 제2 영역을 갖는 기판상에 1차 라디칼 산화 공정에 의한 제1 산화막을 형성하는 단계; O2를 이용하여 상기 제1 산화막을 열처리하는 단계; 상기 제2 영역의 상기 제1 산화막을 선택적으로 제거하는 단계; 및 2차 라디칼 산화 공정을 수행하여 상기 제2 영역의 상기 기판상에 상기 제2 산화막을 형성하는 단계를 포함한다.
상술한 본 발명에 의한 라디칼 산화막 형성 방법 및 이를 이용한 듀얼 게이트 산화막 형성 방법은, 라디칼 산화막 내부에 존재하는 불완전 결합을 제거함으로써 듀얼 게이트 산화막 형성 공정시 습식 케미컬에 의한 라디칼 산화막의 손실을 최소화할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도3a 내지 도3f는 본 발명의 일실시예에 따른 듀얼 게이트 산화막 형성 방법을 설명하기 위한 공정 단면도이다.
도3a에 도시된 바와 같이, 두꺼운 산화막이 형성될 제1 영역(A)과 제1 영역(A)보다 얇은 산화막이 형성될 제2 영역(B)을 갖는 반도체 기판(30) 상에 1차 라디칼 산화 공정에 의한 제1 산화막(31)을 형성한다. 이때, 제1 산화막(31)의 두께는 20~100Å 정도인 것이 바람직하다. 1차 라디칼 산화 공정은 열산화 방식 또는 플라즈마 산화 방식으로 수행될 수 있다. 1차 라디칼 산화 공정이 열산화 방식으로 수행되는 경우에는, 700℃ 이상의 온도 및 0.5Torr 이하의 압력에서 H2/O2 또는 D2/O2를 이용하는 것이 바람직하다. 또는, 1차 라디칼 산화 공정이 플라즈마 산화 방식으로 수행되는 경우에는, 700℃ 이하의 온도 및 300Torr 이하의 압력에서 비활성 가스(예를 들어, Ar 또는 Xe) 플라즈마에 산소 포함 가스(예를 들어, O2, H2O, D20, NO 또는 N2O)를 주입하여 수행되는 것이 바람직하다.
이와 같은 1차 라디칼 산화 공정에 의하여 형성된 제1 산화막(31) 내부에는 수소 베이스의 불완전 결합이 존재하여 후속 습식 케미컬에 의한 어택시 손실되기 쉽다. 따라서, 제1 산화막(31) 형성 공정 후, 제1 산화막(31) 내부에 존재하는 불완전 결합을 제거하기 위하여 O2를 이용하는 열처리 공정을 수행한다. 도4를 참조하면, 제1 산화막(31)에 대해 O2를 이용하는 열처리 공정을 수행하는 경우, 수소 베이스의 불완전 결합이 제거됨을 알 수 있다. 이러한 열처리 공정은 700℃~1000℃의 온도 범위에서 비활성 가스(예를 들어, Ar 또는 Xe)를 더 첨가하여 수행될 수도 있다. 또는, 이러한 열처리 공정은 700℃ 이하의 온도에서 비활성 가스(예를 들어, Ar 또는 Xe)의 플라즈마에 O2 가스를 주입하여 수행될 수도 있다.
열처리 공정은 전술한 1차 라디칼 산화 공정과 인시튜(insitu)로 수행될 수 있다.
도3b에 도시된 바와 같이, 불완전 결합이 제거된 제1 산화막(31) 상에 제2 영역(B)을 노출시키는 포토레지스트 패턴(32)을 형성한다.
도3c 및 도3d에 도시된 바와 같이, 포토레지스트 패턴(32)을 베리어로 제2 영역(B)의 제1 산화막(31)을 제거하고, 잔류하는 포토레지스트 패턴(32)을 제거한 다. 이때, 제1 산화막(31)의 제거는 BOE(NH4F + HF)의 습식 케미컬을 이용하여 수행될 수 있고, 포토레지스트 패턴(32)의 제거는 CLN B(H2SO4 + H2O2 + H20)의 습식 케미컬을 이용하여 수행될 수 있다. 본 도면의 공정을 수행하더라도, 제1 산화막(31) 내부에 존재하는 불완전 결합이 열처리 공정에 의하여 제거되었기 때문에 제1 산화막(31)의 손실을 최소화할 수 있다.
도3e에 도시된 바와 같이, 2차 라디칼 산화 공정을 수행하여 제2 영역(B)의 반도체 기판(30) 상에 제1 영역(A)의 산화막보다 얇은 두께를 갖는 제2 산화막(33)을 형성한다. 이때, 제2 산화막(33)의 두께는 20~100Å 정도인 것이 바람직하다. 또한, 2차 라디칼 산화 공정은 전술한 1차 라디칼 산화 공정과 동일한 방식으로 수행될 수 있다.
도3f에 도시된 바와 같이, 제1 산화막(31) 및 제2 산화막(33) 상에 폴리실리콘으로 이루어지는 게이트 전극(34)을 형성한다. 이때, 게이트 전극(34)을 이루는 폴리실리콘 내부에 도핑된 불순물이 후속 공정에서 채널 영역으로 확산되는 것을 방지하기 위하여, 게이트 전극(34) 형성 전에 제1 산화막(31) 및 제2 산화막(33)의 표면에 대해 질화처리(nitridation)를 수행할 수도 있다. 이러한 질화처리 공정은 비활성 가스(예를 들어, Ar 또는 Xe)의 플라즈마에 N2 가스를 주입하여 수행될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하 여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도1은 종래의 라디칼 산화막 내부에 존재하는 불완전 결합을 설명하기 위한 도면.
도2a 내지 도2f는 종래 기술에 따른 듀얼 게이트 산화막 형성 방법을 설명하기 위한 공정 단면도.
도3a 내지 도3f는 본 발명의 일실시예에 따른 듀얼 게이트 산화막 형성 방법을 설명하기 위한 공정 단면도.
도4는 본 발명에 따른 라디칼 산화막 내부의 불완전 결합 제거를 설명하기 위한 도면.
* 도면의 주요 부분에 대한 부호의 설명
30 : 반도체 기판 31 : 제1 산화막
32 : 포토레지스트 패턴 33 : 제2 산화막
34 : 게이트 전극

Claims (21)

  1. 기판상에 라디칼 산화 공정에 의한 산화막을 형성하는 단계; 및
    O2를 이용하여 상기 산화막을 열처리하는 단계
    를 포함하는 라디칼 산화막 형성 방법.
  2. 제1항에 있어서,
    상기 라디칼 산화 공정은,
    열산화 방식 또는 플라즈마 산화 방식으로 수행되는
    라디칼 산화막 형성 방법.
  3. 제2항에 있어서,
    상기 열산화 방식의 상기 라디칼 산화 공정은,
    700℃ 이상의 온도 및 0.5Torr 이하의 압력에서 H2/O2 또는 D2/O2를 이용하여 수행되는
    라디칼 산화막 형성 방법.
  4. 제2항에 있어서,
    상기 플라즈마 산화 방식의 상기 라디칼 산화 공정은,
    700℃ 이하의 온도 및 300Torr 이하의 압력에서 비활성 가스 플라즈마에 산소 포함 가스를 주입하여 수행되는
    라디칼 산화막 형성 방법.
  5. 제4항에 있어서,
    상기 비활성 가스는 Ar 또는 Xe이고,
    상기 산소 포함 가스는 O2, H2O, D20, NO 또는 N2O인
    라디칼 산화막 형성 방법.
  6. 제1항에 있어서,
    상기 열처리 단계는,
    700~1000℃의 온도에서 수행되는
    라디칼 산화막 형성 방법.
  7. 제6항에 있어서,
    상기 열처리 단계는,
    비활성 가스를 더 포함하여 수행되는
    라디칼 산화막 형성 방법.
  8. 제1항에 있어서,
    상기 열처리 단계는,
    700℃ 이하의 온도에서 비활성 가스의 플라즈마를 이용하여 수행되는
    라디칼 산화막 형성 방법.
  9. 제7항 또는 제8항에 있어서,
    상기 비활성 가스는 Ar 또는 Xe인
    라디칼 산화막 형성 방법.
  10. 두꺼운 산화막이 형성될 제1 영역 및 상기 제1 영역보다 얇은 산화막이 형성될 제2 영역을 갖는 기판상에 1차 라디칼 산화 공정에 의한 제1 산화막을 형성하는 단계;
    O2를 이용하여 상기 제1 산화막을 열처리하는 단계;
    상기 제2 영역의 상기 제1 산화막을 선택적으로 제거하는 단계; 및
    2차 라디칼 산화 공정을 수행하여 상기 제2 영역의 상기 기판상에 상기 제2 산화막을 형성하는 단계
    를 포함하는 듀얼 게이트 산화막 형성 방법.
  11. 제10항에 있어서,
    상기 1차 라디칼 산화 공정 또는 상기 2차 라디칼 산화 공정은,
    열산화 방식 또는 플라즈마 산화 방식으로 수행되는
    듀얼 게이트 산화막 형성 방법.
  12. 제11항에 있어서,
    상기 열산화 방식의 상기 1차 라디칼 산화 공정 또는 상기 2차 라디칼 산화 공정은,
    700℃ 이상의 온도 및 0.5Torr 이하의 압력에서 H2/O2 또는 D2/O2를 이용하여 수행되는
    듀얼 게이트 산화막 형성 방법.
  13. 제11항에 있어서,
    상기 플라즈마 산화 방식의 상기 1차 라디칼 산화 공정 또는 상기 2차 라디칼 산화 공정은,
    700℃ 이하의 온도 및 300Torr 이하의 압력에서 비활성 가스 플라즈마에 산소 포함 가스를 주입하여 수행되는
    듀얼 게이트 산화막 형성 방법.
  14. 제13항에 있어서,
    상기 비활성 가스는 Ar 또는 Xe이고,
    상기 산소 포함 가스는 O2, H2O, D20, NO 또는 N2O인
    듀얼 게이트 산화막 형성 방법.
  15. 제10항에 있어서,
    상기 열처리 단계는,
    700~1000℃의 온도에서 수행되는
    듀얼 게이트 산화막 형성 방법.
  16. 제15항에 있어서,
    상기 열처리 단계는,
    비활성 가스를 더 포함하여 수행되는
    듀얼 게이트 산화막 형성 방법.
  17. 제10항에 있어서,
    상기 열처리 단계는,
    700℃ 이하의 온도에서 비활성 가스의 플라즈마를 이용하여 수행되는
    듀얼 게이트 산화막 형성 방법.
  18. 제16항 또는 제17항에 있어서,
    상기 비활성 가스는 Ar 또는 Xe인
    듀얼 게이트 산화막 형성 방법.
  19. 제10항에 있어서,
    상기 제1 산화막을 선택적으로 제거하는 단계는,
    습식 케미컬을 이용하여 수행되는
    듀얼 게이트 산화막 형성 방법.
  20. 제10항에 있어서,
    상기 제2 산화막 형성 단계 후에,
    결과물의 표면을 질화처리하는 단계
    를 더 포함하는 듀얼 게이트 산화막 형성 방법.
  21. 제20항에 있어서,
    상기 질화처리 단계는,
    비활성 가스의 플라즈마에 N2 가스를 주입하여 수행되는
    듀얼 게이트 산화막 형성 방법.
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Publication number Priority date Publication date Assignee Title
KR101008994B1 (ko) * 2009-05-13 2011-01-17 주식회사 하이닉스반도체 듀얼 폴리 게이트의 산화막 형성 방법
US8691649B2 (en) 2008-09-22 2014-04-08 Samsung Electronics Co., Ltd. Methods of forming recessed channel array transistors and methods of manufacturing semiconductor devices

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3233281B2 (ja) * 1999-02-15 2001-11-26 日本電気株式会社 ゲート酸化膜の形成方法
US7033957B1 (en) * 2003-02-05 2006-04-25 Fasl, Llc ONO fabrication process for increasing oxygen content at bottom oxide-substrate interface in flash memory devices
KR100672770B1 (ko) * 2004-10-19 2007-01-22 주식회사 하이닉스반도체 반도체 소자의 듀얼게이트 산화막 형성 방법
KR100648194B1 (ko) * 2005-07-27 2006-11-23 삼성전자주식회사 반도체 장치의 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8691649B2 (en) 2008-09-22 2014-04-08 Samsung Electronics Co., Ltd. Methods of forming recessed channel array transistors and methods of manufacturing semiconductor devices
KR101008994B1 (ko) * 2009-05-13 2011-01-17 주식회사 하이닉스반도체 듀얼 폴리 게이트의 산화막 형성 방법

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