JPH0571147B2 - - Google Patents

Description

【発明の詳細な説明】

［産業上の利用分野］ 本発明はゲートおよびドレインのカツトオフ時
にハイインピーダンスが得られる浮遊ゲート等の
電子蓄積型不揮発性半導体記憶装置に関する。 ［従来の技術および問題点］ 消費電力がすくなく、動作速度の早いトランジ
スタとして、静電誘導トランジスタ（SIT）が知
られている。この静電誘導型トランジスタを使用
した不揮発性半導体記憶装置は、半導体基板表面
部に互いに隔離して設けられたソースおよびドレ
インと、該ソース、該ドレイン間のに設けられた
作動領域と、該作動領域に近接して設けられ、該
作動領域の電流を制御する浮遊ゲート等の電子蓄
積部と、該電子蓄積部と近接して設けられ該電子
蓄積部に容量結合するように設けられた制御ゲー
トとで構成されている。この従来の浮遊ゲート等
の電子蓄積部を用いた不揮発性半導体記憶装置で
は、製造時のバラツキ等によりカツトオフ時のイ
ンピーダンスにバラツキがみられる。 ［本発明の目的］ 本発明はカツトオフ時にハイインピーダンスの
得れる電子蓄積部型不揮発性半導体記憶装置を提
供することを目的とする。 ［問題点を解決するための手段］ 本発明の不揮発性半導体記憶装置は、半導体基
板表面部に互いに隔離して設けられた所定導電型
の高濃度不純物領域を有するソース及びドレイン
と、該ソース、該ドレイン間に設けられてチヤン
ネル領域を構成する作動領域と、該作動領域に近
接して設けられて該作動領域の電流を制御すると
ともに該作動領域から注入される電荷を蓄積する
電子蓄積部と、該電子蓄積部に近接して設けられ
該電子蓄積部に容量結合する制御ゲートとを備え
た不揮発性半導体記憶装置において、 該ソース及び該ドレインのいずれか一方は、該
高濃度不純物領域の表面に形成されるとともに使
用電圧範囲でトンネル効果が発生可能な膜厚を有
する絶縁物膜（以下、トンネル絶縁膜と略称す
る）と、 該絶縁物膜を介して該高濃度不純物領域の反対
側に設けられた電極とから構成されることを特徴
とする。 即ち本発明の不揮発性半導体記憶装置はドレイ
ンおよびソースのいずれか一方は不純物領域と電
極の間に薄い絶縁膜いわゆるトンネル絶縁膜をも
つ。ソースとドレインとの間に所定の電圧を印加
し、ゲート（ここでは電子蓄積部及び制御ゲー
ト）にチヤンネル（作動領域）を遮断する電圧を
掛けてチヤンネルをカツトオフする場合トンネル
絶縁膜の絶縁効果により電流が流れない。すなわ
ちカツトオフ時にハイインピーダンスとなる。 本発明の不揮発性半導体記憶装置を構成する半
導体基板はＰ型、Ｎ型のいずれのものも使用でき
る。この半導体の表面部に形成される記憶素子は
絶縁ゲート型でも接合型でもいずれでもよい。絶
縁ゲート型とはドレインとゲートとがＮ型のよう
な一方の導電型の不純物領域で構成され、作動領
域がＰ型のような他方の導電型で構成されている
もので、作動領域に該一方の型のチヤンネル（Ｎ
チヤンネル）が誘起される。又はドレイン、ゲー
トおよび作動領域の同一の導電型に属するもの
で、電子蓄積部、制御ゲートの電子による作動領
域の空乏層の広がりで作動領域に流れる電流を制
御するものもある。接合型とはPN接合に印加す
る電圧により空乏層巾の変化を利用するものであ
る。この絶縁ゲート形および接合形のいずれも従
来の絶縁ゲート形、接合形トランジスタの基本構
成と同一である。なお、ソース、作動領域、ドレ
インは半導体基板の表面にそつて配列されている
ものでも、半導体基板の深さ方向、いわゆる縦方
向に配列されているものでもよい。 電子蓄積部及び制御ゲートは作動領域に近接あ
るいは作動領域を区画する絶縁物隔壁の中に形成
される。電子蓄積部としては浮遊ゲート、又はい
わゆるMNOS′構造を使用できる。電子蓄積部は
作動領域が形成される作動領域部から一定厚さ
（20〜1000Å）の絶縁膜を隔てた縦方向に伸びる
板状のものである。なお、電子蓄積部と不純物領
域あるいは作動領域との間の絶縁物膜の厚さを、
トンネル効果の生じる程度の厚さ（酸化物の場合
70〜200Å）とすることによりEEPROMとする
ことができ、逆に500〜1000Åの厚さとすること
によりEPROMとすることができる。 浮遊ゲートは通常多結晶シリコンで形成され
る。 電子蓄積部の隣りにある作動領域と反対側の部
分の絶縁物隔壁内に制御ゲートが形成される。こ
の制御ゲートの通常多結晶シリコンで形成され
る。 接合型の場合１個の作動領域に対して２個、４
個等の複数個の電子蓄積部、制御ゲートを設ける
ことができる。各電子蓄積部、制御ゲートはソー
ス、ドレインの方向に並列して配列することが必
要である。 作動領域の表面および各不純物領域は絶縁物層
で被覆され、この絶縁物層を貫通する部分に通常
アルミニウム電極が形成される。 ソースおよびドレインのいずれか一方の不純物
領域の表面部には20〜200Å程度の薄いトンネル
絶縁膜が形成され、このトンネル絶縁膜を介して
電極が取り付けられる。このトンネル絶縁膜はソ
ースとドレイン間のカツトオフ時には漏れ電流を
なくし、ハイインピーダンスとなる。 絶縁膜としてはSiO₂膜が一般的であるが、そ
の他Al₂O₃、Si₃N₄およびそれらの複合膜を使用
することができる。電子蓄積部として窒化珪素膜
を使用する場合は、酸価物隔壁内に窒化珪素膜が
形成される。 ［本発明装置の作用］ 本発明の不揮発性半導体記憶装置の 電子蓄積部への書き込みは書き込みたい部分の
電子蓄積部に隣接する制御ゲートにプラス電圧を
加え、ゲート、ドレインあるいは作動領域から電
子を供給する。EPROMの場合にはホツトエレク
トロンを利用し、絶縁膜を介して電子蓄積部に電
子を流入、蓄積させる。電子蓄積部はその全周囲
を酸化物膜等の絶縁膜で囲まれているため、電子
蓄積部中の電子は逃げ出すことなく電子蓄積部内
に保持される。すなわち不揮発性となる。 電子蓄積部の消去は、EPROMの場合には半導
体基板表面に紫外線を照射することによりなされ
る。この紫外線により電子蓄積部中の電子が励起
され絶縁膜を通り抜け、電子蓄積部が消去され
る。なお、電子蓄積部と不純物領域との間の絶縁
膜がトンネル効果を生じる程度の薄いものすなわ
ちEEPROMである場合には、消去したい電子蓄
積部に隣接する制御ゲートのみを低い電位とし、
他の制御ゲート、ソースおよびドレインを高い電
位にすることにより、電子がトンネル絶縁膜を介
してソースまたはドレインに流れる。これによ
り、電子蓄積部の消去ができる。 ［実施例１］ 本発明の第１実施例の不揮発性半導体記憶装置
の要部断面を第１図、第２図に示す第１図は縦方
向の断面であり、第２図は第１図のＡ−Ａ矢視断
面である。この装置はＰ型シリコン基板１、この
シリコン基板１の一定範囲に形成されたＮ型の不
純物埋込層（本発明でいうドレイン）２、この表
面に形成されたＮ型のエピタキシヤル層３、この
エピタキシヤル層３を各作動領域３１に区画する
酸化物層１１等で構成されている。この酸化物層
１１の内側に不純物埋込層２とエピタキシヤル層
３の表面との導電性を確保する導電領域３２が形
成されている。作動領域３１の周囲の酸化物層１
１内には酸化膜４２を隔てて浮遊ゲート５１，５
２が互いに対向して形成されている。さらに各浮
遊ゲート（本発明でいう電子蓄積部）５１，５２
の外側に熱酸化膜をへだてて制御ゲート６１，６
２が設けられている。なお、浮遊ゲート５１，５
２と不純物埋込層２との間は薄いトンネル酸化膜
４３で隔てられていれる。作動領域３１、導電領
域３２の上面部にはＮ型の不純物領域７１，７２
が形成されている。なお、不純物領域７１は本発
明のでいうソースを構成する。もちろん、不純物
領域７１がドレインを、不純物埋込層２がソース
を構成してもよい。制御ゲート６３，６４は配線
パターン６３，６４に結線され、その表面に形成
された層間絶縁膜４４に被覆されている。制御ゲ
ート６１，６２、不純物領域７１，７２は酸化物
層に設けたコンタクト穴を介して電極９１，９
２，９３，９４に結線されている。本実施例の不
揮発性半導体記憶装置では、作動領域３１の不純
物領域７１と電極９２の間にトンネル酸化膜４５
が設けられている。このトンネル酸化膜４５は不
純物領域７１，７２を形成した後、電極９１，９
２，９３，９４を形成する前に作動領域３１の不
純物領域７１の表面のみを選択的に酸化して形成
するものである。 このトンネル酸化膜（本発明でいう絶縁物膜）
４５はトランジスタのカツトオフ時における微小
な漏れ電流を後述する理由により遮断するので、
読出に際しオフしているメモリセルから出力され
る電流が減少し、読出精度が向上する。 本実施例の不揮発性半導体記憶装置は所謂
EEPROMとして使用される。 本実施例の動作の一例を第３図に示す。この第
３図は書き込み動作を示すもので、書き込みたい
浮遊ゲート５１に容量結合している制御ゲート６
１の電極９１にプラス（＋）電圧を加える。他の
全ての電極９２，９３，９４はアースする。これ
により、浮遊ゲート５１と不純物埋込層２の間に
形成したトンネル酸化膜４３中をトンネル電流が
流れ、浮遊ゲート５１に電子が蓄積される。その
結果例えば制御ゲート６１に電圧が印加されなく
とも浮遊ゲート５１中の電子による電荷によつて
第４図に示すように作動領域３１へ空乏層３１ａ
が伸びる。この空乏層３１ａの広がりは浮遊ゲー
ト５１中の電子の量により決まる。又多量に電子
が書き込まれている時は、この空乏層５１ａの拡
がりはある一定の値になる。所謂MOSダイオー
ドにおける反転層が形成された時の空乏層の幅で
あり、この幅Xd−maxは次式で示される。

【化】 ここでNdは本実施例の場合エピタキシヤル層
３の濃度である。例えばエピタキシヤル層３が１
×10¹⁴cm^-3の時は、Xd−max＝2.7μｍ、１×10¹⁵
cm^-3の時は、Xd−max＝1.0μｍである。 本実施例のように、向いあつた２つの
EEPROMを使用し、かつ、１×10¹⁴cm^-3のエピ
タキシヤル層を使用した場合、制御領域３１の浮
遊ゲート５１，５２間距離を例えば4μｍとすれ
ば２つの浮遊ゲート５１，５２に電子が書き込ま
れた時両方から空乏層が伸び、くつつき合うこと
により不純物埋込層２とコンタクト部に形成した
不純物領域７１がカツトオフし電流が流れなくな
る。このトンネル酸化膜４５はトランジスタのカ
ツトオフ時における微小な漏れ電流を後述する理
由により遮断するので、読出に際しオフしている
メモリセルから出力される電流が減少し、読出精
度が向上する。 更に詳しく説明すれば、トランジスタ（ここで
は縦型チヤンネルMISSIT）の制御ゲート６１や
浮遊ゲート５１からの電位の影響により、ソース
７１近傍のチヤンネル電位（電位障壁）がソース
７１の電位よりチヤンネル電流阻止方向に高くな
つて、トランジスタがカツトオフし、かつ、チヤ
ンネルすなわち作動領域３１が制御ゲート６１や
浮遊ゲート５１とドレイン２との静電的な電界形
成により空乏化した場合、ソース・ドレイン間の
印加電圧は、トンネル酸化膜４５の静電容量と上
記チヤンネル空乏層のソース・ドレイン間の静電
容量とで分担される。 チヤンネル空乏層のチヤンネル方向の幅はトン
ネル酸化膜４５の厚さより極端に大きいので、ソ
ース・ドレイン間の印加電圧のほとんど大部分は
このチヤンネル空乏層に印加され、その結果、ト
ンネル酸化膜４５に印加される電圧が小さくな
り、したがつてトンネル酸化膜４５を流れるトン
ネル電流は０となり、カツトオフ時のリーク電流
が極めて良好に遮断される。 すなわち、トンネル絶縁膜の印加電圧−トンネ
ル電流特性は周知のように、あるしきい値電圧ま
では０とみなせ、それを超えると指数関数的に増
大するので、カツトオフ時にチヤンネル（作動領
域）３１に空乏層が形成されると、トンネル酸化
膜４５の分担電圧がこのしきい値電圧以下となつ
て、カツトオフ時のリーク電流が遮断される。 このリーク電流遮断作用は、本実施例のよう
に、トンネル絶縁膜をソース領域に設ける場合に
特に顕著となる。すなわち、SITではソース近傍
のチヤンネル電位とソース電位との間の小さな電
位差がチヤンネル電流を規定し、FETにおいて
もチヤンネル電位とソース電位との間の電位差が
チヤンネル電流を規定することは周知である。 したがつて、本実施例のようにソースに直列に
トンネル酸化膜４５を接続すると、上記したよう
にこのトンネル酸化膜４５に印加される電圧はし
きい値電圧以下となつて、電極９２からトンネル
酸化膜４５を超えてソース７１にキヤリヤが注入
されず、たとえ、SITにおいてソース／ソース近
傍のチヤンネル間の電位障壁が低くても。ソース
７１からチヤンネル（作動領域）３１にキヤリヤ
（電子）が注入されることがない。 なお、このトンネル酸化膜４５の膜厚は、通常
の使用電圧において40〜50オングストロームとす
ることが好適である。 トンネル酸化膜４５の製造は、ウエハを100％
酸素雰囲気又は酸素をアルゴン又は窒素などで希
釈した雰囲気にてハロゲンランプなどで加熱して
形成することができる。 100％酸素の場合には1050℃において、15〜25
秒の加熱により40〜50オングストロームの酸化膜
を形成することができる。 第４図は一方の浮遊ゲート５１のみに電子が書
き込まれている状態を示し、この状態では電流は
流れる。 次に、本実施例のEEPROMを消去する場合を
説明する。第５図は浮遊ゲート５１を消去する時
の状態を示す。すなわち消去したい部分の制御ゲ
ート５１の容量結合している制御ゲート６１の電
極９１にのみ、例えば、０ボルトにし、他の電極
９２，９３，９４は高い電位にする。これにより
不純物埋込層２へ浮遊ゲート５１から電子がトン
ネル電流として流れ、消去される。 本実施例の不揮発性半導体記憶装置においては
１個の作動領域３１に２個の浮遊ゲート５１，５
２をもつ。このため１個の作動領域３１のいずれ
の浮遊ゲート５１，５２も書き込まれていない場
合（０，０）、１個の浮遊ゲート５１のみが書き
込まれている場合（１，０）、他の１個の浮遊ゲ
ート５２のみが書き込まれている場合（０，１）、
および２個の浮遊ゲート５１，５２が共に書き込
まれている場合（１，１）の４つ状態を記憶する
ことができる。 ［実施例２］ 本発明の第２実施例の不揮発性半導体記憶装置
の要部断面を第６図〜第８図に示す。第６図およ
び第７図は縦方向の断面であり、第８図は第６図
のＡ−Ａ矢視断面である。なお、第６図および第
７図は第８図のＢ−Ｂ矢視断面図、Ｃ−Ｃ矢視断
面に相当する。この装置はＰ型シリコン基板１
と、このシリコン基板１の一定範囲に形成された
Ｎ型の不純物埋込層（本発明でいうドレイン）２
１，２２と、シリコン基板１およびこれら不純物
埋込層２１，２２の表面に形成されたＰ型のエピ
タキシヤル層３、このエピタキシヤル層３を各作
動領域３１に区画する酸化物壁４等で構成されて
いる。酸化物壁４は一定間隔をへだてて直列する
複数の堤状に基板表面部に形成された隣り合う堤
状部の間の作動層を横切る方向に設けられた隔壁
部とで構成されている。これにより酸化物壁４に
より作動層が各作動領域３１，３２，３３に区画
される。酸化物層４内の隔壁部内で各作動領域に
面した側と所定厚さの酸化膜４１をへだてて浮遊
ゲート５１，５２および５３，５４が形成されて
いる。そして各隔壁部の中央部で両側の制御ゲー
ト５１と５２および５３と５４の間に酸化膜４２
を介して制御ゲート６１，６２が形成されてい
る。作動領域３１，３２，３３の上面部にはＮ型
の不純物領域（本発明でいうソース）７１，７
２，７３，７４が形成されている。そしてこれら
不純物領域の上方にトンネル酸化膜４６，４７，
４８，４９が形成されている。また、１個の作動
領域内に形成された２個の不純物領域間の上部に
はそれぞれＰ型不純物領域としたチヤンネルスト
ツパ７５，７６，７７が設けられている。制御ゲ
ート６１，６２はそれぞれ配線パターン（図示せ
ず）に結線され、その表面に形成された保護絶縁
膜４３に被覆されている。不純物領域７１，７
２，７３，７４は保護絶縁膜４３に設けたコンタ
クト穴に形成されたトンネル酸化膜４６，４７，
４８，４９を介して電極８１，８２，８３，８４
に結線されている。また、各不純物層２１，２２
は酸化物層４に縦方向に設けられた多結晶シリコ
ンよりなる導電柱２５，２６で基板表面部に導か
れ、配線パターン（図示せず）に結線されてい
る。 以上のように形成した装置は本実施例では所謂
EPROMとして使用される。 ［発明の効果］ 本発明の不揮発性半導体記憶装置ではソースお
よびドレインの一方はその不純物領域が電極とト
ンネル絶縁膜を介して結線されている。このトン
ネル酸化膜４５は一定の対絶縁特性をもつために
ソースとドレイン間に空乏層が拡がつた場合には
完全絶縁状態となる。しかしこのトンネル酸化膜
４５は空乏層のない場合には電流が流れ、ソース
とドレイン間のオン、オフ検出の本来の目的には
問題がなく、オフ時の検出時に漏れ電流がないた
めオフ時の検出精度が向上する。また、本発明の
実施例ではいずれも、ソースおよびドレインの一
方を半導体基板の内部に埋め込んだ不純物埋込層
として構成し、ソース、チヤンネルおよびドレイ
ンを基板の縦（深さ）方向に形成している。ま
た、制御ゲートおよび浮遊ゲートも縦方向に形成
されている。このため記憶素子の集積密度が高
い。

【図面の簡単な説明】

第１図および第２図は本発明の第１実施例の不
揮発性半導体記憶装置を示し、第１図はその要部
縦断面図、第２図は第１図のＡ−Ａ矢視断面図、
第３図〜第５図は第１実施例の不揮発性半導体記
憶装置の作動状態を示し、第３図は書き込み時の
配線を示す断面図。第４図は検出時の配線状態を
示す断面図、第５図は消去時の配線を示す断面図
である。第６図、第７図および第８図は本発明の
第２実施例の不揮発性半導体記憶装置を示し、第
６図および第７図は夫々その要部縦断面図、第８
図は第６図のＡ−Ａ矢視断面図である。 １……基板、２，２１，２２……不純物埋込
層、２５，２６……導電柱、３……エピタキシヤ
ル層、３１，３２，３３……作動領域、４……酸
化物層、４３，４４，４５，４６，４７，４８…
…トンネル酸化膜、５１，５２，５３，５４……
浮遊ゲート、６１，６２……制御ゲート、７１，
７２，７３，７４……不純物領域、７５，７６，
７７……チヤンネルストツパ。

Claims (1)

1. 【特許請求の範囲】 １ 半導体基板表面部に互いに隔離して設けられ
   た所定導電型の高濃度不純物領域を有するソース
   及びドレインと、該ソース、該ドレイン間に設け
   られてチヤンネル領域を構成する作動領域と、該
   作動領域に近接して設けられて該作動領域の電流
   を制御するとともに該作動領域から注入される電
   荷を蓄積する電子蓄積部と、該電子蓄積部に近接
   して設けられ該電子蓄積部に容量結合する制御ゲ
   ートとを備えた不揮発性半導体記憶装置におい
   て、 該ソース及び該ドレインのいずれか一方は、該
   高濃度不純物領域の表面に形成されるとともに使
   用電圧範囲でトンネル効果が発生可能な膜厚を有
   する絶縁物膜と、 該絶縁物膜を介して該高濃度不純物領域の反対
   側に設けられた電極とから構成されることを特徴
   とする不揮発性半導体記憶装置。 ２ 該絶縁物膜は、ソースを構成する該高濃度不
   純物領域の表面に配設される特許請求の範囲第１
   項記載の不揮発性半導体記憶装置。 ３ 該ソース、ドレイン及び作動領域は、
   MISSIT（絶縁ゲート型静電誘導トランジスタ）
   のソース、ドレイン及びバルクチヤンネルを構成
   する特許請求の範囲第１項記載の不揮発性半導体
   記憶装置。