JPS6298778A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPS6298778A JPS6298778A JP60239700A JP23970085A JPS6298778A JP S6298778 A JPS6298778 A JP S6298778A JP 60239700 A JP60239700 A JP 60239700A JP 23970085 A JP23970085 A JP 23970085A JP S6298778 A JPS6298778 A JP S6298778A
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- Japan
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- drain
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- impurity
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はゲートおよびドレインのカットオフ時にハイイ
ンピーダンスが得られる浮遊ゲート等の電子蓄積型不揮
発性半導体記憶装置に関する。
ンピーダンスが得られる浮遊ゲート等の電子蓄積型不揮
発性半導体記憶装置に関する。
［従来の技術および問題点］
消費電力がすくなく、動作速度の早いトランジスタとし
て、静電誘導トランジスタ（ＳＩＴ）が知られている。
て、静電誘導トランジスタ（ＳＩＴ）が知られている。
この静電誘導型トランジスタを使用した不揮発性半導体
記憶装置は、半導体基板表面部に互いに隔離して設けら
れたソースおよびドレインと、該ソース、該ドレイン間
のに設けられた作動領域と、該作動領域に近接して設け
られ、該作動領域の電流を制御する浮遊ゲート等の電子
蓄積部と、該電子蓄積部と近接して設けられ該電子蓄積
部に容量結合するように設けられた制御ゲ−トとで構成
されている。この従来の浮遊ゲート等の電子蓄積部を用
いた不揮発性半導体記憶装置では、製造時のバラツキ等
によりカットオフ時のインピーダンスにバラツキがみら
れる。
記憶装置は、半導体基板表面部に互いに隔離して設けら
れたソースおよびドレインと、該ソース、該ドレイン間
のに設けられた作動領域と、該作動領域に近接して設け
られ、該作動領域の電流を制御する浮遊ゲート等の電子
蓄積部と、該電子蓄積部と近接して設けられ該電子蓄積
部に容量結合するように設けられた制御ゲ−トとで構成
されている。この従来の浮遊ゲート等の電子蓄積部を用
いた不揮発性半導体記憶装置では、製造時のバラツキ等
によりカットオフ時のインピーダンスにバラツキがみら
れる。
［本発明の目的］
本発明はカットオフ時にハイインピーダンスの得れる電
子蓄積部電子蓄積性型不揮発憶装置を提供することを目
的とする。
子蓄積部電子蓄積性型不揮発憶装置を提供することを目
的とする。
［問題点を解決するための手段］
本発明の不揮発性半導体記憶装置は、半導体基板表面部
に互いに隔離して設けられたソースおよびドレインと、
該ソース、該ドレイン間のに設けられた作動領域と、該
作動領域に近接して設けられ、該作動領域の電流を♂り
御する電子蓄積部と、該電子蓄積部と近接して設けられ
該電子蓄積部に容量結合するように設けられたＩＩＪ
’ａゲートとを備えた不揮発性半導体記憶装置であって
、該ソースおよび該ドレインのいずれか一方は該ソース
または該ドレインを構成する不純物領域と該不純物ｉ域
の表面部に形成されたトンネル電流が生じる程度の厚さ
の絶縁物膜と該絶縁物膜を介して該不純物領域の反対側
に設けられた電極とから構成されることを特徴とする。
に互いに隔離して設けられたソースおよびドレインと、
該ソース、該ドレイン間のに設けられた作動領域と、該
作動領域に近接して設けられ、該作動領域の電流を♂り
御する電子蓄積部と、該電子蓄積部と近接して設けられ
該電子蓄積部に容量結合するように設けられたＩＩＪ
’ａゲートとを備えた不揮発性半導体記憶装置であって
、該ソースおよび該ドレインのいずれか一方は該ソース
または該ドレインを構成する不純物領域と該不純物ｉ域
の表面部に形成されたトンネル電流が生じる程度の厚さ
の絶縁物膜と該絶縁物膜を介して該不純物領域の反対側
に設けられた電極とから構成されることを特徴とする。
即ち本発明の不揮発性半導体記憶装置装置はドレインお
よびソースのいずれか一方は不純物領域と電極の間に薄
い絶縁膜いわゆるトンネル絶縁膜をもつ。このためにソ
ースとドレインに０ボルト近くの低い電圧を印加した場
合トンネル絶縁膜の絶縁効果により電流が流れない。す
なわちカットオフ時にハイインピーダンスとなる。
よびソースのいずれか一方は不純物領域と電極の間に薄
い絶縁膜いわゆるトンネル絶縁膜をもつ。このためにソ
ースとドレインに０ボルト近くの低い電圧を印加した場
合トンネル絶縁膜の絶縁効果により電流が流れない。す
なわちカットオフ時にハイインピーダンスとなる。
本発明の不揮発性半導体記憶装置を構成する半導体基板
はＰ型、Ｎ型のいずれのものも使用できる。この半導体
の表面部に形成される記憶素子は絶縁ゲート型でも接合
型でもいずれでもよい。絶縁ゲート型とはドレインとゲ
ートとがＮ型のような一方の導電型の不純物領域で構成
され、作動領域がＰ型のような他方の導電型で構成され
ているもので、作動領域に該一方の型のチャンネル（Ｎ
チャンネル）が誘起される。又はドレイン、ゲートおよ
び作動領域が同一の電導型に属するもので、電子蓄積部
、制御ゲートの電子による作動領域の空乏層の広がりで
作ｉｅｇＡ域に流れる電流を制御するものもある。接合
型とはＰＮ接合に印加する電圧により空乏層中の変化を
利用するものである。
はＰ型、Ｎ型のいずれのものも使用できる。この半導体
の表面部に形成される記憶素子は絶縁ゲート型でも接合
型でもいずれでもよい。絶縁ゲート型とはドレインとゲ
ートとがＮ型のような一方の導電型の不純物領域で構成
され、作動領域がＰ型のような他方の導電型で構成され
ているもので、作動領域に該一方の型のチャンネル（Ｎ
チャンネル）が誘起される。又はドレイン、ゲートおよ
び作動領域が同一の電導型に属するもので、電子蓄積部
、制御ゲートの電子による作動領域の空乏層の広がりで
作ｉｅｇＡ域に流れる電流を制御するものもある。接合
型とはＰＮ接合に印加する電圧により空乏層中の変化を
利用するものである。
この絶縁ゲート形および接合形のいずれも従来の絶縁ゲ
ート形、接合形トランジストの基本構成と同一である。
ート形、接合形トランジストの基本構成と同一である。
なお、ソース、作動領域、ドレインは半導体基板の表面
にそって配列されているものでも、半導体基板の深さ方
向、いわゆる縦方向に配列されているものでもよい。
にそって配列されているものでも、半導体基板の深さ方
向、いわゆる縦方向に配列されているものでもよい。
電子蓄積部及び制御ゲートは作動領域に近接あるいは作
Ｕ領域を区画する絶縁物隔壁の中に形成される。電子蓄
積部としては浮遊ゲート、又はいわゆるＭＮＯＳ−構造
を使用できる。電子蓄積部は作動領域が形成される作動
領域部から一定厚さく２０〜１０００Ａ）の絶縁膜を隔
てた縦方向に伸びる板状のものである。なお、電子蓄積
部と不純物領域あるいは作動領域との間の絶縁物膜の厚
さを、トンネル効果の生じる程度の厚さく１１化物の場
合７０〜２００人）とすることによりＥＥＰＲＯＭとす
ることができ、逆に５００〜１０００人の厚さとするこ
とによりＥＰＲＯＭとすることができる。
Ｕ領域を区画する絶縁物隔壁の中に形成される。電子蓄
積部としては浮遊ゲート、又はいわゆるＭＮＯＳ−構造
を使用できる。電子蓄積部は作動領域が形成される作動
領域部から一定厚さく２０〜１０００Ａ）の絶縁膜を隔
てた縦方向に伸びる板状のものである。なお、電子蓄積
部と不純物領域あるいは作動領域との間の絶縁物膜の厚
さを、トンネル効果の生じる程度の厚さく１１化物の場
合７０〜２００人）とすることによりＥＥＰＲＯＭとす
ることができ、逆に５００〜１０００人の厚さとするこ
とによりＥＰＲＯＭとすることができる。
浮遊ゲートは通常多結晶シリコンで形成される。
電子蓄積部の隣りにある作動領域と反対側の部分の絶縁
物隔壁内に制御ゲートが形成される。この制御ゲートも
通常多結晶シリコンで形成される。
物隔壁内に制御ゲートが形成される。この制御ゲートも
通常多結晶シリコンで形成される。
接合型の場合１個の作動領域に対して２個、４個等の複
数個の電子蓄積部、制御ゲートを設けることができる。
数個の電子蓄積部、制御ゲートを設けることができる。
各電子蓄積部、制御ゲートはソース、ドレインの方向に
並列して配列することが必要である。
並列して配列することが必要である。
作動領域の表面および各不純物領域は絶縁物層で被覆さ
れ、この絶縁物層を貫通する部分に通常アルミニウム電
極が形成される。
れ、この絶縁物層を貫通する部分に通常アルミニウム電
極が形成される。
ソースおよびドレインのいずれか一方の不純物領域の表
面部には２０〜２００人程度の薄いトンネル絶縁膜が形
成され、このトンネル絶縁膜を介して電極が取り付けら
れる。このトンネル絶縁膜はソースとドレイン間のカッ
トオフ時には漏れ電流をなくし、ハイインピーダンスと
なる。
面部には２０〜２００人程度の薄いトンネル絶縁膜が形
成され、このトンネル絶縁膜を介して電極が取り付けら
れる。このトンネル絶縁膜はソースとドレイン間のカッ
トオフ時には漏れ電流をなくし、ハイインピーダンスと
なる。
絶縁膜としては３ｉ Ｑｚ膜が一般的であるが、その他
ＡＩ ２０３、Ｓｉ ３Ｎａおよびそれらの複合膜を使
用することができる。電子蓄積部として窒化硅素膜を使
用する場合は、酸価物隔壁内に窒化硅素層が形成される
。
ＡＩ ２０３、Ｓｉ ３Ｎａおよびそれらの複合膜を使
用することができる。電子蓄積部として窒化硅素膜を使
用する場合は、酸価物隔壁内に窒化硅素層が形成される
。
［本発明装置の作用］
本発明の不揮発性半導体記憶装置の
電子蓄積部への書き込みは書き込みたい部分の電子蓄積
部に隣接する制御ゲートにプラス電圧を加え、ゲート、
ドレインあるいは作動領域から電子を供給する。ＥＰＲ
ＯＭの場合にはホットエレクトロンを利用し、絶縁膜を
介して電子蓄積部に電子を流入、蓄積させる。電子蓄積
部はその全周囲を酸化物膜等の絶縁膜で囲まれているた
め、電子蓄積部中の電子は逃げ出すことなく電子蓄積部
内に保持される。すなわち不揮発性となる。
部に隣接する制御ゲートにプラス電圧を加え、ゲート、
ドレインあるいは作動領域から電子を供給する。ＥＰＲ
ＯＭの場合にはホットエレクトロンを利用し、絶縁膜を
介して電子蓄積部に電子を流入、蓄積させる。電子蓄積
部はその全周囲を酸化物膜等の絶縁膜で囲まれているた
め、電子蓄積部中の電子は逃げ出すことなく電子蓄積部
内に保持される。すなわち不揮発性となる。
電子蓄積部の消去は、ＥＰＲＯＭの場合には半導体基板
表面に紫外線を照射することによりなされる。この紫外
線により電子蓄積部中の電子が励起され絶縁膜を通り扱
け、電子蓄積部が消去される。なお、電子蓄積部と不純
物領域との間の絶縁膜がトンネル効果を生じる程度の薄
いものすなわちＥＥＦＲＯＭである場合には、消去した
い電子蓄積部に隣接する制御ゲートのみを低い電位とし
、他の制御ゲート、ソースおよびドレインを高い電位に
することにより、電子がトンネル絶縁膜を介してソース
またはドレインに流れる。これにより、電子蓄積部の消
去ができる。
表面に紫外線を照射することによりなされる。この紫外
線により電子蓄積部中の電子が励起され絶縁膜を通り扱
け、電子蓄積部が消去される。なお、電子蓄積部と不純
物領域との間の絶縁膜がトンネル効果を生じる程度の薄
いものすなわちＥＥＦＲＯＭである場合には、消去した
い電子蓄積部に隣接する制御ゲートのみを低い電位とし
、他の制御ゲート、ソースおよびドレインを高い電位に
することにより、電子がトンネル絶縁膜を介してソース
またはドレインに流れる。これにより、電子蓄積部の消
去ができる。
［実施例１〕
本発明の第１実施例の不揮発性半導体記憶装置の要部断
面を第１図、第２図に示す第１図は縦方向の断面であり
、第２図は第１図のＡ−Ａ矢視断面である。この装置は
Ｐ型シリコン基板１、このシリコン基板１の一定範囲に
形成されたＮ型の不純物埋込層２、この表面に形成され
たＮ型のエピタキシャル［１３、このエピタキシャル層
３を各作動領域３１に区画する酸化物層１１等で構成さ
れている。この酸化物層１１の内側に不純物埋込層２と
エピタキシャル層３の表面との導電性を確保する導電領
域３２が形成されている。作動領域３１の周囲の酸化物
層１１内には酸化膜４２を隔てて浮遊ゲート５１．５２
が互いに対向して形成されている。さらに各浮遊ゲート
５１．５２の外側に熱酸化膜をへだてて制御ゲート６１
．６２が設けられている。なお、浮遊ゲート５１．５２
と不純物埋込層２との間は薄いトンネル酸化膜４３で隔
てられている。作動頭１４３１、導電ｇＡ域３２の上面
部にはＮ型の不純物領域７１．７２が形成されている。
面を第１図、第２図に示す第１図は縦方向の断面であり
、第２図は第１図のＡ−Ａ矢視断面である。この装置は
Ｐ型シリコン基板１、このシリコン基板１の一定範囲に
形成されたＮ型の不純物埋込層２、この表面に形成され
たＮ型のエピタキシャル［１３、このエピタキシャル層
３を各作動領域３１に区画する酸化物層１１等で構成さ
れている。この酸化物層１１の内側に不純物埋込層２と
エピタキシャル層３の表面との導電性を確保する導電領
域３２が形成されている。作動領域３１の周囲の酸化物
層１１内には酸化膜４２を隔てて浮遊ゲート５１．５２
が互いに対向して形成されている。さらに各浮遊ゲート
５１．５２の外側に熱酸化膜をへだてて制御ゲート６１
．６２が設けられている。なお、浮遊ゲート５１．５２
と不純物埋込層２との間は薄いトンネル酸化膜４３で隔
てられている。作動頭１４３１、導電ｇＡ域３２の上面
部にはＮ型の不純物領域７１．７２が形成されている。
制御ゲート６３．６４は配線パターン６３．６４に結線
され、その表面に形成された層間絶縁膜４４に被覆され
ている。制御ゲート６１．６２、不純物領域７１．７２
は酸化物層に設けたコンタクト穴を介して電ｆｆ１９１
．９２．９３．９４に結線されている。本実施例の不揮
発性半導体記憶装置では、作動領域３１の不純物領域７
１と電極９２の間にトンネル酸化膜４５が設けられてい
る。このトンネル酸化膜４５は不純物ｆＲＶｔ７１．７
２を形成した後、電極９１．９２．９３．９４を形成す
る前に作動頭［３１の不純物領域７１の表面のみを選択
的に酸化して形成するものである。
され、その表面に形成された層間絶縁膜４４に被覆され
ている。制御ゲート６１．６２、不純物領域７１．７２
は酸化物層に設けたコンタクト穴を介して電ｆｆ１９１
．９２．９３．９４に結線されている。本実施例の不揮
発性半導体記憶装置では、作動領域３１の不純物領域７
１と電極９２の間にトンネル酸化膜４５が設けられてい
る。このトンネル酸化膜４５は不純物ｆＲＶｔ７１．７
２を形成した後、電極９１．９２．９３．９４を形成す
る前に作動頭［３１の不純物領域７１の表面のみを選択
的に酸化して形成するものである。
このトンネル酸化１１＊４５は一定の絶縁特性をもつた
めにソースとドレイン間に空乏層が拡がった場合には完
全絶縁状態となる。しかしこのトンネル酸化膜４５は空
乏層のない場合には電流が流れ、ソースとドレイン間の
オン、オフ検出の本来の目的には問題がなく、オフ時の
検出時に漏れ電流がないためオフ時の検出精度が向上す
る。
めにソースとドレイン間に空乏層が拡がった場合には完
全絶縁状態となる。しかしこのトンネル酸化膜４５は空
乏層のない場合には電流が流れ、ソースとドレイン間の
オン、オフ検出の本来の目的には問題がなく、オフ時の
検出時に漏れ電流がないためオフ時の検出精度が向上す
る。
本実施例の不揮発性半導体記憶装置は所謂ＥＥＰＲＯＭ
として使用される。
として使用される。
本実施例の動作の一例を第３図に示す。この第３図は書
き込み動作を示すもので、書き込みたい浮遊ゲート５１
に容量結合している制御ゲート６１の電極９１にプラス
（＋）電圧を加える。他の全ての電極９２．９３．９４
はアースする。これにより、浮遊ゲート５１と不純物埋
込Ｈ２の間に形成したトンネル酸化膜４３中をトンネル
電流が流れ、浮遊ゲート５１に電子が蓄積される。その
結果例えばＩＩＩ御ゲート６１に電圧が印加されなくと
も浮遊ゲート５１中の電子による電荷によって第１１図
に示すように作Ｕ領域３１へ空乏層３１ａが伸びる。こ
の空乏層３１ａの広がりは浮遊ゲート５１中の電子の量
により決まる。又多量に電子が層き込まれている時は、
この空乏層５１ａの拡がりはある一定の値になる。所謂
ＭＯＳダイオードにおける反転層が形成された時の空乏
層の幅であり、この幅Ｘｄ−ｍａＸは次式で示される。
き込み動作を示すもので、書き込みたい浮遊ゲート５１
に容量結合している制御ゲート６１の電極９１にプラス
（＋）電圧を加える。他の全ての電極９２．９３．９４
はアースする。これにより、浮遊ゲート５１と不純物埋
込Ｈ２の間に形成したトンネル酸化膜４３中をトンネル
電流が流れ、浮遊ゲート５１に電子が蓄積される。その
結果例えばＩＩＩ御ゲート６１に電圧が印加されなくと
も浮遊ゲート５１中の電子による電荷によって第１１図
に示すように作Ｕ領域３１へ空乏層３１ａが伸びる。こ
の空乏層３１ａの広がりは浮遊ゲート５１中の電子の量
により決まる。又多量に電子が層き込まれている時は、
この空乏層５１ａの拡がりはある一定の値になる。所謂
ＭＯＳダイオードにおける反転層が形成された時の空乏
層の幅であり、この幅Ｘｄ−ｍａＸは次式で示される。
ここでＮｄは本実施例の場合エピタキシャル層３の濃度
である。例えばエピタキシャル層３が１Ｘ１０’４ｃｍ
−３の時は、Ｘｄ−ｍａｘ−２゜７μｍ、１Ｘ１０ ’
５ｃｒｒＭ’３の時は、Ｘｄ−ｍａｘ−１，０μｍで
ある。
である。例えばエピタキシャル層３が１Ｘ１０’４ｃｍ
−３の時は、Ｘｄ−ｍａｘ−２゜７μｍ、１Ｘ１０ ’
５ｃｒｒＭ’３の時は、Ｘｄ−ｍａｘ−１，０μｍで
ある。
本実施例のように、向いあった２つのＥＥＦＲＯＭを使
用し、かつ、１ｘ１０’４ｃｍ−３のエピタキシャル層
を使用した場合、制御領域３１の浮遊ゲート５１．５２
間距離を例えば４μｍとすれば、２つの浮遊ゲート５１
．５２に電子が書き込まれた時両方がら空乏層が伸び、
くっつき合うことにより不純物埋込層２とコンタクト部
に形成した不純物領域７１がカットオフし電流が流れな
くなる。本実施例ではトンネル酸化膜３５により、確実
にカットオフされる。すなわちトンネル酸化膜４５は一
定の絶縁特性をもつためにソースとドレイン間に空乏層
が拡がった場合には完全絶縁状態となる。しかしこのト
ンネル酸化膜４５は空乏層のない場合には電流が流れ、
ソースとドレイン間のオン、オフ検出の本来の目的には
問題がなく、オフ時の検出時に漏れ電流がないためオフ
時の検出精度が向上する。
用し、かつ、１ｘ１０’４ｃｍ−３のエピタキシャル層
を使用した場合、制御領域３１の浮遊ゲート５１．５２
間距離を例えば４μｍとすれば、２つの浮遊ゲート５１
．５２に電子が書き込まれた時両方がら空乏層が伸び、
くっつき合うことにより不純物埋込層２とコンタクト部
に形成した不純物領域７１がカットオフし電流が流れな
くなる。本実施例ではトンネル酸化膜３５により、確実
にカットオフされる。すなわちトンネル酸化膜４５は一
定の絶縁特性をもつためにソースとドレイン間に空乏層
が拡がった場合には完全絶縁状態となる。しかしこのト
ンネル酸化膜４５は空乏層のない場合には電流が流れ、
ソースとドレイン間のオン、オフ検出の本来の目的には
問題がなく、オフ時の検出時に漏れ電流がないためオフ
時の検出精度が向上する。
第３図は一方の浮遊ゲート５１のみに電子が履き込まれ
ている状態を示し、この状態では電流は流れる。
ている状態を示し、この状態では電流は流れる。
次に、本実施例のＥＥＦＲＯＭを消去する場合を説明す
る。第４図は浮遊ゲート５１を消去する時の状態を示す
。すなわち消去したい部分の制御ゲート５１の容量結合
している制御ゲート６１の電極９１にのみ、例えば、０
ボルトにし、他の電極９２．９３．９４は高い電位にす
る。これにより不純物埋込層２へ浮遊ゲート５１から電
子がトンネル電流として流れ、消去される。
る。第４図は浮遊ゲート５１を消去する時の状態を示す
。すなわち消去したい部分の制御ゲート５１の容量結合
している制御ゲート６１の電極９１にのみ、例えば、０
ボルトにし、他の電極９２．９３．９４は高い電位にす
る。これにより不純物埋込層２へ浮遊ゲート５１から電
子がトンネル電流として流れ、消去される。
本実施例の不揮発性半導体記憶装置においては１個の作
動領域３１に２個の浮遊ゲート５１．５２をもつ。この
ため１個の作動領域３１のいずれの浮遊ゲート５１．５
２も書き込まれていない場合（０，０）、１個の浮遊ゲ
ート５１のみが書き込まれている場合（１，０）、他の
１個の浮遊ゲート５２のみが書き込まれている場合（０
，１）、および２個の浮遊ゲート５１．５２が共に書き
込まれている場合（１，１）の４つ状態を記憶すること
ができる。
動領域３１に２個の浮遊ゲート５１．５２をもつ。この
ため１個の作動領域３１のいずれの浮遊ゲート５１．５
２も書き込まれていない場合（０，０）、１個の浮遊ゲ
ート５１のみが書き込まれている場合（１，０）、他の
１個の浮遊ゲート５２のみが書き込まれている場合（０
，１）、および２個の浮遊ゲート５１．５２が共に書き
込まれている場合（１，１）の４つ状態を記憶すること
ができる。
［実施例２］
本発明の第２実施例の不揮発性半導体記憶装置の要部断
面を第６図〜第８図に示す。第６図および第７図は縦方
向の断面であり、第８図は第６図の△−△矢視断面であ
る。なお、第６図および第７図は第８図のＢ−８矢視断
面図、ｃ−ｃ矢視断面図に相当する。この装置はＰ型シ
リコン基板１と、このシリコン基板１の一定範囲に形成
されたＮ型の不純？！ｌ埋込１１２１．２２と、シリコ
ン基板１およびこれら不純物埋込層２１．２２の表面に
形成されたＰ型のエピタキシャル層３、このエピタキシ
ャル層３を各作動領域３１に区画する酸化物壁４等で構
成されている。酸化物壁４は一定間隔をへだてて直列す
る複数の堤状に基板表面部に形成された隣り合う堤状部
の間の作動層を横切る方向に設けられた隔壁部とで構成
されている。これにより酸化物壁４により作動層が各作
ＤＷ４域３１．３２．３３に区画される。酸化物層４内
の隔壁部内で各作ＤｆｒＪ域に而した側と所定厚さの酸
化膜４１をへだてて浮遊ゲート５１．５２および５３．
５４が形成されている。そして各隔壁部の中央部で両側
の制御ゲート５１と５２および５３と５４の間に酸化膜
４２を介して制御ゲート６１．６２が形成されている。
面を第６図〜第８図に示す。第６図および第７図は縦方
向の断面であり、第８図は第６図の△−△矢視断面であ
る。なお、第６図および第７図は第８図のＢ−８矢視断
面図、ｃ−ｃ矢視断面図に相当する。この装置はＰ型シ
リコン基板１と、このシリコン基板１の一定範囲に形成
されたＮ型の不純？！ｌ埋込１１２１．２２と、シリコ
ン基板１およびこれら不純物埋込層２１．２２の表面に
形成されたＰ型のエピタキシャル層３、このエピタキシ
ャル層３を各作動領域３１に区画する酸化物壁４等で構
成されている。酸化物壁４は一定間隔をへだてて直列す
る複数の堤状に基板表面部に形成された隣り合う堤状部
の間の作動層を横切る方向に設けられた隔壁部とで構成
されている。これにより酸化物壁４により作動層が各作
ＤＷ４域３１．３２．３３に区画される。酸化物層４内
の隔壁部内で各作ＤｆｒＪ域に而した側と所定厚さの酸
化膜４１をへだてて浮遊ゲート５１．５２および５３．
５４が形成されている。そして各隔壁部の中央部で両側
の制御ゲート５１と５２および５３と５４の間に酸化膜
４２を介して制御ゲート６１．６２が形成されている。
作動領域３１．３２．３３の上面部にはＮ型の不純物領
域７１．７２．７３．７４が形成されている。そしてこ
れら不純物領域の上方にトンネル酸化ｐＩＡ４６．４７
．４８．４９が形成されている。また、１個の作動領域
内に形成された２個の不純物領域間の上部にはそれぞれ
Ｐ型不純物領域としたチャンネルストッパ７５．７６．
７７が設けられている。制御ゲート６１．６２はそれぞ
れ配線パターン（図示せず）に結線され、その表面に形
成された保護絶縁Ｉｔ！ｉ４３に被覆されている。不純
物領域７１．７２．７３．７４は保護絶縁膜４３に設け
たコンタクト穴に形成されたトンネル酸化！！Ａ４６．
４７．４８．４９を介して電極（８１，８２，８３，８
４）に結線されている。また、各不純物層２１．２２は
酸化物層４に縦方向に設けられた多結晶シリコンよりな
る導電柱２５．２６で基板表面部に導かれ、配線パター
ン（図示せず）に結線されている。
域７１．７２．７３．７４が形成されている。そしてこ
れら不純物領域の上方にトンネル酸化ｐＩＡ４６．４７
．４８．４９が形成されている。また、１個の作動領域
内に形成された２個の不純物領域間の上部にはそれぞれ
Ｐ型不純物領域としたチャンネルストッパ７５．７６．
７７が設けられている。制御ゲート６１．６２はそれぞ
れ配線パターン（図示せず）に結線され、その表面に形
成された保護絶縁Ｉｔ！ｉ４３に被覆されている。不純
物領域７１．７２．７３．７４は保護絶縁膜４３に設け
たコンタクト穴に形成されたトンネル酸化！！Ａ４６．
４７．４８．４９を介して電極（８１，８２，８３，８
４）に結線されている。また、各不純物層２１．２２は
酸化物層４に縦方向に設けられた多結晶シリコンよりな
る導電柱２５．２６で基板表面部に導かれ、配線パター
ン（図示せず）に結線されている。
以上のように形成した装置は本実施例では所謂ＥＰＲＯ
Ｍとして使用される。
Ｍとして使用される。
［発明の効果］
本発明の不揮発性半導体記憶装置ではソースおよびドレ
インの一方はその不純物領域が電極とトンネル絶縁膜を
介して結線されている。このトンネル酸化膜４５は一定
の対絶縁特性をもつためにソースとドレイン間に空乏層
が拡がった場合には完全絶縁状態となる。しかしこのト
ンネル酸化膜４５は空乏層のない場合には電流が流れ、
ソースとドレイン間のオン、オフ検出の本来の目的には
問題がなく、オフ時の検出時に漏れ電流がないためオフ
時の検出精度が向上する。また、本発明の実施例ではい
ずれも、ソースおよびドレインの一方を半導体基板の内
部に埋め込んだ不純物埋込層として構成し、ソース、チ
ャンネルおよびドレインを基板の縦（深さ）方向に形成
している。また、制御ゲートおよび浮遊ゲートも縦方向
に形成されている。このため記憶素子の集積密度が高い
。
インの一方はその不純物領域が電極とトンネル絶縁膜を
介して結線されている。このトンネル酸化膜４５は一定
の対絶縁特性をもつためにソースとドレイン間に空乏層
が拡がった場合には完全絶縁状態となる。しかしこのト
ンネル酸化膜４５は空乏層のない場合には電流が流れ、
ソースとドレイン間のオン、オフ検出の本来の目的には
問題がなく、オフ時の検出時に漏れ電流がないためオフ
時の検出精度が向上する。また、本発明の実施例ではい
ずれも、ソースおよびドレインの一方を半導体基板の内
部に埋め込んだ不純物埋込層として構成し、ソース、チ
ャンネルおよびドレインを基板の縦（深さ）方向に形成
している。また、制御ゲートおよび浮遊ゲートも縦方向
に形成されている。このため記憶素子の集積密度が高い
。
第１図および第２図は本発明の第１実施例の不揮発性半
導体記憶装置を示し、第１図はその要部縦断面図、第２
図は第１図のＡ−Ａ矢視断面図、第３図〜第５図は第１
実施例の不揮発性半導体記憶装置の作動状態を示し、第
３図は書き込み時の配線を示す断面図。第４図は検出時
の配線状態を示す断面図、第５図は消去時の配線を示す
断面図である。 第６図、第７図および第８図は本発明の第２実施例の不
揮発性半導体記憶装置を示し、第６図および第７図は夫
々その要部縦断面図、第８図は第６図のＡ−Ａ矢視断面
図である。 １・・・基板 ２．２１．２２・・・不純物埋込層
２５．２６・・・導電柱 ３・・・エピタキシャル層
３１．３２．３３・・・作動領域 ４・・・酸化物層 ４３．４４．４５．４６．４７．４８・・・トンネル酸
化膜 ５１．５２．５３．５４・・・浮遊ゲート６１．６２、
・・・制御ゲート ７１．７２．７３．７４・・・不純物領域７５．７６．
７７・・・チャンネルストッパ特許出願人 日本電装
株式会社 代理人 弁理士 大川 宏 同 弁理士 丸山明夫 第１図 第２図 第４図 第５図 丁続補正書（自発） 昭和６０年１１月２ ［３［Ｊ 昭和６０年特許願第２３９７００号 ２、発明の名称 不揮発性半導体記憶装置 ；３．補正をする各 事１′１との関係 特−１出願人 愛知県刈谷＋１７昭和町１１“目１番地（／１２６）Ｉ
Ｉ本電装株式会社 代表者 が ＩＪ、Ｉ ”：Ｊｊ、 吾５、補正の
対象 図面（第３図、第１１図、第５図） ６、補止の内容 図Ｉｆ１１の第Ｌ（図、第１１しく、第５図は、別紙の
通り補正しまず。 ７、添１・］書類の目録 く１）補正後の図面 （第３図、第１１図、第５図） ２通 第３図
導体記憶装置を示し、第１図はその要部縦断面図、第２
図は第１図のＡ−Ａ矢視断面図、第３図〜第５図は第１
実施例の不揮発性半導体記憶装置の作動状態を示し、第
３図は書き込み時の配線を示す断面図。第４図は検出時
の配線状態を示す断面図、第５図は消去時の配線を示す
断面図である。 第６図、第７図および第８図は本発明の第２実施例の不
揮発性半導体記憶装置を示し、第６図および第７図は夫
々その要部縦断面図、第８図は第６図のＡ−Ａ矢視断面
図である。 １・・・基板 ２．２１．２２・・・不純物埋込層
２５．２６・・・導電柱 ３・・・エピタキシャル層
３１．３２．３３・・・作動領域 ４・・・酸化物層 ４３．４４．４５．４６．４７．４８・・・トンネル酸
化膜 ５１．５２．５３．５４・・・浮遊ゲート６１．６２、
・・・制御ゲート ７１．７２．７３．７４・・・不純物領域７５．７６．
７７・・・チャンネルストッパ特許出願人 日本電装
株式会社 代理人 弁理士 大川 宏 同 弁理士 丸山明夫 第１図 第２図 第４図 第５図 丁続補正書（自発） 昭和６０年１１月２ ［３［Ｊ 昭和６０年特許願第２３９７００号 ２、発明の名称 不揮発性半導体記憶装置 ；３．補正をする各 事１′１との関係 特−１出願人 愛知県刈谷＋１７昭和町１１“目１番地（／１２６）Ｉ
Ｉ本電装株式会社 代表者 が ＩＪ、Ｉ ”：Ｊｊ、 吾５、補正の
対象 図面（第３図、第１１図、第５図） ６、補止の内容 図Ｉｆ１１の第Ｌ（図、第１１しく、第５図は、別紙の
通り補正しまず。 ７、添１・］書類の目録 く１）補正後の図面 （第３図、第１１図、第５図） ２通 第３図
Claims (3)
- （１）、半導体基板表面部に互いに隔離して設けられた
ソースおよびドレインと、該ソース、該ドレイン間のに
設けられた作動領域と、該作動領域に近接して設けられ
、該作動領域の電流を制御する電子蓄積部と、該電子蓄
積部と近接して設けられ該電子蓄積部に容量結合するよ
うに設けられた制御ゲートとを備えた不揮発性半導体記
憶装置において、 該ソースおよび該ドレインのいずれか一方は該ソースま
たは該ドレインを構成する不純物領域と該不純物領域の
表面部に形成されたトンネル電流が生じる程度の厚さの
絶縁物膜と該絶縁物膜を介して該不純物領域の反対側に
設けられた電極とから構成されることを特徴とする不揮
発性半導体記憶装置。 - （２）作動領域は絶縁ゲート形のチャンネル領域である
特許請求の範囲第１項記載の不揮発性半導体記憶装置。 - （３）作動領域は接合形のゲートである特許請求の範囲
第１項記載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60239700A JPS6298778A (ja) | 1985-10-25 | 1985-10-25 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60239700A JPS6298778A (ja) | 1985-10-25 | 1985-10-25 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6298778A true JPS6298778A (ja) | 1987-05-08 |
| JPH0571147B2 JPH0571147B2 (ja) | 1993-10-06 |
Family
ID=17048618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60239700A Granted JPS6298778A (ja) | 1985-10-25 | 1985-10-25 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6298778A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6157061A (en) * | 1997-08-29 | 2000-12-05 | Nec Corporation | Nonvolatile semiconductor memory device and method of manufacturing the same |
| JP2006128703A (ja) * | 2004-10-28 | 2006-05-18 | Samsung Electronics Co Ltd | マルチビット不揮発性メモリセルを含む半導体素子及びその製造方法 |
-
1985
- 1985-10-25 JP JP60239700A patent/JPS6298778A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6157061A (en) * | 1997-08-29 | 2000-12-05 | Nec Corporation | Nonvolatile semiconductor memory device and method of manufacturing the same |
| JP2006128703A (ja) * | 2004-10-28 | 2006-05-18 | Samsung Electronics Co Ltd | マルチビット不揮発性メモリセルを含む半導体素子及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0571147B2 (ja) | 1993-10-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |