JPS6120784Y2 - - Google Patents
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- Publication number
- JPS6120784Y2 JPS6120784Y2 JP1978028859U JP2885978U JPS6120784Y2 JP S6120784 Y2 JPS6120784 Y2 JP S6120784Y2 JP 1978028859 U JP1978028859 U JP 1978028859U JP 2885978 U JP2885978 U JP 2885978U JP S6120784 Y2 JPS6120784 Y2 JP S6120784Y2
- Authority
- JP
- Japan
- Prior art keywords
- floating gate
- gate
- control gate
- capacitance
- floating
- Prior art date
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- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 6
- 239000000758 substrate Substances 0.000 description 7
- 230000010354 integration Effects 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001568 sexual effect Effects 0.000 description 1
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
【考案の詳細な説明】
本考案は、EPROM、EAROM等のEROMとし
て好適な二重ゲート構造を有する半導体装置に関
する。
て好適な二重ゲート構造を有する半導体装置に関
する。
従来、フローテイング・ゲート及びコントロー
ル・ゲートの二重ゲート構造を有する半導体装置
は、EPROM、EAROM等として多用されてい
る。
ル・ゲートの二重ゲート構造を有する半導体装置
は、EPROM、EAROM等として多用されてい
る。
第１図はその種の半導体装置の要部平面図であ
り、Subは基板、Ｓはソース領域、Ｄはドレイン
領域、ＧFはフローテイング・ゲート、ＧCはコン
トロール・ゲートを示している。
り、Subは基板、Ｓはソース領域、Ｄはドレイン
領域、ＧFはフローテイング・ゲート、ＧCはコン
トロール・ゲートを示している。
この装置に於いて、書込みを行なうには、コン
トロール・ゲートＧCに高い電圧を印加してお
き、ドレイン領域Ｄとソース領域Ｓとの間に電圧
を印加してフローテイング・ゲートＧFに情報を
蓄積するようにしている。そして、このような書
込みを行なうには、通常の動作範囲ではコントロ
ール・ゲートＧCに印加される電圧が高い程良好
に書込めるとされている。
トロール・ゲートＧCに高い電圧を印加してお
き、ドレイン領域Ｄとソース領域Ｓとの間に電圧
を印加してフローテイング・ゲートＧFに情報を
蓄積するようにしている。そして、このような書
込みを行なうには、通常の動作範囲ではコントロ
ール・ゲートＧCに印加される電圧が高い程良好
に書込めるとされている。
しかしながら、実際上、書込みの良否を左右し
ているのは、コントロール・ゲートＧCを介して
フローテイング・ゲートＧFに印加される電圧で
あつて、その電圧が高ければ良い書込みを行なう
ことができるものと考えられる。従つて、何等か
の方法でフローテイング・ゲートＧFに高い電圧
を印加することができれば、コントロール・ゲー
トＧCに印加する電圧は従来よりも低い値にでき
るから、高電圧による素子特性、信頼性の劣化を
少なくすることができる。本考案は、コントロー
ル・ゲートに所定電圧を印加した場合、フローテ
イング・ゲートに加わる電圧の割合を従来のもの
よりも大きくなるようにし、実際に外部から供給
する必要があるコントロール・ゲートへの印加電
圧としては低い電圧で充分な書込みを行なうこと
ができるようにするものであり、そしてまた、こ
のような構成にしても集積度が低下しないように
するものであり、以下これを詳細に説明する。
ているのは、コントロール・ゲートＧCを介して
フローテイング・ゲートＧFに印加される電圧で
あつて、その電圧が高ければ良い書込みを行なう
ことができるものと考えられる。従つて、何等か
の方法でフローテイング・ゲートＧFに高い電圧
を印加することができれば、コントロール・ゲー
トＧCに印加する電圧は従来よりも低い値にでき
るから、高電圧による素子特性、信頼性の劣化を
少なくすることができる。本考案は、コントロー
ル・ゲートに所定電圧を印加した場合、フローテ
イング・ゲートに加わる電圧の割合を従来のもの
よりも大きくなるようにし、実際に外部から供給
する必要があるコントロール・ゲートへの印加電
圧としては低い電圧で充分な書込みを行なうこと
ができるようにするものであり、そしてまた、こ
のような構成にしても集積度が低下しないように
するものであり、以下これを詳細に説明する。
本考案では、コントロール・ゲートとフローテ
イング・ゲートとの間に形成される容量と、フロ
ーテイング・ゲートと基板との間に形成される容
量との比に依りコントロール・ゲートに印加され
る電圧が分圧され、それに依りフローテイング・
ゲートに加わる電圧が影響を受ける点に着目して
いる。
イング・ゲートとの間に形成される容量と、フロ
ーテイング・ゲートと基板との間に形成される容
量との比に依りコントロール・ゲートに印加され
る電圧が分圧され、それに依りフローテイング・
ゲートに加わる電圧が影響を受ける点に着目して
いる。
これを従来例である第１図を用いて説明する。
即ち、フローテイング・ゲートＧFとコントロー
ル・ゲートＧCとの間には絶縁膜（一般には酸化
膜）が存在し、それに依り容量が形成される。そ
の酸化膜の厚さは、通常、略均一で1000〔Ａ〕前
後の薄いものであるから、容量としてはかなり大
きなものとなる。ところで、フローテイング・ゲ
ートＧFと基板Subとの間の容量は一様ではな
い。即ち、記号ＧF1で指示されている部分はチヤ
ネル領域であるから、そこに於ける絶縁膜（一般
には酸化膜）は薄いが、記号ＧF2で指示されてい
る部分はフイールド領域であるから、そこに於け
る絶縁膜（一般には酸化膜）は厚くなつている。
従つて、部分ＧF1に於けるフローテイング・ゲー
トＧFと基板Subとの間の容量は大きいが、部分
ＧF2に於けるそれは小さい。そこで、部分ＧF2の
面積を大にすれば、フローテイング・ゲートＧF
と基板Subとの間の容量はフローテイング・ゲー
トＧFとコントロール・ゲートＧCとの間の容量と
比較して小さな値にすることができ、それ等容量
で分圧されるコントロール・ゲートＧC印加電圧
は従来の装置に比べてフローテイング・ゲートＧ
Fの方に加わる率が大になる。
即ち、フローテイング・ゲートＧFとコントロー
ル・ゲートＧCとの間には絶縁膜（一般には酸化
膜）が存在し、それに依り容量が形成される。そ
の酸化膜の厚さは、通常、略均一で1000〔Ａ〕前
後の薄いものであるから、容量としてはかなり大
きなものとなる。ところで、フローテイング・ゲ
ートＧFと基板Subとの間の容量は一様ではな
い。即ち、記号ＧF1で指示されている部分はチヤ
ネル領域であるから、そこに於ける絶縁膜（一般
には酸化膜）は薄いが、記号ＧF2で指示されてい
る部分はフイールド領域であるから、そこに於け
る絶縁膜（一般には酸化膜）は厚くなつている。
従つて、部分ＧF1に於けるフローテイング・ゲー
トＧFと基板Subとの間の容量は大きいが、部分
ＧF2に於けるそれは小さい。そこで、部分ＧF2の
面積を大にすれば、フローテイング・ゲートＧF
と基板Subとの間の容量はフローテイング・ゲー
トＧFとコントロール・ゲートＧCとの間の容量と
比較して小さな値にすることができ、それ等容量
で分圧されるコントロール・ゲートＧC印加電圧
は従来の装置に比べてフローテイング・ゲートＧ
Fの方に加わる率が大になる。
さて、そこで、フローテイング・ゲートＧFに
於ける部分ＧF2を大きくする仕方であるが、単に
コントロール・ゲートＧC方向に延長したのでは
セル面積が大になり、集積性が悪くなつてしま
う。本考案では、フローテイング・ゲートＧFを
厚いフイールド用酸化膜の上であつて、しかも、
相隣る素子のドレイン領域間或いはソース領域間
の本来的に何も領域が形成されていない空きにな
つている部分に延在させるようにしている。それ
に伴ない、コントロール・ゲートＧCも一部が張
出されてフローテイング・ゲートＧFにオーバ・
ラツプするようになつていて、その結果、フロー
テイング・ゲートＧFとコントロール・ゲートＧC
間の容量は集積度に何等の影響も与えることなく
増加させ得る。
於ける部分ＧF2を大きくする仕方であるが、単に
コントロール・ゲートＧC方向に延長したのでは
セル面積が大になり、集積性が悪くなつてしま
う。本考案では、フローテイング・ゲートＧFを
厚いフイールド用酸化膜の上であつて、しかも、
相隣る素子のドレイン領域間或いはソース領域間
の本来的に何も領域が形成されていない空きにな
つている部分に延在させるようにしている。それ
に伴ない、コントロール・ゲートＧCも一部が張
出されてフローテイング・ゲートＧFにオーバ・
ラツプするようになつていて、その結果、フロー
テイング・ゲートＧFとコントロール・ゲートＧC
間の容量は集積度に何等の影響も与えることなく
増加させ得る。
第２図は本考案一実施例の要部平面図、第３図
は第２図の線Ａ−A′に於ける断面図、第４図は
第２図の線Ｂ−B′に於ける断面図である。尚、各
図に於いて、第１図で説明した部分と同部分は同
記号で指示してある。
は第２図の線Ａ−A′に於ける断面図、第４図は
第２図の線Ｂ−B′に於ける断面図である。尚、各
図に於いて、第１図で説明した部分と同部分は同
記号で指示してある。
本実施例が第１図従来例と相違する点は、フロ
ーテイング・ゲートＧFに延在部ＧF′を形成し、
その延在部ＧF′を相隣るドレイン領域Ｄの間（或
いはソース領域Ｓの間）に配置してあることであ
る。尚、コントロール・ゲートＧCは延在部ＧF′
ともオーバ・ラツプしなければならないので、そ
の為の張出し部ＧC′を形成してある。また、ＯX
は酸化膜を指示している。
ーテイング・ゲートＧFに延在部ＧF′を形成し、
その延在部ＧF′を相隣るドレイン領域Ｄの間（或
いはソース領域Ｓの間）に配置してあることであ
る。尚、コントロール・ゲートＧCは延在部ＧF′
ともオーバ・ラツプしなければならないので、そ
の為の張出し部ＧC′を形成してある。また、ＯX
は酸化膜を指示している。
本実施例に於いて延在部ＧF′が配置されている
場所は謂うまでもなく厚い酸化膜の上であるか
ら、その部分に於ける基板Subとの間の容量は小
さい。尚、フローテイング・ゲートＧFの形状は
図示のものに限定されることはない。例えば
「Ｈ」字形、「コ」字形等にすることもできる。
場所は謂うまでもなく厚い酸化膜の上であるか
ら、その部分に於ける基板Subとの間の容量は小
さい。尚、フローテイング・ゲートＧFの形状は
図示のものに限定されることはない。例えば
「Ｈ」字形、「コ」字形等にすることもできる。
以上の説明で判るように、本考案に依れば、半
導体装置の集積度を低下させることなくフローテ
イング・ゲートの面積を増加させ、しかも、その
増加させた部分が厚い酸化膜上に在るようにし
て、フローテイング・ゲートと基板との間の容量
を、フローテイング・ゲートとコントロール・ゲ
ートとの間の容量に比較して出来る限り小さな値
になるようにし、それ等容量比で定まるコントロ
ール・ゲート印加電圧の分圧のうちフローテイン
グ・ゲートに印加されるものが大きくなるように
することができ、その結果、コントロール・ゲー
トの印加電圧を低くしても良好な書込みを行なう
ことが可能である。
導体装置の集積度を低下させることなくフローテ
イング・ゲートの面積を増加させ、しかも、その
増加させた部分が厚い酸化膜上に在るようにし
て、フローテイング・ゲートと基板との間の容量
を、フローテイング・ゲートとコントロール・ゲ
ートとの間の容量に比較して出来る限り小さな値
になるようにし、それ等容量比で定まるコントロ
ール・ゲート印加電圧の分圧のうちフローテイン
グ・ゲートに印加されるものが大きくなるように
することができ、その結果、コントロール・ゲー
トの印加電圧を低くしても良好な書込みを行なう
ことが可能である。
第１図は従来例の要部平面図、第２図は本考案
一実施例の要部平面図、第３図は第２図の線Ａ−
A′に於ける断面図、第４図は第２図の線Ｂ−
B′に於ける断面図である。 図に於いて、Subは基板、Ｓはソース領域、Ｄ
はドレイン領域、Oxは酸化膜、ＧFはフローテイ
ング・ゲート、ＧF′はフローテイング・ゲートの
延在部、ＧCはコントロール・ゲート、ＧC′はコ
ントロール・ゲートの張出し部をそれぞれ示す。
一実施例の要部平面図、第３図は第２図の線Ａ−
A′に於ける断面図、第４図は第２図の線Ｂ−
B′に於ける断面図である。 図に於いて、Subは基板、Ｓはソース領域、Ｄ
はドレイン領域、Oxは酸化膜、ＧFはフローテイ
ング・ゲート、ＧF′はフローテイング・ゲートの
延在部、ＧCはコントロール・ゲート、ＧC′はコ
ントロール・ゲートの張出し部をそれぞれ示す。
Claims (1)
- フローテイング・ゲート及びコントロール・ゲ
ートの二重ゲート構造を有する半導体装置に於い
て、前記フローテイング・ゲートは相隣るドレイ
ン領域の間或いはソース領域の間の空所に在る厚
い絶縁膜上に且つゲート幅方向と略直角方向に延
び出る延在部を有し且つ該フローテイング・ゲー
トは前記延在部も含めて前記コントロール・ゲー
トで覆われてなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1978028859U JPS6120784Y2 (ja) | 1978-03-07 | 1978-03-07 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1978028859U JPS6120784Y2 (ja) | 1978-03-07 | 1978-03-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54133775U JPS54133775U (ja) | 1979-09-17 |
| JPS6120784Y2 true JPS6120784Y2 (ja) | 1986-06-21 |
Family
ID=28875629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1978028859U Expired JPS6120784Y2 (ja) | 1978-03-07 | 1978-03-07 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6120784Y2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4890480A (ja) * | 1972-02-29 | 1973-11-26 | ||
| JPS5131073A (ja) * | 1974-09-11 | 1976-03-16 | Hitachi Ltd |
-
1978
- 1978-03-07 JP JP1978028859U patent/JPS6120784Y2/ja not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4890480A (ja) * | 1972-02-29 | 1973-11-26 | ||
| JPS5131073A (ja) * | 1974-09-11 | 1976-03-16 | Hitachi Ltd |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54133775U (ja) | 1979-09-17 |
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