JPH04359477A - Ｎチャネル単一ポリシリコンレベルｅｐｒｏｍセルを得るプロセスおよびそのプロセスによって得たセル - Google Patents
Ｎチャネル単一ポリシリコンレベルｅｐｒｏｍセルを得るプロセスおよびそのプロセスによって得たセルInfo
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＮチャネル単一ポリシリ
コンレベル ＥＰＲＯＭセルを得るプロセスおよびこの
プロセスによって得られたセルに関する。
コンレベル ＥＰＲＯＭセルを得るプロセスおよびこの
プロセスによって得られたセルに関する。
【０００２】
【従来の技術】幾つかの利用例にとって、多くの在来の
ツインポリシリコンレベル ＥＰＲＯＭセルではなくて
、単一のポリシリコンレベル ＥＰＲＯＭセル（すなわ
ち、浮遊ゲートは半導体基板のドープされたソースとド
レイン領域に、および同じ基板のドープ領域によって構
成された制御ゲートに、容量的に結合されている）を利
用する方が望ましいことは周知である。
ツインポリシリコンレベル ＥＰＲＯＭセルではなくて
、単一のポリシリコンレベル ＥＰＲＯＭセル（すなわ
ち、浮遊ゲートは半導体基板のドープされたソースとド
レイン領域に、および同じ基板のドープ領域によって構
成された制御ゲートに、容量的に結合されている）を利
用する方が望ましいことは周知である。
【０００３】また、 ＥＰＲＯＭセルメモリマトリック
スのセルと同時に、外部回路のトランジスタを完成する
ことも習慣的に周知である。非常に小さいトランジスタ
が必要である場合、これらはＬＤＤ（ライトドープドレ
イン）あるいはＤＤＤ（二重ドープドレイン）技術によ
って、すなわち浮遊ゲートの両側に、酸化物スペーサを
、ハイドープソースおよびドレイン領域に隣接する低濃
度ドープ基板領域の上に重畳して形成することによって
、完成することができる。
スのセルと同時に、外部回路のトランジスタを完成する
ことも習慣的に周知である。非常に小さいトランジスタ
が必要である場合、これらはＬＤＤ（ライトドープドレ
イン）あるいはＤＤＤ（二重ドープドレイン）技術によ
って、すなわち浮遊ゲートの両側に、酸化物スペーサを
、ハイドープソースおよびドレイン領域に隣接する低濃
度ドープ基板領域の上に重畳して形成することによって
、完成することができる。
【０００４】このようにして、在来のトランジスタの老
化問題を低減し、一方でなお、トランジスタの正しい働
きに必要な電気的継続性を保持することができる。この
技術は、そのような低濃度ドープ領域があるために書込
みプロセスが極度に低速であるので ＥＰＲＯＭセルに
利用することができない。通常の速さの書込みプロセス
にとって、実際には、 ＥＰＲＯＭセルの浮遊ゲートが
ハイ（高濃度）ドープソースとドレイン領域上で部分的
に重畳されていることが必要である。
化問題を低減し、一方でなお、トランジスタの正しい働
きに必要な電気的継続性を保持することができる。この
技術は、そのような低濃度ドープ領域があるために書込
みプロセスが極度に低速であるので ＥＰＲＯＭセルに
利用することができない。通常の速さの書込みプロセス
にとって、実際には、 ＥＰＲＯＭセルの浮遊ゲートが
ハイ（高濃度）ドープソースとドレイン領域上で部分的
に重畳されていることが必要である。
【０００５】一方、ＬＤＤ あるいは ＤＤＤタイプの
外部回路トランジスタと同時に、在来の単一ポリシリコ
ンレベル ＥＰＲＯＭセルのマトリックスを完成するた
めに、追加のマスクを使用する必要があり、その結果、
時間と費用が増加する。
外部回路トランジスタと同時に、在来の単一ポリシリコ
ンレベル ＥＰＲＯＭセルのマトリックスを完成するた
めに、追加のマスクを使用する必要があり、その結果、
時間と費用が増加する。
【０００６】
【発明が解決しようとする課題】本発明の目的は、ＬＤ
Ｄ あるいは ＤＤＤタイプのトランジスタを得るプロ
セスの範囲内で、追加のマスクを使用する必要のない、
二重ドープソースおよびドレイン領域上に部分的に重畳
された浮遊ゲートを有する単一ポリシリコンレベル Ｅ
ＰＲＯＭセルを得るプロセスを達成することである。
Ｄ あるいは ＤＤＤタイプのトランジスタを得るプロ
セスの範囲内で、追加のマスクを使用する必要のない、
二重ドープソースおよびドレイン領域上に部分的に重畳
された浮遊ゲートを有する単一ポリシリコンレベル Ｅ
ＰＲＯＭセルを得るプロセスを達成することである。
【０００７】
【課題を解決するための手段】この発明によれば、その
ような目的は、制御ゲートおよびハイドープソースとド
レイン領域を形成して、チャネル領域を画定するための
Ｐ型半導体基板領域の同時Ｎ＋ 型注入と、前記ハイド
ープ領域における酸化物の成長と、その１領域が制御ゲ
ートとチャネル領域上にソースとドレイン領域は部分的
に重畳されて浮遊ゲートを構成するポリシリコン層の付
着および形成と、前記浮遊ゲートの両側に位置する前記
ソースとドレインの領域の部分のＮ− 型注入と、そし
て前記浮遊ゲートの両側にソースとドレインの領域の前
記部分上に部分的に重畳された酸化物スペーサの形成、
とから成ることを特徴とするＮチャネル単一ポリシリコ
ンレベル ＥＰＲＯＭセルを得るためのプロセスによっ
て達成される。
ような目的は、制御ゲートおよびハイドープソースとド
レイン領域を形成して、チャネル領域を画定するための
Ｐ型半導体基板領域の同時Ｎ＋ 型注入と、前記ハイド
ープ領域における酸化物の成長と、その１領域が制御ゲ
ートとチャネル領域上にソースとドレイン領域は部分的
に重畳されて浮遊ゲートを構成するポリシリコン層の付
着および形成と、前記浮遊ゲートの両側に位置する前記
ソースとドレインの領域の部分のＮ− 型注入と、そし
て前記浮遊ゲートの両側にソースとドレインの領域の前
記部分上に部分的に重畳された酸化物スペーサの形成、
とから成ることを特徴とするＮチャネル単一ポリシリコ
ンレベル ＥＰＲＯＭセルを得るためのプロセスによっ
て達成される。
【０００８】このようにして、集積形式で、かつ追加の
マスクなしで、その浮遊ゲートはハイドープソースとド
レイン領域上に部分的に重畳された、従って書込み速度
と電流吸収に関して非常に良好な性能を保証することが
できるＮチャネル単一ポリシリコンレベル ＥＰＲＯＭ
セルを、ＬＤＤ あるいは ＤＤＤタイプの外部回路ト
ランジスタと同時に、すなわち浮遊ゲートの両側に置か
れた酸化物スペーサの下のライトドープ領域と同時に得
ることができる。
マスクなしで、その浮遊ゲートはハイドープソースとド
レイン領域上に部分的に重畳された、従って書込み速度
と電流吸収に関して非常に良好な性能を保証することが
できるＮチャネル単一ポリシリコンレベル ＥＰＲＯＭ
セルを、ＬＤＤ あるいは ＤＤＤタイプの外部回路ト
ランジスタと同時に、すなわち浮遊ゲートの両側に置か
れた酸化物スペーサの下のライトドープ領域と同時に得
ることができる。
【０００９】これは、制御ゲートに利用されたハイドー
プ注入がまた、ソースとドレイン領域に対しても利用さ
れ、従ってそれは同時にセルチャネルを画定するという
事の結果、得られる。本発明の特徴は、図面において非
限定実施例として示された実施態様によってより明白に
されるであろう。
プ注入がまた、ソースとドレイン領域に対しても利用さ
れ、従ってそれは同時にセルチャネルを画定するという
事の結果、得られる。本発明の特徴は、図面において非
限定実施例として示された実施態様によってより明白に
されるであろう。
【００１０】
【実施例】図面において、Ｎチャネル単一ポリシリコン
レベル ＥＰＲＯＭセルの領域は３１により示されてお
り、外部回路トランジスタの領域は３２により示されて
いる。 本発明によるプロセスでは両領域に対し、図４に示され
るように、例えばほう素のようなＰ型の半導体基板１の
上に電界酸化物２の領域を準備形成し、同時に活性領域
３３を形成する。
レベル ＥＰＲＯＭセルの領域は３１により示されてお
り、外部回路トランジスタの領域は３２により示されて
いる。 本発明によるプロセスでは両領域に対し、図４に示され
るように、例えばほう素のようなＰ型の半導体基板１の
上に電界酸化物２の領域を準備形成し、同時に活性領域
３３を形成する。
【００１１】図５に示されるように、レジストマスク３
の付加後、セルそれ自体のしきい値電圧を上昇するため
に、セル３１のチャネル領域４にＰ型の注入が実行され
る。図６および図８では、マスク３は次に別のレジスト
マスク５と置換され、そしてセル３１の領域において、
例えばひ素のようなＮ＋ 型の１Ｅ１４から１Ｅ１５ア
トム／ｃｍ２ の注入量での注入が実行されて、制御ゲ
ート９およびハイドープソース７とドレイン８の領域を
生成し、チャネル領域４を画定する。
の付加後、セルそれ自体のしきい値電圧を上昇するため
に、セル３１のチャネル領域４にＰ型の注入が実行され
る。図６および図８では、マスク３は次に別のレジスト
マスク５と置換され、そしてセル３１の領域において、
例えばひ素のようなＮ＋ 型の１Ｅ１４から１Ｅ１５ア
トム／ｃｍ２ の注入量での注入が実行されて、制御ゲ
ート９およびハイドープソース７とドレイン８の領域を
生成し、チャネル領域４を画定する。
【００１２】図７および図９では、マスク５が一旦除去
されると、３１および３２の両領域において、制御ゲー
ト９上の領域で、セル３１のチャネル領域上の領域およ
びセル３１の対応する領域におけるよりも大きい厚さを
有するゲート酸化物１１の成長が実行され、他に関して
最初の領域ではより高濃度でドープされており、かつ周
知のように、酸化物の厚さはまた、下の領域のドープの
濃度に依存する、とされている。
されると、３１および３２の両領域において、制御ゲー
ト９上の領域で、セル３１のチャネル領域上の領域およ
びセル３１の対応する領域におけるよりも大きい厚さを
有するゲート酸化物１１の成長が実行され、他に関して
最初の領域ではより高濃度でドープされており、かつ周
知のように、酸化物の厚さはまた、下の領域のドープの
濃度に依存する、とされている。
【００１３】次いで、ポリシリコン（またはポリシリサ
イド）の層１０が付着され、この領域は、適切に形成さ
れた後、制御ゲート９とチャネル領域４上にソース７と
ドレイン８は部分的に重畳され、セル３１の浮遊ゲート
を構成し、一方この領域はトランジスタ３２のゲートを
形成する。最後に、図２および図３に示されるように、
ソース７とドレイン８の領域の部分のＮ− 注入（りん
の５Ｅ１２から５Ｅ１２アトム／ｃｍ２ の注入が望ま
しい）が行われ、浮遊ゲート１０と位置合わせされた領
域１６と１７がそれぞれ形成され、そして浮遊ゲートの
両側に上部酸化物スペーサ１２と１３が形成される。同
様なＮ− 型の注入がトランジスタ３２の領域において
同時に実行されて、対応するソースとドレイン領域３７
と３８が生成され、そして同様なスペーサ３９と４０が
トランジスタ３２のゲートの両側に形成される。
イド）の層１０が付着され、この領域は、適切に形成さ
れた後、制御ゲート９とチャネル領域４上にソース７と
ドレイン８は部分的に重畳され、セル３１の浮遊ゲート
を構成し、一方この領域はトランジスタ３２のゲートを
形成する。最後に、図２および図３に示されるように、
ソース７とドレイン８の領域の部分のＮ− 注入（りん
の５Ｅ１２から５Ｅ１２アトム／ｃｍ２ の注入が望ま
しい）が行われ、浮遊ゲート１０と位置合わせされた領
域１６と１７がそれぞれ形成され、そして浮遊ゲートの
両側に上部酸化物スペーサ１２と１３が形成される。同
様なＮ− 型の注入がトランジスタ３２の領域において
同時に実行されて、対応するソースとドレイン領域３７
と３８が生成され、そして同様なスペーサ３９と４０が
トランジスタ３２のゲートの両側に形成される。
【００１４】このように、図１〜図３に示される ＥＰ
ＲＯＭセル３１そして同時に、図２に示される回路トラ
ンジスタ３２が得られる。周知のように、次いで、それ
自体で、セル３１とトランジスタ３２の両方が完成され
、領域１６，１７および３７，３８において、Ｎ＋ 注
入はスペーサ１２，１３および３９，４０とそれぞれ自
己整合されている。
ＲＯＭセル３１そして同時に、図２に示される回路トラ
ンジスタ３２が得られる。周知のように、次いで、それ
自体で、セル３１とトランジスタ３２の両方が完成され
、領域１６，１７および３７，３８において、Ｎ＋ 注
入はスペーサ１２，１３および３９，４０とそれぞれ自
己整合されている。
【図１】この発明によるプロセスで得られた単一ポリシ
リコンレベル ＥＰＲＯＭセルを示す説明図である。
リコンレベル ＥＰＲＯＭセルを示す説明図である。
【図２】図１の線ＩＩ−ＩＩによる断面図である。外部
回路トランジスタの同様な断面図も同時に示す。
回路トランジスタの同様な断面図も同時に示す。
【図３】図１の線 ＩＩＩ−ＩＩＩ による断面図であ
る。
る。
【図４】図２と同様な断面図により、単一ポリシリコン
レベル ＥＰＲＯＭセルと外部回路トランジスタを製造
するプロセスの１工程を示す説明図である。
レベル ＥＰＲＯＭセルと外部回路トランジスタを製造
するプロセスの１工程を示す説明図である。
【図５】プロセスの他の工程を示す、図４と同様な断面
図である。
図である。
【図６】プロセスの更に他の工程を示す、図４と同様な
断面図である。
断面図である。
【図７】プロセスの更に他の工程を示す、図４と同様な
断面図である。
断面図である。
【図８】図６の工程と同様な工程を示す、図３と同様な
断面図である。
断面図である。
【図９】図７の工程と同様な工程を示す、図３と同様な
断面図である。
断面図である。
１ 基板
２ 酸化物３と５ マスク
７ ソース８ ドレイ
ン ９ 制御ゲート１０
浮遊ゲート １１ ゲー
ト酸化物１２と１３ 酸化物スペーサ
２ 酸化物３と５ マスク
７ ソース８ ドレイ
ン ９ 制御ゲート１０
浮遊ゲート １１ ゲー
ト酸化物１２と１３ 酸化物スペーサ
Claims (4)
- 【請求項１】 制御ゲート （９）およびハイ（高濃
度）ドープソース領域 （７）とドレイン領域 （８）
を形成してチャネル領域 （４）を形成するためのＰ型
の半導体基板領域 （７，８，９）の同時Ｎ＋型注入と
、前記ハイドープ領域上での酸化物（１１，１２） の
生長と、その１領域が制御ゲート （９）とチャネル領
域 （４）上にソース領域 （７）とドレイン領域（８
） は部分的に重畳されて浮遊ゲートを構成するポリシ
リコン層（１０）の付着および形成と、前記浮遊ゲート
の両側に位置する前記ソース領域 （７）とドレイン領
域 （８）の部分（１６，１７） のＮ− 型注入と、
そして前記浮遊ゲートの両側におけるソース領域 （７
）とドレイン領域 （８）の前記部分上に部分的に重畳
された酸化物スペーサ（１２，１３） の形成とから成
ることを特徴とする、Ｎチャネル単一ポリシリコンレベ
ル ＥＰＲＯＭセルを得るプロセス。 - 【請求項２】 前記チャネル領域 （４）のＰ型注入
の準備段階が備えられていることを特徴とする請求項１
のプロセス。 - 【請求項３】 Ｐ型の半導体材料の基板 （１）にお
けるハイＮ＋ ドーピングされたソース （７）とドレ
イン （８）および制御ゲート （９）の領域と、前記
制御ゲート（９）および後者の部分的重畳された前記ソ
ースとドレイン領域（７，８） 間に形成されたチャネ
ル領域 （４）の領域に付加されたポリシリコン浮遊ゲ
ート（１０）と、前記浮遊ゲート（１０）の両側の前記
ソースとドレイン領域（７，８） においてライト（低
濃度） Ｎ− ドーピングされた部分（１６，１７）
と、そして前記ライトドープ部分（１６，１７） 上に
重畳された酸化物スペーサ（１２，１３） とを含んで
いることを特徴とする、Ｎチャネル単一ポリシリコンレ
ベル ＥＰＲＯＭセル。 - 【請求項４】 前記ソースとドレイン領域（７，８）
間においてＰ型ドーピングされたチャネル領域 （４
）が形成されていることを特徴とする請求項３のセル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| AT908303431 | 1990-07-24 | ||
| EP90830343A EP0471131B1 (en) | 1990-07-24 | 1990-07-24 | Process for obtaining an N-channel single polysilicon level EPROM cell |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04359477A true JPH04359477A (ja) | 1992-12-11 |
Family
ID=8206019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3182555A Pending JPH04359477A (ja) | 1990-07-24 | 1991-07-23 | Ｎチャネル単一ポリシリコンレベルｅｐｒｏｍセルを得るプロセスおよびそのプロセスによって得たセル |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5307312A (ja) |
| EP (1) | EP0471131B1 (ja) |
| JP (1) | JPH04359477A (ja) |
| DE (1) | DE69032937T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002541669A (ja) * | 1999-03-31 | 2002-12-03 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 不揮発性メモリセルを有する半導体デバイス |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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