JPH04359477A - Nチャネル単一ポリシリコンレベルepromセルを得るプロセスおよびそのプロセスによって得たセル - Google Patents
Nチャネル単一ポリシリコンレベルepromセルを得るプロセスおよびそのプロセスによって得たセルInfo
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- JPH04359477A JPH04359477A JP3182555A JP18255591A JPH04359477A JP H04359477 A JPH04359477 A JP H04359477A JP 3182555 A JP3182555 A JP 3182555A JP 18255591 A JP18255591 A JP 18255591A JP H04359477 A JPH04359477 A JP H04359477A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明はNチャネル単一ポリシリ
コンレベル EPROMセルを得るプロセスおよびこの
プロセスによって得られたセルに関する。
コンレベル EPROMセルを得るプロセスおよびこの
プロセスによって得られたセルに関する。
【0002】
【従来の技術】幾つかの利用例にとって、多くの在来の
ツインポリシリコンレベル EPROMセルではなくて
、単一のポリシリコンレベル EPROMセル(すなわ
ち、浮遊ゲートは半導体基板のドープされたソースとド
レイン領域に、および同じ基板のドープ領域によって構
成された制御ゲートに、容量的に結合されている)を利
用する方が望ましいことは周知である。
ツインポリシリコンレベル EPROMセルではなくて
、単一のポリシリコンレベル EPROMセル(すなわ
ち、浮遊ゲートは半導体基板のドープされたソースとド
レイン領域に、および同じ基板のドープ領域によって構
成された制御ゲートに、容量的に結合されている)を利
用する方が望ましいことは周知である。
【0003】また、 EPROMセルメモリマトリック
スのセルと同時に、外部回路のトランジスタを完成する
ことも習慣的に周知である。非常に小さいトランジスタ
が必要である場合、これらはLDD(ライトドープドレ
イン)あるいはDDD(二重ドープドレイン)技術によ
って、すなわち浮遊ゲートの両側に、酸化物スペーサを
、ハイドープソースおよびドレイン領域に隣接する低濃
度ドープ基板領域の上に重畳して形成することによって
、完成することができる。
スのセルと同時に、外部回路のトランジスタを完成する
ことも習慣的に周知である。非常に小さいトランジスタ
が必要である場合、これらはLDD(ライトドープドレ
イン)あるいはDDD(二重ドープドレイン)技術によ
って、すなわち浮遊ゲートの両側に、酸化物スペーサを
、ハイドープソースおよびドレイン領域に隣接する低濃
度ドープ基板領域の上に重畳して形成することによって
、完成することができる。
【0004】このようにして、在来のトランジスタの老
化問題を低減し、一方でなお、トランジスタの正しい働
きに必要な電気的継続性を保持することができる。この
技術は、そのような低濃度ドープ領域があるために書込
みプロセスが極度に低速であるので EPROMセルに
利用することができない。通常の速さの書込みプロセス
にとって、実際には、 EPROMセルの浮遊ゲートが
ハイ(高濃度)ドープソースとドレイン領域上で部分的
に重畳されていることが必要である。
化問題を低減し、一方でなお、トランジスタの正しい働
きに必要な電気的継続性を保持することができる。この
技術は、そのような低濃度ドープ領域があるために書込
みプロセスが極度に低速であるので EPROMセルに
利用することができない。通常の速さの書込みプロセス
にとって、実際には、 EPROMセルの浮遊ゲートが
ハイ(高濃度)ドープソースとドレイン領域上で部分的
に重畳されていることが必要である。
【0005】一方、LDD あるいは DDDタイプの
外部回路トランジスタと同時に、在来の単一ポリシリコ
ンレベル EPROMセルのマトリックスを完成するた
めに、追加のマスクを使用する必要があり、その結果、
時間と費用が増加する。
外部回路トランジスタと同時に、在来の単一ポリシリコ
ンレベル EPROMセルのマトリックスを完成するた
めに、追加のマスクを使用する必要があり、その結果、
時間と費用が増加する。
【0006】
【発明が解決しようとする課題】本発明の目的は、LD
D あるいは DDDタイプのトランジスタを得るプロ
セスの範囲内で、追加のマスクを使用する必要のない、
二重ドープソースおよびドレイン領域上に部分的に重畳
された浮遊ゲートを有する単一ポリシリコンレベル E
PROMセルを得るプロセスを達成することである。
D あるいは DDDタイプのトランジスタを得るプロ
セスの範囲内で、追加のマスクを使用する必要のない、
二重ドープソースおよびドレイン領域上に部分的に重畳
された浮遊ゲートを有する単一ポリシリコンレベル E
PROMセルを得るプロセスを達成することである。
【0007】
【課題を解決するための手段】この発明によれば、その
ような目的は、制御ゲートおよびハイドープソースとド
レイン領域を形成して、チャネル領域を画定するための
P型半導体基板領域の同時N+ 型注入と、前記ハイド
ープ領域における酸化物の成長と、その1領域が制御ゲ
ートとチャネル領域上にソースとドレイン領域は部分的
に重畳されて浮遊ゲートを構成するポリシリコン層の付
着および形成と、前記浮遊ゲートの両側に位置する前記
ソースとドレインの領域の部分のN− 型注入と、そし
て前記浮遊ゲートの両側にソースとドレインの領域の前
記部分上に部分的に重畳された酸化物スペーサの形成、
とから成ることを特徴とするNチャネル単一ポリシリコ
ンレベル EPROMセルを得るためのプロセスによっ
て達成される。
ような目的は、制御ゲートおよびハイドープソースとド
レイン領域を形成して、チャネル領域を画定するための
P型半導体基板領域の同時N+ 型注入と、前記ハイド
ープ領域における酸化物の成長と、その1領域が制御ゲ
ートとチャネル領域上にソースとドレイン領域は部分的
に重畳されて浮遊ゲートを構成するポリシリコン層の付
着および形成と、前記浮遊ゲートの両側に位置する前記
ソースとドレインの領域の部分のN− 型注入と、そし
て前記浮遊ゲートの両側にソースとドレインの領域の前
記部分上に部分的に重畳された酸化物スペーサの形成、
とから成ることを特徴とするNチャネル単一ポリシリコ
ンレベル EPROMセルを得るためのプロセスによっ
て達成される。
【0008】このようにして、集積形式で、かつ追加の
マスクなしで、その浮遊ゲートはハイドープソースとド
レイン領域上に部分的に重畳された、従って書込み速度
と電流吸収に関して非常に良好な性能を保証することが
できるNチャネル単一ポリシリコンレベル EPROM
セルを、LDD あるいは DDDタイプの外部回路ト
ランジスタと同時に、すなわち浮遊ゲートの両側に置か
れた酸化物スペーサの下のライトドープ領域と同時に得
ることができる。
マスクなしで、その浮遊ゲートはハイドープソースとド
レイン領域上に部分的に重畳された、従って書込み速度
と電流吸収に関して非常に良好な性能を保証することが
できるNチャネル単一ポリシリコンレベル EPROM
セルを、LDD あるいは DDDタイプの外部回路ト
ランジスタと同時に、すなわち浮遊ゲートの両側に置か
れた酸化物スペーサの下のライトドープ領域と同時に得
ることができる。
【0009】これは、制御ゲートに利用されたハイドー
プ注入がまた、ソースとドレイン領域に対しても利用さ
れ、従ってそれは同時にセルチャネルを画定するという
事の結果、得られる。本発明の特徴は、図面において非
限定実施例として示された実施態様によってより明白に
されるであろう。
プ注入がまた、ソースとドレイン領域に対しても利用さ
れ、従ってそれは同時にセルチャネルを画定するという
事の結果、得られる。本発明の特徴は、図面において非
限定実施例として示された実施態様によってより明白に
されるであろう。
【0010】
【実施例】図面において、Nチャネル単一ポリシリコン
レベル EPROMセルの領域は31により示されてお
り、外部回路トランジスタの領域は32により示されて
いる。 本発明によるプロセスでは両領域に対し、図4に示され
るように、例えばほう素のようなP型の半導体基板1の
上に電界酸化物2の領域を準備形成し、同時に活性領域
33を形成する。
レベル EPROMセルの領域は31により示されてお
り、外部回路トランジスタの領域は32により示されて
いる。 本発明によるプロセスでは両領域に対し、図4に示され
るように、例えばほう素のようなP型の半導体基板1の
上に電界酸化物2の領域を準備形成し、同時に活性領域
33を形成する。
【0011】図5に示されるように、レジストマスク3
の付加後、セルそれ自体のしきい値電圧を上昇するため
に、セル31のチャネル領域4にP型の注入が実行され
る。図6および図8では、マスク3は次に別のレジスト
マスク5と置換され、そしてセル31の領域において、
例えばひ素のようなN+ 型の1E14から1E15ア
トム/cm2 の注入量での注入が実行されて、制御ゲ
ート9およびハイドープソース7とドレイン8の領域を
生成し、チャネル領域4を画定する。
の付加後、セルそれ自体のしきい値電圧を上昇するため
に、セル31のチャネル領域4にP型の注入が実行され
る。図6および図8では、マスク3は次に別のレジスト
マスク5と置換され、そしてセル31の領域において、
例えばひ素のようなN+ 型の1E14から1E15ア
トム/cm2 の注入量での注入が実行されて、制御ゲ
ート9およびハイドープソース7とドレイン8の領域を
生成し、チャネル領域4を画定する。
【0012】図7および図9では、マスク5が一旦除去
されると、31および32の両領域において、制御ゲー
ト9上の領域で、セル31のチャネル領域上の領域およ
びセル31の対応する領域におけるよりも大きい厚さを
有するゲート酸化物11の成長が実行され、他に関して
最初の領域ではより高濃度でドープされており、かつ周
知のように、酸化物の厚さはまた、下の領域のドープの
濃度に依存する、とされている。
されると、31および32の両領域において、制御ゲー
ト9上の領域で、セル31のチャネル領域上の領域およ
びセル31の対応する領域におけるよりも大きい厚さを
有するゲート酸化物11の成長が実行され、他に関して
最初の領域ではより高濃度でドープされており、かつ周
知のように、酸化物の厚さはまた、下の領域のドープの
濃度に依存する、とされている。
【0013】次いで、ポリシリコン(またはポリシリサ
イド)の層10が付着され、この領域は、適切に形成さ
れた後、制御ゲート9とチャネル領域4上にソース7と
ドレイン8は部分的に重畳され、セル31の浮遊ゲート
を構成し、一方この領域はトランジスタ32のゲートを
形成する。最後に、図2および図3に示されるように、
ソース7とドレイン8の領域の部分のN− 注入(りん
の5E12から5E12アトム/cm2 の注入が望ま
しい)が行われ、浮遊ゲート10と位置合わせされた領
域16と17がそれぞれ形成され、そして浮遊ゲートの
両側に上部酸化物スペーサ12と13が形成される。同
様なN− 型の注入がトランジスタ32の領域において
同時に実行されて、対応するソースとドレイン領域37
と38が生成され、そして同様なスペーサ39と40が
トランジスタ32のゲートの両側に形成される。
イド)の層10が付着され、この領域は、適切に形成さ
れた後、制御ゲート9とチャネル領域4上にソース7と
ドレイン8は部分的に重畳され、セル31の浮遊ゲート
を構成し、一方この領域はトランジスタ32のゲートを
形成する。最後に、図2および図3に示されるように、
ソース7とドレイン8の領域の部分のN− 注入(りん
の5E12から5E12アトム/cm2 の注入が望ま
しい)が行われ、浮遊ゲート10と位置合わせされた領
域16と17がそれぞれ形成され、そして浮遊ゲートの
両側に上部酸化物スペーサ12と13が形成される。同
様なN− 型の注入がトランジスタ32の領域において
同時に実行されて、対応するソースとドレイン領域37
と38が生成され、そして同様なスペーサ39と40が
トランジスタ32のゲートの両側に形成される。
【0014】このように、図1〜図3に示される EP
ROMセル31そして同時に、図2に示される回路トラ
ンジスタ32が得られる。周知のように、次いで、それ
自体で、セル31とトランジスタ32の両方が完成され
、領域16,17および37,38において、N+ 注
入はスペーサ12,13および39,40とそれぞれ自
己整合されている。
ROMセル31そして同時に、図2に示される回路トラ
ンジスタ32が得られる。周知のように、次いで、それ
自体で、セル31とトランジスタ32の両方が完成され
、領域16,17および37,38において、N+ 注
入はスペーサ12,13および39,40とそれぞれ自
己整合されている。
【図1】この発明によるプロセスで得られた単一ポリシ
リコンレベル EPROMセルを示す説明図である。
リコンレベル EPROMセルを示す説明図である。
【図2】図1の線II−IIによる断面図である。外部
回路トランジスタの同様な断面図も同時に示す。
回路トランジスタの同様な断面図も同時に示す。
【図3】図1の線 III−III による断面図であ
る。
る。
【図4】図2と同様な断面図により、単一ポリシリコン
レベル EPROMセルと外部回路トランジスタを製造
するプロセスの1工程を示す説明図である。
レベル EPROMセルと外部回路トランジスタを製造
するプロセスの1工程を示す説明図である。
【図5】プロセスの他の工程を示す、図4と同様な断面
図である。
図である。
【図6】プロセスの更に他の工程を示す、図4と同様な
断面図である。
断面図である。
【図7】プロセスの更に他の工程を示す、図4と同様な
断面図である。
断面図である。
【図8】図6の工程と同様な工程を示す、図3と同様な
断面図である。
断面図である。
【図9】図7の工程と同様な工程を示す、図3と同様な
断面図である。
断面図である。
1 基板
2 酸化物3と5 マスク
7 ソース8 ドレイ
ン 9 制御ゲート10
浮遊ゲート 11 ゲー
ト酸化物12と13 酸化物スペーサ
2 酸化物3と5 マスク
7 ソース8 ドレイ
ン 9 制御ゲート10
浮遊ゲート 11 ゲー
ト酸化物12と13 酸化物スペーサ
Claims (4)
- 【請求項1】 制御ゲート (9)およびハイ(高濃
度)ドープソース領域 (7)とドレイン領域 (8)
を形成してチャネル領域 (4)を形成するためのP型
の半導体基板領域 (7,8,9)の同時N+型注入と
、前記ハイドープ領域上での酸化物(11,12) の
生長と、その1領域が制御ゲート (9)とチャネル領
域 (4)上にソース領域 (7)とドレイン領域(8
) は部分的に重畳されて浮遊ゲートを構成するポリシ
リコン層(10)の付着および形成と、前記浮遊ゲート
の両側に位置する前記ソース領域 (7)とドレイン領
域 (8)の部分(16,17) のN− 型注入と、
そして前記浮遊ゲートの両側におけるソース領域 (7
)とドレイン領域 (8)の前記部分上に部分的に重畳
された酸化物スペーサ(12,13) の形成とから成
ることを特徴とする、Nチャネル単一ポリシリコンレベ
ル EPROMセルを得るプロセス。 - 【請求項2】 前記チャネル領域 (4)のP型注入
の準備段階が備えられていることを特徴とする請求項1
のプロセス。 - 【請求項3】 P型の半導体材料の基板 (1)にお
けるハイN+ ドーピングされたソース (7)とドレ
イン (8)および制御ゲート (9)の領域と、前記
制御ゲート(9)および後者の部分的重畳された前記ソ
ースとドレイン領域(7,8) 間に形成されたチャネ
ル領域 (4)の領域に付加されたポリシリコン浮遊ゲ
ート(10)と、前記浮遊ゲート(10)の両側の前記
ソースとドレイン領域(7,8) においてライト(低
濃度) N− ドーピングされた部分(16,17)
と、そして前記ライトドープ部分(16,17) 上に
重畳された酸化物スペーサ(12,13) とを含んで
いることを特徴とする、Nチャネル単一ポリシリコンレ
ベル EPROMセル。 - 【請求項4】 前記ソースとドレイン領域(7,8)
間においてP型ドーピングされたチャネル領域 (4
)が形成されていることを特徴とする請求項3のセル。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
AT908303431 | 1990-07-24 | ||
EP90830343A EP0471131B1 (en) | 1990-07-24 | 1990-07-24 | Process for obtaining an N-channel single polysilicon level EPROM cell |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04359477A true JPH04359477A (ja) | 1992-12-11 |
Family
ID=8206019
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3182555A Pending JPH04359477A (ja) | 1990-07-24 | 1991-07-23 | Nチャネル単一ポリシリコンレベルepromセルを得るプロセスおよびそのプロセスによって得たセル |
Country Status (4)
Country | Link |
---|---|
US (2) | US5307312A (ja) |
EP (1) | EP0471131B1 (ja) |
JP (1) | JPH04359477A (ja) |
DE (1) | DE69032937T2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002541669A (ja) * | 1999-03-31 | 2002-12-03 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 不揮発性メモリセルを有する半導体デバイス |
Families Citing this family (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE69032937T2 (de) * | 1990-07-24 | 1999-06-17 | Stmicroelectronics S.R.L., Agrate Brianza, Mailand/Milano | Verfahren zur Herstellung einer N-Kanal-EPROM-Zelle mit einer einzigen Polysiliziumschicht |
US5289026A (en) * | 1991-08-14 | 1994-02-22 | Intel Corporation | Asymmetric floating gate overlap for improved device characteristics in buried bit-line devices |
JPH07508121A (ja) * | 1993-05-11 | 1995-09-07 | 富士通株式会社 | 不揮発性メモリ装置,不揮発性メモリセル,並びに不揮発性メモリセルおよび複数のトランジスタの各々の閾値を調整する方法 |
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