JPH03225965A - 紫外線消去型不揮発性半導体メモリ装置 - Google Patents
紫外線消去型不揮発性半導体メモリ装置Info
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- JPH03225965A JPH03225965A JP2021556A JP2155690A JPH03225965A JP H03225965 A JPH03225965 A JP H03225965A JP 2021556 A JP2021556 A JP 2021556A JP 2155690 A JP2155690 A JP 2155690A JP H03225965 A JPH03225965 A JP H03225965A
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- Japan
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- memory cells
- gate
- cell
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- element isolation
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は２層ゲート構造のＭＯＳトランジスタをメモ
リセルとして用いた紫外線消去型不揮発性半導体メモリ
装置に関する。
リセルとして用いた紫外線消去型不揮発性半導体メモリ
装置に関する。
（従来の技術）
フローティングゲート及びコントロールゲートを有する
２層ゲート構造のＭＯＳトランジスタをメモリセルとし
て備えた紫外線消去型不揮発性半導体メモリ装置（以下
、ＥＰＲＯＭと称する）では、メモリセルのフローティ
ングゲートに選択的に電荷、例えば電子を蓄積させるこ
とによって、データのプログラムが行われ、紫外線の照
射によってデータの一括消去が行われる。
２層ゲート構造のＭＯＳトランジスタをメモリセルとし
て備えた紫外線消去型不揮発性半導体メモリ装置（以下
、ＥＰＲＯＭと称する）では、メモリセルのフローティ
ングゲートに選択的に電荷、例えば電子を蓄積させるこ
とによって、データのプログラムが行われ、紫外線の照
射によってデータの一括消去が行われる。
第２図は従来のＥＰＲＯＭのメモリセル・アレイの構成
を示すものであり、第２図（ａ）はパターン平面図、第
２図（ｂ）は同図（ａ）中のＡ−Ａ′線に沿った断面図
、第２図（Ｃ）は同図（ａ）中のＢ−Ｂ’線に沿った断
面図である。図において、２１はそれぞれ２層ゲート構
造の上層側に設けられたコントロールゲートであり、こ
れらコントロールゲート２１は行方向に互いに平行して
配置されている。２２は素子分離絶縁膜であり、これら
素子分離絶縁膜２２によって各メモリセル間の素子分離
がなされている。この素子分離絶縁膜２２と上記コント
ロールゲート２１とで挾まれた領域がドレイン領域２３
である。また、このコントロールゲート２１を挟んで上
記ドレイン領域２３と対向する領域がソース領域２４と
なる。
を示すものであり、第２図（ａ）はパターン平面図、第
２図（ｂ）は同図（ａ）中のＡ−Ａ′線に沿った断面図
、第２図（Ｃ）は同図（ａ）中のＢ−Ｂ’線に沿った断
面図である。図において、２１はそれぞれ２層ゲート構
造の上層側に設けられたコントロールゲートであり、こ
れらコントロールゲート２１は行方向に互いに平行して
配置されている。２２は素子分離絶縁膜であり、これら
素子分離絶縁膜２２によって各メモリセル間の素子分離
がなされている。この素子分離絶縁膜２２と上記コント
ロールゲート２１とで挾まれた領域がドレイン領域２３
である。また、このコントロールゲート２１を挟んで上
記ドレイン領域２３と対向する領域がソース領域２４と
なる。
また、第２図（ａ）中に破線で示した領域は、２層ゲー
ト構造の下層側に設けられたフローティングゲートの境
界領域、つまり第２図（ｂ）中に示すように、コントロ
ールゲート２１の下層に形成されたフローティングゲー
ト２５が存在しない領域であり、セルスリット２６と呼
ばれている。なお、第２図（ｂ）において、３１はＰ型
のシリコン基板、３２はこの基板３１とフローティング
ゲート２５との間に設けられたゲート間絶縁膜、３３は
フローティングゲート２５とコントロールゲート２１と
の間に設けられたゲート間絶縁膜である。
ト構造の下層側に設けられたフローティングゲートの境
界領域、つまり第２図（ｂ）中に示すように、コントロ
ールゲート２１の下層に形成されたフローティングゲー
ト２５が存在しない領域であり、セルスリット２６と呼
ばれている。なお、第２図（ｂ）において、３１はＰ型
のシリコン基板、３２はこの基板３１とフローティング
ゲート２５との間に設けられたゲート間絶縁膜、３３は
フローティングゲート２５とコントロールゲート２１と
の間に設けられたゲート間絶縁膜である。
このように、上記メモリセル・アレイでは、メモリセル
が行列状に配置され、かつ各メモリセルは第２図（Ｃ）
に示すように、ドレイン領域２３とソース領域２４との
間の基板３１上にゲート間絶縁膜３２を介してフローテ
ィングゲート２５が設けられ、かつこのフローティング
ゲート２５上にゲート間絶縁膜３３を介してコントロー
ルゲート２１が設けられた構造となっている。
が行列状に配置され、かつ各メモリセルは第２図（Ｃ）
に示すように、ドレイン領域２３とソース領域２４との
間の基板３１上にゲート間絶縁膜３２を介してフローテ
ィングゲート２５が設けられ、かつこのフローティング
ゲート２５上にゲート間絶縁膜３３を介してコントロー
ルゲート２１が設けられた構造となっている。
ところで、メモリの動作速度の高速化を図るためには、
メモリセルの電流駆動能力を向上させる必要がある。そ
のためには、基板３１とフローティングゲート２５との
間の容量をＣＩ （第２図（ｃ）中に図示）、フロー
ティングゲート２５とコントロールゲート２１との間の
容量をＣ２（同じく第２図（ｃ）中に図示）とすると、
これら２つの合成容量であるＣ１ ・Ｃ２／ （ＣＩ
十Ｃ２）を大きくする必要がある。そのためには、Ｃ１
，０２個々の容量が大きければ良い。さらに、データ書
き込み時は、基板３１とフローティングゲート２５との
間に加わる電界が強い程、書き込み特性が向上する。
メモリセルの電流駆動能力を向上させる必要がある。そ
のためには、基板３１とフローティングゲート２５との
間の容量をＣＩ （第２図（ｃ）中に図示）、フロー
ティングゲート２５とコントロールゲート２１との間の
容量をＣ２（同じく第２図（ｃ）中に図示）とすると、
これら２つの合成容量であるＣ１ ・Ｃ２／ （ＣＩ
十Ｃ２）を大きくする必要がある。そのためには、Ｃ１
，０２個々の容量が大きければ良い。さらに、データ書
き込み時は、基板３１とフローティングゲート２５との
間に加わる電界が強い程、書き込み特性が向上する。
このため、書き込み特性を考慮すると、Ｃ１よりもＣ２
が大きい方が望ましい。
が大きい方が望ましい。
このような理由により、フローティングゲート２５を第
２図（ｂ）のように素子分離絶縁膜２２上まで延在させ
ることにより、フローティングゲート２５とコントロー
ルゲート２１との間の容量Ｃ２を大きくするようにして
いる。また、この容量をさらに大きくするため、従来で
は第３図のパターン平面図に示すように、素子分離絶縁
膜２２上でコントロールゲート２１とフローティングゲ
ート２５の配線幅を一部太くしたものも開発されている
。しかし、このように配線幅を太くしたとしても、従来
では、セルスリット２６を素子分離絶縁膜２２のほぼ中
央に配置するようにしているため、太くしたゲート部分
はセルスリット２５に食われ、一部分しか残らない。従
って、ゲートの一部分を太くしたことによる効果があま
り得られない。
２図（ｂ）のように素子分離絶縁膜２２上まで延在させ
ることにより、フローティングゲート２５とコントロー
ルゲート２１との間の容量Ｃ２を大きくするようにして
いる。また、この容量をさらに大きくするため、従来で
は第３図のパターン平面図に示すように、素子分離絶縁
膜２２上でコントロールゲート２１とフローティングゲ
ート２５の配線幅を一部太くしたものも開発されている
。しかし、このように配線幅を太くしたとしても、従来
では、セルスリット２６を素子分離絶縁膜２２のほぼ中
央に配置するようにしているため、太くしたゲート部分
はセルスリット２５に食われ、一部分しか残らない。従
って、ゲートの一部分を太くしたことによる効果があま
り得られない。
一方、各メモリセルの大きさを縮小して素子の微細化を
図るための対策の一つとして、前記ソース領域２４の幅
を狭めることがある。しかし、従来では第２図（ａ）に
示すように、各メモリセルのセルスリット２６がソース
領域２４を挾んで互いに対向する位置に配置されている
ので、ソース領域２４の幅を狭めることには限界がある
。すなわち、セルスリット２Ｂは、フローティングゲー
ト２５を複数のメモリセル間で一体的に形成した後、こ
のフローティングゲート２５を選択的にエツチング除去
することにより形成しており、このエツチングの際に同
時にソース領域２４の一部もエツチングされる。
図るための対策の一つとして、前記ソース領域２４の幅
を狭めることがある。しかし、従来では第２図（ａ）に
示すように、各メモリセルのセルスリット２６がソース
領域２４を挾んで互いに対向する位置に配置されている
ので、ソース領域２４の幅を狭めることには限界がある
。すなわち、セルスリット２Ｂは、フローティングゲー
ト２５を複数のメモリセル間で一体的に形成した後、こ
のフローティングゲート２５を選択的にエツチング除去
することにより形成しており、このエツチングの際に同
時にソース領域２４の一部もエツチングされる。
従って、電流路として必要十分な幅Ｗ（第２図（ａ）に
図示）を確保するためにはソース領域２４の幅をあまり
狭めることはできない。
図示）を確保するためにはソース領域２４の幅をあまり
狭めることはできない。
（発明が解決しようとする課題）
このように従来の紫外線消去型不揮発性半導体メモリ装
置では、動作の高速化及びメモリセルの書き込み特性の
向上並びに素子の微細化を満足に図ることができないと
いう欠点があった。
置では、動作の高速化及びメモリセルの書き込み特性の
向上並びに素子の微細化を満足に図ることができないと
いう欠点があった。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、微細化が向上しつつフローティング
ゲートとコントロールゲートからなる２層ゲートのパタ
ーン面積を大きくして動作の高速化を図る紫外線消去型
不揮発性半導体メモリ装置を提供することにある。
あり、その目的は、微細化が向上しつつフローティング
ゲートとコントロールゲートからなる２層ゲートのパタ
ーン面積を大きくして動作の高速化を図る紫外線消去型
不揮発性半導体メモリ装置を提供することにある。
［発明の構成］
（課題を解決するための手段）
この発明の紫外線消去型不揮発性半導体メモリ装置は、
コントロールゲート及びフローティングゲートを有する
２層ゲート構造のＭＯ８Ｉ−ランジスタからなる複数の
メモリセルを行列状に配置し、前記複数のメモリセルの
うち同一行に配置されたメモリセルのコントロールゲー
トを共通化すると共に同一行に配置されたメモリセルの
フローティングゲートも共通化し、セルスリットにより
フローティングゲートを各メモリセル毎に分離し、列方
向で隣接するメモリセルでは上記セルスリットを互い違
いに配置し、列方向で隣接する各２個のメモリセル毎に
素子分離絶縁膜を共通化し、前記各セルスリットを前記
素子分離絶縁膜上に配置するように構成したことを特徴
とする。
コントロールゲート及びフローティングゲートを有する
２層ゲート構造のＭＯ８Ｉ−ランジスタからなる複数の
メモリセルを行列状に配置し、前記複数のメモリセルの
うち同一行に配置されたメモリセルのコントロールゲー
トを共通化すると共に同一行に配置されたメモリセルの
フローティングゲートも共通化し、セルスリットにより
フローティングゲートを各メモリセル毎に分離し、列方
向で隣接するメモリセルでは上記セルスリットを互い違
いに配置し、列方向で隣接する各２個のメモリセル毎に
素子分離絶縁膜を共通化し、前記各セルスリットを前記
素子分離絶縁膜上に配置するように構成したことを特徴
とする。
（作 用）
この発明では、列方向で隣接するメモリセルではセルス
リットを互い違いに配置し、かつこれらセルスリットを
素子分離絶縁膜上に配置させることにより、ソース領域
の電流路を十分に確保したうえでソース領域の幅が狭め
られる。
リットを互い違いに配置し、かつこれらセルスリットを
素子分離絶縁膜上に配置させることにより、ソース領域
の電流路を十分に確保したうえでソース領域の幅が狭め
られる。
（実施例）
以下、図面を参照してこの発明を実施例により説明する
。
。
第１図はこの発明に係る紫外線消去型不揮発性半導体メ
モリ装置（ＥＰＲＯＭ）のメモリセル・アレイの構成を
示すものであり、第１図（ａ）はパターン平面図、第１
図（ｂ）は同図（ａ）中のＡ−Ａ’線に沿った断面図で
ある。図において、１はそれぞれ２層ゲート構造の上層
側に設けられたコントロールゲートであり、これらコン
トロールゲート１は行方向に互いに平行して配置されて
いる。２は素子分離絶縁膜であり、これら素子分離絶縁
膜２によって各メモリセル間の素子分離がなされている
。この素子分離絶縁膜２と上記コントロールゲート１と
で挟まれた領域がドレイン領域３である。また、このコ
ントロールゲート１を挟んで上記ドレイン領域３と対向
する領域がソース領域４となる。
モリ装置（ＥＰＲＯＭ）のメモリセル・アレイの構成を
示すものであり、第１図（ａ）はパターン平面図、第１
図（ｂ）は同図（ａ）中のＡ−Ａ’線に沿った断面図で
ある。図において、１はそれぞれ２層ゲート構造の上層
側に設けられたコントロールゲートであり、これらコン
トロールゲート１は行方向に互いに平行して配置されて
いる。２は素子分離絶縁膜であり、これら素子分離絶縁
膜２によって各メモリセル間の素子分離がなされている
。この素子分離絶縁膜２と上記コントロールゲート１と
で挟まれた領域がドレイン領域３である。また、このコ
ントロールゲート１を挟んで上記ドレイン領域３と対向
する領域がソース領域４となる。
また、第１図（ａ）中に破線で示した領域は、２層ゲー
ト構造の下層側に設けられたフローティングゲート５の
境界領域、つまり第１図（ｂ）中に示すように、コント
ロールゲート１の下層に形成されたフローティングゲー
ト５が存在しない領域、セルスリット６である。なお、
第１図（ｂ）において、１１はＰ型のシリコン基板、１
２はこの基板１１とフローティングゲート５との間に設
けられたゲート間絶縁膜、１３はフローティングゲート
５とコントロールゲート１との間に設けられたゲート間
絶縁膜である。
ト構造の下層側に設けられたフローティングゲート５の
境界領域、つまり第１図（ｂ）中に示すように、コント
ロールゲート１の下層に形成されたフローティングゲー
ト５が存在しない領域、セルスリット６である。なお、
第１図（ｂ）において、１１はＰ型のシリコン基板、１
２はこの基板１１とフローティングゲート５との間に設
けられたゲート間絶縁膜、１３はフローティングゲート
５とコントロールゲート１との間に設けられたゲート間
絶縁膜である。
この発明では、第１図（ａ）で示されるように、列方向
で隣接するメモリセルではセルスリット６を互い違いに
配置している。これにより、ソース領域４において、互
い違いにセルスリット６が存在することになるので、電
流路を十分に確保しつつ、ソース領域４の幅を狭めるこ
とができる。また、列方向で隣接するメモリセルに共通
化する素子分離絶縁膜２上で、セルスリット６に食われ
ずにフローティングゲート５の領域を増大させることが
できる。
で隣接するメモリセルではセルスリット６を互い違いに
配置している。これにより、ソース領域４において、互
い違いにセルスリット６が存在することになるので、電
流路を十分に確保しつつ、ソース領域４の幅を狭めるこ
とができる。また、列方向で隣接するメモリセルに共通
化する素子分離絶縁膜２上で、セルスリット６に食われ
ずにフローティングゲート５の領域を増大させることが
できる。
従って、コントロールゲート１及びフローティングゲー
ト５からなる２層ゲートを伸ばすことができるので、基
板１１とフローティングゲート５との間の容量Ｃ１は従
来と同じだとしても、フローティングゲート５とコント
ロールゲート１との間の容量Ｃ２は大きくなる。
ト５からなる２層ゲートを伸ばすことができるので、基
板１１とフローティングゲート５との間の容量Ｃ１は従
来と同じだとしても、フローティングゲート５とコント
ロールゲート１との間の容量Ｃ２は大きくなる。
また、それぞれのメモリセルの素子分離絶縁膜２の片側
だけは直線的なパターンが形成されるので、パターンの
縮小化に寄与する。また、露光工程で両側が凸形で丸く
なる従来の素子分離絶縁膜０ のパターンに比べてセルトランジスタ形成後の幅のばら
つきが軽減できる利点もある。
だけは直線的なパターンが形成されるので、パターンの
縮小化に寄与する。また、露光工程で両側が凸形で丸く
なる従来の素子分離絶縁膜０ のパターンに比べてセルトランジスタ形成後の幅のばら
つきが軽減できる利点もある。
上記実施例によれば、例えば基板１１とフローティング
ゲート５との間の面積Ｓ１が従来のものと同一だとする
と、フローティングゲート５とコントロールゲート１と
の間の面積Ｓ２は従来の第３図のものと比べて１．４倍
大きくなる。通常、フローティングゲート５とコントロ
ールゲート１との間のゲート間絶縁膜１３の膜厚は絶縁
耐圧の関係上、基板１１とフローティングゲート５との
間のゲート間絶縁膜１２の膜厚より１．５倍程度厚い。
ゲート５との間の面積Ｓ１が従来のものと同一だとする
と、フローティングゲート５とコントロールゲート１と
の間の面積Ｓ２は従来の第３図のものと比べて１．４倍
大きくなる。通常、フローティングゲート５とコントロ
ールゲート１との間のゲート間絶縁膜１３の膜厚は絶縁
耐圧の関係上、基板１１とフローティングゲート５との
間のゲート間絶縁膜１２の膜厚より１．５倍程度厚い。
そこで、前記Ｃ１を１とした場合、従来例ではＣ２−２
，１、この発明の実施例ではＣ２−２，９となる。従っ
て、合成容量Ｃ−Ｃ，・Ｃ２／（ＣＩ＋０２）は、従来
例ではＣ−０，６８、この発明の実施例ではＣ−０，７
４となる。よって、飽和領域での電流は従来より１０％
多く流すことができ、動作の高速化が図れる。また、コ
ントロールゲート１に電圧Ｖをかけてフローティングゲ
ート５に電子を注入する注入効率を決める、ゲート間１ 絶縁膜１２にかかる電圧は、従来例では０．６８Ｖ。
，１、この発明の実施例ではＣ２−２，９となる。従っ
て、合成容量Ｃ−Ｃ，・Ｃ２／（ＣＩ＋０２）は、従来
例ではＣ−０，６８、この発明の実施例ではＣ−０，７
４となる。よって、飽和領域での電流は従来より１０％
多く流すことができ、動作の高速化が図れる。また、コ
ントロールゲート１に電圧Ｖをかけてフローティングゲ
ート５に電子を注入する注入効率を決める、ゲート間１ 絶縁膜１２にかかる電圧は、従来例では０．６８Ｖ。
この発明の実施例では０．７４Ｖとなり、より多くの電
子が注入できる。
子が注入できる。
［発明の効果］
以上説明したようにこの発明によれば、素子分離絶縁膜
のパターンの変更により、微細化が向上しつつフローテ
ィングゲートとコントロールゲートからなる２層ゲート
のパターン面積を大きくして動作の高速化が実現され、
しかもばらつきを抑えたセルトランジスタの形成ができ
る紫外線消去型不揮発性半導体メモリ装置が提供できる
。
のパターンの変更により、微細化が向上しつつフローテ
ィングゲートとコントロールゲートからなる２層ゲート
のパターン面積を大きくして動作の高速化が実現され、
しかもばらつきを抑えたセルトランジスタの形成ができ
る紫外線消去型不揮発性半導体メモリ装置が提供できる
。
第１図（ａ）はこの発明に係るＥＰＲＯＭのセル構造の
一実施例による構成を示すパターン平面図、第１図（ｂ
）は同図（ａ）中のＡＡ′線に沿った断面図、第２図（
ａ）は従来のＥＰＲＯＭのセル構造を示すパターン平面
図、第２図（ｂ）は同図（ａ）中のＡ−Ａ’線に沿った
断面図、第２図（Ｃ）は同図（ａ）中のＢ−Ｂ’線に沿
う断面図、第３図は従来のＥＰＲＯＭのセ２ ル構造を示す一部のパターン平面図である。 １・・・コントロールゲート、２・・・素子分離絶縁膜
、３・・・ドレイン領域、４・・・ソース領域、５・・
・フローティングゲート、１１・・・シリコン基板、１
２．１３・・・ゲート間絶縁膜。
一実施例による構成を示すパターン平面図、第１図（ｂ
）は同図（ａ）中のＡＡ′線に沿った断面図、第２図（
ａ）は従来のＥＰＲＯＭのセル構造を示すパターン平面
図、第２図（ｂ）は同図（ａ）中のＡ−Ａ’線に沿った
断面図、第２図（Ｃ）は同図（ａ）中のＢ−Ｂ’線に沿
う断面図、第３図は従来のＥＰＲＯＭのセ２ ル構造を示す一部のパターン平面図である。 １・・・コントロールゲート、２・・・素子分離絶縁膜
、３・・・ドレイン領域、４・・・ソース領域、５・・
・フローティングゲート、１１・・・シリコン基板、１
２．１３・・・ゲート間絶縁膜。
Claims (2)
- （１）コントロールゲート及びフローティングゲートを
有する２層ゲート構造のＭＯＳトランジスタからなる複
数のメモリセルを行列状に配置し、前記複数のメモリセ
ルのうち同一行に配置されたメモリセルのコントロール
ゲートを共通化すると共に同一行に配置されたメモリセ
ルのフローティングゲートも共通化し、 セルスリットによりフローティングゲートを各メモリセ
ル毎に分離し、 列方向で隣接するメモリセルでは上記セルスリットを互
い違いに配置し、 列方向で隣接する各２個のメモリセル毎に素子分離絶縁
膜を共通化し、 前記各セルスリットを前記素子分離絶縁膜上に配置する
ように構成したことを特徴とする紫外線消去型不揮発性
半導体メモリ装置。 - （２）前記各メモリセルにおけるコントロールゲート及
びフローティングゲートの一部を前記素子分離絶縁膜上
で列方向に延在させたことを特徴とする請求項１記載の
紫外線消去型不揮発性半導体メモリ装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2021556A JPH088316B2 (ja) | 1990-01-31 | 1990-01-31 | 紫外線消去型不揮発性半導体メモリ装置 |
| US07/648,131 US5255219A (en) | 1990-01-31 | 1991-01-30 | Ultraviolet-erasable type nonvolatile semiconductor memory device having asymmetrical field oxide structure |
| EP91101282A EP0440222B1 (en) | 1990-01-31 | 1991-01-31 | Ultraviolet-erasable type nonvolatile semiconductor memory device having asymmetrical field oxide structure |
| KR1019910001602A KR940010570B1 (ko) | 1990-01-31 | 1991-01-31 | 자외선 소거형 불휘발성 반도체 메모리장치 |
| DE69102151T DE69102151T2 (de) | 1990-01-31 | 1991-01-31 | Durch ultraviolette Strahlung löschbare, nichtflüchtige Halbleiterspeichervorrichtung mit einer asymmetrischen Feldoxid-Struktur. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2021556A JPH088316B2 (ja) | 1990-01-31 | 1990-01-31 | 紫外線消去型不揮発性半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03225965A true JPH03225965A (ja) | 1991-10-04 |
| JPH088316B2 JPH088316B2 (ja) | 1996-01-29 |
Family
ID=12058285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|---|---|---|
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Families Citing this family (5)
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|---|---|---|---|---|
| US5790452A (en) * | 1996-05-02 | 1998-08-04 | Integrated Device Technology, Inc. | Memory cell having asymmetrical source/drain pass transistors and method for operating same |
| KR100227625B1 (ko) * | 1996-11-04 | 1999-11-01 | 김영환 | 반도체 소자의 테스트 패턴 제조방법 |
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| KR102109462B1 (ko) * | 2013-06-13 | 2020-05-12 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 및 그 제조방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63150971A (ja) * | 1986-12-13 | 1988-06-23 | Nec Corp | 不揮発性メモリ |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4317272A (en) * | 1979-10-26 | 1982-03-02 | Texas Instruments Incorporated | High density, electrically erasable, floating gate memory cell |
| JPS56108259A (en) * | 1980-02-01 | 1981-08-27 | Hitachi Ltd | Semiconductor memory device |
| US4608751A (en) * | 1980-04-07 | 1986-09-02 | Texas Instruments Incorporated | Method of making dynamic memory array |
| JPS5898978A (ja) * | 1981-12-08 | 1983-06-13 | Matsushita Electronics Corp | 不揮発性メモリ |
| JPS5922358A (ja) * | 1982-07-28 | 1984-02-04 | Toshiba Corp | 半導体記憶装置 |
| DE3482847D1 (de) * | 1983-04-18 | 1990-09-06 | Toshiba Kawasaki Kk | Halbleiterspeichervorrichtung mit einem schwebenden gate. |
| JPH07120716B2 (ja) * | 1985-03-30 | 1995-12-20 | 株式会社東芝 | 半導体記憶装置 |
| JPS62163376A (ja) * | 1986-01-14 | 1987-07-20 | Fujitsu Ltd | 半導体記憶装置の製造方法 |
| JPH0815206B2 (ja) * | 1986-01-30 | 1996-02-14 | 三菱電機株式会社 | 半導体記憶装置 |
| US4766473A (en) * | 1986-12-29 | 1988-08-23 | Motorola, Inc. | Single transistor cell for electrically-erasable programmable read-only memory and array thereof |
| US4829351A (en) * | 1987-03-16 | 1989-05-09 | Motorola, Inc. | Polysilicon pattern for a floating gate memory |
| IT1217403B (it) * | 1988-04-12 | 1990-03-22 | Sgs Thomson Microelectronics | Matrice di memoria a tovaglia con celle eprom sfalsate |
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| IT1228720B (it) * | 1989-03-15 | 1991-07-03 | Sgs Thomson Microelectronics | Matrice a tovaglia di celle di memoria eprom con giunzioni sepolte, accessibili singolarmente mediante decodifica tradizionale. |
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63150971A (ja) * | 1986-12-13 | 1988-06-23 | Nec Corp | 不揮発性メモリ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7105407B2 (en) | 2003-05-16 | 2006-09-12 | Oki Electric Industry Co., Ltd. | Method of fabricating semiconductor device |
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