JPH03225965A - 紫外線消去型不揮発性半導体メモリ装置 - Google Patents

紫外線消去型不揮発性半導体メモリ装置

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JPH03225965A
JPH03225965A JP2021556A JP2155690A JPH03225965A JP H03225965 A JPH03225965 A JP H03225965A JP 2021556 A JP2021556 A JP 2021556A JP 2155690 A JP2155690 A JP 2155690A JP H03225965 A JPH03225965 A JP H03225965A
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gate
cell
insulating film
element isolation
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勝也 酒井
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    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B69/00Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

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  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [発明の目的] (産業上の利用分野) この発明は2層ゲート構造のMOSトランジスタをメモ
リセルとして用いた紫外線消去型不揮発性半導体メモリ
装置に関する。
(従来の技術) フローティングゲート及びコントロールゲートを有する
2層ゲート構造のMOSトランジスタをメモリセルとし
て備えた紫外線消去型不揮発性半導体メモリ装置(以下
、EPROMと称する)では、メモリセルのフローティ
ングゲートに選択的に電荷、例えば電子を蓄積させるこ
とによって、データのプログラムが行われ、紫外線の照
射によってデータの一括消去が行われる。
第2図は従来のEPROMのメモリセル・アレイの構成
を示すものであり、第2図(a)はパターン平面図、第
2図(b)は同図(a)中のA−A′線に沿った断面図
、第2図(C)は同図(a)中のB−B’線に沿った断
面図である。図において、21はそれぞれ2層ゲート構
造の上層側に設けられたコントロールゲートであり、こ
れらコントロールゲート21は行方向に互いに平行して
配置されている。22は素子分離絶縁膜であり、これら
素子分離絶縁膜22によって各メモリセル間の素子分離
がなされている。この素子分離絶縁膜22と上記コント
ロールゲート21とで挾まれた領域がドレイン領域23
である。また、このコントロールゲート21を挟んで上
記ドレイン領域23と対向する領域がソース領域24と
なる。
また、第2図(a)中に破線で示した領域は、2層ゲー
ト構造の下層側に設けられたフローティングゲートの境
界領域、つまり第2図(b)中に示すように、コントロ
ールゲート21の下層に形成されたフローティングゲー
ト25が存在しない領域であり、セルスリット26と呼
ばれている。なお、第2図(b)において、31はP型
のシリコン基板、32はこの基板31とフローティング
ゲート25との間に設けられたゲート間絶縁膜、33は
フローティングゲート25とコントロールゲート21と
の間に設けられたゲート間絶縁膜である。
このように、上記メモリセル・アレイでは、メモリセル
が行列状に配置され、かつ各メモリセルは第2図(C)
に示すように、ドレイン領域23とソース領域24との
間の基板31上にゲート間絶縁膜32を介してフローテ
ィングゲート25が設けられ、かつこのフローティング
ゲート25上にゲート間絶縁膜33を介してコントロー
ルゲート21が設けられた構造となっている。
ところで、メモリの動作速度の高速化を図るためには、
メモリセルの電流駆動能力を向上させる必要がある。そ
のためには、基板31とフローティングゲート25との
間の容量をCI  (第2図(c)中に図示)、フロー
ティングゲート25とコントロールゲート21との間の
容量をC2(同じく第2図(c)中に図示)とすると、
これら2つの合成容量であるC1 ・C2/ (CI 
十C2)を大きくする必要がある。そのためには、C1
,02個々の容量が大きければ良い。さらに、データ書
き込み時は、基板31とフローティングゲート25との
間に加わる電界が強い程、書き込み特性が向上する。
このため、書き込み特性を考慮すると、C1よりもC2
が大きい方が望ましい。
このような理由により、フローティングゲート25を第
2図(b)のように素子分離絶縁膜22上まで延在させ
ることにより、フローティングゲート25とコントロー
ルゲート21との間の容量C2を大きくするようにして
いる。また、この容量をさらに大きくするため、従来で
は第3図のパターン平面図に示すように、素子分離絶縁
膜22上でコントロールゲート21とフローティングゲ
ート25の配線幅を一部太くしたものも開発されている
。しかし、このように配線幅を太くしたとしても、従来
では、セルスリット26を素子分離絶縁膜22のほぼ中
央に配置するようにしているため、太くしたゲート部分
はセルスリット25に食われ、一部分しか残らない。従
って、ゲートの一部分を太くしたことによる効果があま
り得られない。
一方、各メモリセルの大きさを縮小して素子の微細化を
図るための対策の一つとして、前記ソース領域24の幅
を狭めることがある。しかし、従来では第2図(a)に
示すように、各メモリセルのセルスリット26がソース
領域24を挾んで互いに対向する位置に配置されている
ので、ソース領域24の幅を狭めることには限界がある
。すなわち、セルスリット2Bは、フローティングゲー
ト25を複数のメモリセル間で一体的に形成した後、こ
のフローティングゲート25を選択的にエツチング除去
することにより形成しており、このエツチングの際に同
時にソース領域24の一部もエツチングされる。
従って、電流路として必要十分な幅W(第2図(a)に
図示)を確保するためにはソース領域24の幅をあまり
狭めることはできない。
(発明が解決しようとする課題) このように従来の紫外線消去型不揮発性半導体メモリ装
置では、動作の高速化及びメモリセルの書き込み特性の
向上並びに素子の微細化を満足に図ることができないと
いう欠点があった。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、微細化が向上しつつフローティング
ゲートとコントロールゲートからなる2層ゲートのパタ
ーン面積を大きくして動作の高速化を図る紫外線消去型
不揮発性半導体メモリ装置を提供することにある。
[発明の構成] (課題を解決するための手段) この発明の紫外線消去型不揮発性半導体メモリ装置は、
コントロールゲート及びフローティングゲートを有する
2層ゲート構造のMO8I−ランジスタからなる複数の
メモリセルを行列状に配置し、前記複数のメモリセルの
うち同一行に配置されたメモリセルのコントロールゲー
トを共通化すると共に同一行に配置されたメモリセルの
フローティングゲートも共通化し、セルスリットにより
フローティングゲートを各メモリセル毎に分離し、列方
向で隣接するメモリセルでは上記セルスリットを互い違
いに配置し、列方向で隣接する各2個のメモリセル毎に
素子分離絶縁膜を共通化し、前記各セルスリットを前記
素子分離絶縁膜上に配置するように構成したことを特徴
とする。
(作 用) この発明では、列方向で隣接するメモリセルではセルス
リットを互い違いに配置し、かつこれらセルスリットを
素子分離絶縁膜上に配置させることにより、ソース領域
の電流路を十分に確保したうえでソース領域の幅が狭め
られる。
(実施例) 以下、図面を参照してこの発明を実施例により説明する
第1図はこの発明に係る紫外線消去型不揮発性半導体メ
モリ装置(EPROM)のメモリセル・アレイの構成を
示すものであり、第1図(a)はパターン平面図、第1
図(b)は同図(a)中のA−A’線に沿った断面図で
ある。図において、1はそれぞれ2層ゲート構造の上層
側に設けられたコントロールゲートであり、これらコン
トロールゲート1は行方向に互いに平行して配置されて
いる。2は素子分離絶縁膜であり、これら素子分離絶縁
膜2によって各メモリセル間の素子分離がなされている
。この素子分離絶縁膜2と上記コントロールゲート1と
で挟まれた領域がドレイン領域3である。また、このコ
ントロールゲート1を挟んで上記ドレイン領域3と対向
する領域がソース領域4となる。
また、第1図(a)中に破線で示した領域は、2層ゲー
ト構造の下層側に設けられたフローティングゲート5の
境界領域、つまり第1図(b)中に示すように、コント
ロールゲート1の下層に形成されたフローティングゲー
ト5が存在しない領域、セルスリット6である。なお、
第1図(b)において、11はP型のシリコン基板、1
2はこの基板11とフローティングゲート5との間に設
けられたゲート間絶縁膜、13はフローティングゲート
5とコントロールゲート1との間に設けられたゲート間
絶縁膜である。
この発明では、第1図(a)で示されるように、列方向
で隣接するメモリセルではセルスリット6を互い違いに
配置している。これにより、ソース領域4において、互
い違いにセルスリット6が存在することになるので、電
流路を十分に確保しつつ、ソース領域4の幅を狭めるこ
とができる。また、列方向で隣接するメモリセルに共通
化する素子分離絶縁膜2上で、セルスリット6に食われ
ずにフローティングゲート5の領域を増大させることが
できる。
従って、コントロールゲート1及びフローティングゲー
ト5からなる2層ゲートを伸ばすことができるので、基
板11とフローティングゲート5との間の容量C1は従
来と同じだとしても、フローティングゲート5とコント
ロールゲート1との間の容量C2は大きくなる。
また、それぞれのメモリセルの素子分離絶縁膜2の片側
だけは直線的なパターンが形成されるので、パターンの
縮小化に寄与する。また、露光工程で両側が凸形で丸く
なる従来の素子分離絶縁膜0 のパターンに比べてセルトランジスタ形成後の幅のばら
つきが軽減できる利点もある。
上記実施例によれば、例えば基板11とフローティング
ゲート5との間の面積S1が従来のものと同一だとする
と、フローティングゲート5とコントロールゲート1と
の間の面積S2は従来の第3図のものと比べて1.4倍
大きくなる。通常、フローティングゲート5とコントロ
ールゲート1との間のゲート間絶縁膜13の膜厚は絶縁
耐圧の関係上、基板11とフローティングゲート5との
間のゲート間絶縁膜12の膜厚より1.5倍程度厚い。
そこで、前記C1を1とした場合、従来例ではC2−2
,1、この発明の実施例ではC2−2,9となる。従っ
て、合成容量C−C,・C2/(CI+02)は、従来
例ではC−0,68、この発明の実施例ではC−0,7
4となる。よって、飽和領域での電流は従来より10%
多く流すことができ、動作の高速化が図れる。また、コ
ントロールゲート1に電圧Vをかけてフローティングゲ
ート5に電子を注入する注入効率を決める、ゲート間1 絶縁膜12にかかる電圧は、従来例では0.68V。
この発明の実施例では0.74Vとなり、より多くの電
子が注入できる。
[発明の効果] 以上説明したようにこの発明によれば、素子分離絶縁膜
のパターンの変更により、微細化が向上しつつフローテ
ィングゲートとコントロールゲートからなる2層ゲート
のパターン面積を大きくして動作の高速化が実現され、
しかもばらつきを抑えたセルトランジスタの形成ができ
る紫外線消去型不揮発性半導体メモリ装置が提供できる
【図面の簡単な説明】
第1図(a)はこの発明に係るEPROMのセル構造の
一実施例による構成を示すパターン平面図、第1図(b
)は同図(a)中のAA′線に沿った断面図、第2図(
a)は従来のEPROMのセル構造を示すパターン平面
図、第2図(b)は同図(a)中のA−A’線に沿った
断面図、第2図(C)は同図(a)中のB−B’線に沿
う断面図、第3図は従来のEPROMのセ2 ル構造を示す一部のパターン平面図である。 1・・・コントロールゲート、2・・・素子分離絶縁膜
、3・・・ドレイン領域、4・・・ソース領域、5・・
・フローティングゲート、11・・・シリコン基板、1
2.13・・・ゲート間絶縁膜。

Claims (2)

    【特許請求の範囲】
  1. (1)コントロールゲート及びフローティングゲートを
    有する2層ゲート構造のMOSトランジスタからなる複
    数のメモリセルを行列状に配置し、前記複数のメモリセ
    ルのうち同一行に配置されたメモリセルのコントロール
    ゲートを共通化すると共に同一行に配置されたメモリセ
    ルのフローティングゲートも共通化し、 セルスリットによりフローティングゲートを各メモリセ
    ル毎に分離し、 列方向で隣接するメモリセルでは上記セルスリットを互
    い違いに配置し、 列方向で隣接する各2個のメモリセル毎に素子分離絶縁
    膜を共通化し、 前記各セルスリットを前記素子分離絶縁膜上に配置する
    ように構成したことを特徴とする紫外線消去型不揮発性
    半導体メモリ装置。
  2. (2)前記各メモリセルにおけるコントロールゲート及
    びフローティングゲートの一部を前記素子分離絶縁膜上
    で列方向に延在させたことを特徴とする請求項1記載の
    紫外線消去型不揮発性半導体メモリ装置。
JP2021556A 1990-01-31 1990-01-31 紫外線消去型不揮発性半導体メモリ装置 Expired - Lifetime JPH088316B2 (ja)

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