JP2796257B2 - 不揮発性メモリ・セル - Google Patents

不揮発性メモリ・セル

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JP2796257B2 JP6325655A JP32565594A JP2796257B2 JP 2796257 B2 JP2796257 B2 JP 2796257B2 JP 6325655 A JP6325655 A JP 6325655A JP 32565594 A JP32565594 A JP 32565594A JP 2796257 B2 JP2796257 B2 JP 2796257B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、２層の多結晶シリコ
ンを有する不揮発性メモリ・セル、特に電荷領域にてア
ナログ計算デバイスに使用するために設計された電気的
に消去可能なメモリ・セル（フラッシュＥＥＰＲＯＭ）
に関するものである。上述したアナログ計算デバイス
は、アナログ形態の入力信号を処理して矢張りアナログ
形態の出力信号を供給するために設計され且つパターン
認識装置用結合メモリ、デジタル・データ伝送エラーの
訂正用結合メモリ、Ｄ／Ａコンバータ、及びニューラル
・ネットワークで使用される。
【０００２】
【従来の技術】既知のタイプのフラッシュＥＥＰＲＯＭ
メモリ・セル２０を示す図５及び図６を参照すれば、半
導体材料の基板に形成されたソース領域２８及びドレイ
ン領域２１、並びにこれらソース領域２８とドレイン領
域２１の間のチャネル領域２４が示されている。このチ
ャネル領域２４の上方には、薄い誘電材料層２６によっ
て基板から分離された浮遊ゲート２３がある。この浮遊
ゲート２３の上方には、第２の誘電材料層２７によって
浮遊ゲート２３から分離された制御ゲート２２がある。
【０００３】ソース領域２８とドレイン領域２１の間で
能動領域とも呼ばれるチャネル領域２４は、汎用フラッ
シュＥＥＰＲＯＭメモリ・セルの主要なキャパシタンス
を示す図４に記号で示された、浮遊ゲート２３へのキャ
パシタンスＣｃｈを閾値上に呈する。図４は、浮遊ゲー
ト２３とソース領域２８の間のキャパシタンスＣｆｓ及
び浮遊ゲート２３とドレイン領域２１の間のキャパシタ
ンスＣｆｄから成る２つのいわゆる“重なる”キャパシ
タンスも示す。
【０００４】従来の技術では、上述したアナログ計算デ
バイスは、デジタル回路で提供される。しかしながら、
デジタル回路を使うと、アナログ入力信号をデジタル信
号に変換し、信号をデジタル形態で処理し、そして上記
信号をアナログ形態に再変換する必要がある。
【０００５】
【発明が解決しようとする課題】上述したアナログ計算
デバイスの回路構成がかなり複雑なことは、低い消耗及
び低い消費電力でより高い計算能力を得るために同一チ
ップ上に極めて多数の回路さえ集積する現在の傾向とは
対照的である。
【０００６】この発明の基礎をなす技術的問題は、非線
形特性を有し、アナログ・モードでプログラムでき、特
別小さい集積面積を占める極めて高密度のアナログ計算
デバイスを提供することを可能にするような非常に小さ
なサイズの容量性素子を当業者が入手できるようにする
ことである。
【０００７】
【課題を解決するための手段】この問題は、上述したタ
イプの２層の多結晶シリコンを有し且つ特許請求の範囲
の特徴部分に規定された不揮発性メモリ・セルによって
解決される。
【０００８】
【実施例】問題のデバイスの特徴及び利点は、添付図面
に一例として示された望ましい実施例についての以下の
説明から明らかである。
【０００９】図７及び図８は、この発明に係るフラッシ
ュＥＥＰＲＯＭメモリ・セル３０を示す。ソース領域３
８及びドレイン領域３１（それぞれのコンタクトは符号
３９と３５で示されている）は、半導体材料の基板中に
作られている。
【００１０】メモリ・セル２０と３０の主な相違は能動
チャネル領域３４の構成にある。このチャネル領域３４
は、ソース領域３８とドレイン領域３１の間でゾーンに
直接延びるのみならず、このゾーンに隣接し且つ同様に
浮遊ゲート３３及び制御ゲート３２の下の方にある２つ
の横ゾーンにも延びる。浮遊ゲート３３及び制御ゲート
３２は、この発明にしたがって広げられたチャネル領域
３４を覆うことを保証しなければならないので、メモリ
・セル２０よりも寸法が大きい。その上、浮遊ゲート３
３とソース領域３８の間及び浮遊ゲート３３とドレイン
領域３１の間で重なる２つのキャパシタンスの値を変え
ずに保持するために、チャネル領域３４のキャパシタン
ス値を増すと、チャネル領域３４は望ましい実施例の断
面構造を示す。
【００１１】この結果、チャネル領域３４の長さＬ’は
メモリ・セル２０のチャネル領域３４の長さＬよりも大
きくなり得る。しかし、これはメモリ・セル３０の通常
のプログラマビリテイを危うくしない。チャネル領域３
４は、当業者に周知のリソグラフィク技術と調和して厚
い酸化物領域によって基板に作られる。なお、図８にお
いて３６及び３７は誘電材料の層である。
【００１２】不揮発性メモリ・セルを使用する、電荷領
域でのアナログ計算デバイスでは、メモリ・セルは、或
る電位差が印加される時にセルによって貯えられた電荷
量を測定することにより非線形特性を持つコンデンサと
して使用される。セルの非線形特性は、メモリ・セルの
同一ＭＯＳ電界効果トランジスタ構造から導出される。
【００１３】ＭＯＳデバイスでは、チャネル領域に貯え
られた電荷は、ゲート電圧（ＶG）がデバイスの閾値電
圧（ＶT）よりも低い時に殆どゼロであり、そして第１
の近似ではゲート電圧（ＶG）が閾値電圧（ＶT）よりも
高い時に（ＶG−ＶT）で線形である。図１は、ゲート電
圧（ＶG）と貯えた電荷（Ｑ）との間の理想的な特性曲
線を示す。
【００１４】フラッシュＥＥＰＲＯＭタイプの既知の不
揮発性メモリ・セルの実際の特性曲線は、図２に示さ
れ、若干の寄生キャパシタンスがあるので理想的な特性
曲線とは違う。
【００１５】図４は、上述したように主要なキャパシタ
ンスがある慣用構造のフラッシュＥＥＰＲＯＭメモリ・
セルを示す。ソース領域２８とドレイン領域２１が等電
位である時に装置の“信号”を表すチャネル・キャパシ
タンス（Ｃｃｈ）は、浮遊ゲート２３とソース領域２８
の間及び浮遊ゲート２３とドレイン領域２１の間の２つ
の“重なる”キャパシタンス（Ｃｆｓ）及び（Ｃｆｄ）
と並列である。このようにして、キャパシタンス（Ｃｆ
ｓ）及び（Ｃｆｄ）に誘起された電荷は装置の“エラ
ー”信号を表す。制御ゲート２２と浮遊ゲート２３の間
にある第４のキャパシタンス（Ｃｇｆ）は他の３つのキ
ャパシタンスと直列である。通常のフラッシュＥＥＰＲ
ＯＭメモリ・セルでは、チャネル・キャパシタンス（Ｃ
ｃｈ）は、並列である２つの重なるキャパシタンスと同
じ程度の大きさであり、且つ図２の実際の特性曲線から
理解できるように図１の理想的な特性曲線から得られる
特性曲線をかなりシフトさせる。
【００１６】セル動作と妥協することなく２つの重なる
ゾーンのキャパシタンス値を下げることが不可能である
ので、この発明に係る問題の解決策は、チャネル領域３
４のキャパシタンスを増し、その結果としてソース領域
３８及びドレイン領域３１の重なる寄生キャパシタンス
（エラー）に対するチャネル・キャパシタンス（信号）
の比を増すことから成る。この発明によれば、チャネル
領域３４のキャパシタンスは、２つのサイド・ゾーン
（これら浮遊ゲート３３及び制御ゲート３２の下で延
び、広げられる。）にてソース・ドレイン方向と垂直に
チャネル領域３４の面積を広げることにより、図７及び
図８に示したように増大される。
【００１７】
【発明の効果】この解決策によれば、制御ゲート電圧
（ＶG）と制御ゲート３２に貯えた電荷（Ｑ）との間に
図３に示したタイプの特性曲線が得られ、この特性曲線
は図１の理想的な特性曲線に良く似ている。同じタイプ
の他のメモリ・セルにおけるように、セル・プログラミ
ング動作中浮遊ゲート３３に貯えられる電荷の量を変え
ることにより、閾値電圧（ＶT）従ってメモリ・セルの
特性曲線を連続的に変えることが可能である。特許請求
の保護範囲を超えることなく、上述した実施例について
諸要素を種々、変更し、統合し、また置換することがで
きるのは明らかである。
【図面の簡単な説明】
【図１】電荷領域にてアナログ計算デバイスで使用する
ために設計された仮想のフラッシュＥＥＰＲＯＭメモリ
・セルの制御ゲートに貯えられた電荷（Ｑ）と制御ゲー
ト電圧（ＶG）との間の理想的な特性曲線を示すグラフ
である。
【図２】フラッシュＥＥＰＲＯＭメモリ・セルの制御ゲ
ートに貯えられた電荷（Ｑ）と制御ゲート電圧（ＶG）
との間の実際の特性曲線を示すグラフである。
【図３】この発明に係る標準のフラッシュＥＥＰＲＯＭ
メモリ・セルの制御ゲートに貯えられた電荷（Ｑ）と制
御ゲート電圧（ＶG）との間の実際の特性曲線を示すグ
ラフである。
【図４】フラッシュＥＥＰＲＯＭメモリ・セルの慣用の
構造を示す断面図であって、主なキャパシタンスも示
す。
【図５】標準のフラッシュＥＥＰＲＯＭメモリ・セルの
平面図である。
【図６】標準のフラッシュＥＥＰＲＯＭメモリ・セルの
断面図である。
【図７】この発明に係るフラッシュＥＥＰＲＯＭメモリ
・セルの平面図である。
【図８】この発明に係るフラッシュＥＥＰＲＯＭメモリ
・セルの断面図である。
【符号の説明】
３０ フラッシュＥＥＰＲＯＭメモリ・セル ３１ ドレイン領域 ３２ 制御ゲート ３３ 浮遊ゲート ３４ チャネル領域 ３６，３７ 誘電材料層 ３８ ソース領域
フロントページの続き (72)発明者 マルコ・サバティーニ イタリア国、25100 ブレシャ、ヴィ ア・ロッカ・ダンフォ ７ (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8247 H01L 29/788 H01L 29/792

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体材料の基板にモノリシックに集積さ
    れた２層の多結晶シリコンを有し且つソース領域（３
    ８）、ドレイン領域（３１）、これらソース領域とドレ
    イン領域の問のチャネル領域（３４）、前記２層のうち
    の一方で作られた浮遊ゲート（３３）、及びこの浮遊ゲ
    ートの上方に設けられ、前記２層のうちの他方で作られ
    且つ誘電材料の少なくとも１つの層（３７）によって前
    記浮遊ゲートから分離された制御ゲート（３２）を備
    え、前記浮遊ゲート及び前記制御ゲートの両方が誘電材
    料の薄い層（３６）で覆われている少なくとも前記チャ
    ネル領域上で延びている不揮発性メモリ・セルにおい
    て、前記チャネル領域の少なくとも一部の幅が前記ソー
    ス領域及び前記ドレイン領域に隣接するチャネル・ゾー
    ンの幅よりも大きいことを特徴とする不揮発性メモリ・
    セル。
  2. 【請求項２】 前記ソース領域及び前記ドレイン領域に
    隣接する前記チャネル・ゾーンを除いた前記チャネル領
    域の部分の幅が前記ソース領域及び前記ドレイン領域に
    隣接する前記チャネル・ゾーンの幅よりも小さくないこ
    とを特徴とする請求項１の不揮発性メモリ・セル。
  3. 【請求項３】 前記ソース領域と前記ドレイン領域の間
    の前記チャネル領域がソース・ドレイン方向に垂直な方
    向に延ばされて、拡大された面積を形成することを特徴
    とする請求項１の不揮発性メモリ・セル。
JP6325655A 1993-12-31 1994-12-27 不揮発性メモリ・セル Expired - Lifetime JP2796257B2 (ja)

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EP93830538A EP0661756B1 (en) 1993-12-31 1993-12-31 Non-volatile memory cell with double polisilicon level
IT93830538.0 1993-12-31

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JPH07326680A JPH07326680A (ja) 1995-12-12
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EP0661756A1 (en) 1995-07-05
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US5592418A (en) 1997-01-07
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