JPS5974679A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS5974679A JPS5974679A JP18580382A JP18580382A JPS5974679A JP S5974679 A JPS5974679 A JP S5974679A JP 18580382 A JP18580382 A JP 18580382A JP 18580382 A JP18580382 A JP 18580382A JP S5974679 A JPS5974679 A JP S5974679A
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- Japan
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- drain
- floating gate
- region
- gate
- semiconductor memory
- Prior art date
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- Pending
Links
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- 239000002784 hot electron Substances 0.000 claims abstract description 9
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、なだれ降伏により発生するホットエレクト
ロンを、浮遊ゲートに蓄積し、情報を記憶する半導体記
憶装置の改良に関するものである。
ロンを、浮遊ゲートに蓄積し、情報を記憶する半導体記
憶装置の改良に関するものである。
第１図は従来のこの種の半導体記憶装置の平面図、第２
図は第１図のＩＩ −ＩＩ線での断面図、第３図は第１
図のＩＩ −ＩＩＩ線での断面図である。図において、
（１）はシリコン基板、（２）はフィールド酸化膜、（
３）はゲート酸化膜、（４）は浮遊ゲート、（５）はコ
ントロールゲート、（６）は層間絶縁膜、（７）は表面
保護膜、（８）はドレイン、（９）はソース、（１０）
はチャネル部分である。なお、第１図は表面保礁膜（７
）を除去した状態で示しである。
図は第１図のＩＩ −ＩＩ線での断面図、第３図は第１
図のＩＩ −ＩＩＩ線での断面図である。図において、
（１）はシリコン基板、（２）はフィールド酸化膜、（
３）はゲート酸化膜、（４）は浮遊ゲート、（５）はコ
ントロールゲート、（６）は層間絶縁膜、（７）は表面
保護膜、（８）はドレイン、（９）はソース、（１０）
はチャネル部分である。なお、第１図は表面保礁膜（７
）を除去した状態で示しである。
次に動作について説明する。ドレイン（８）に近い空乏
層領域で、なだれ降伏により発生したホットエレクトロ
ンの一音すは、シリコン基板（１）とゲート酸化膜（３
）との界面のエネルギー障壁を乗υ越え、コントロール
ゲート（５）がつくるグー１酸化膜（３）中の電界によ
り酸化膜（３）の中を流れ、浮遊ゲート（４）に落ち込
み、蓄積される。浮遊ゲート（４）は、層間絶縁膜（６
）と、ゲート酸化膜（３）とにより外部から完全に絶縁
されているので、エレクトロンは、長時間、安定に保持
され、記憶機能を持つことになる。
層領域で、なだれ降伏により発生したホットエレクトロ
ンの一音すは、シリコン基板（１）とゲート酸化膜（３
）との界面のエネルギー障壁を乗υ越え、コントロール
ゲート（５）がつくるグー１酸化膜（３）中の電界によ
り酸化膜（３）の中を流れ、浮遊ゲート（４）に落ち込
み、蓄積される。浮遊ゲート（４）は、層間絶縁膜（６
）と、ゲート酸化膜（３）とにより外部から完全に絶縁
されているので、エレクトロンは、長時間、安定に保持
され、記憶機能を持つことになる。
実際の記憶装置では、浮遊ゲート（４）にエレクトロン
が蓄積された状態（データ書き込み状態）と、空の状態
（消去状態）とにより、情報が記憶されるＯ 従来の半導体記憶装置は、以上のように構成されている
ので、データ書き込み効率を上げるには、ホットエレク
トロンの注入効率を上けることが必要でドレイン電圧を
上げたり、ドレイン接合耐圧を下げたり、ゲート酸化膜
を薄くしたりする必要があった。このため、装置のＷｊ
ｒｌ量が低下したり、使用中に特性が劣化するなどの欠
点があった。
が蓄積された状態（データ書き込み状態）と、空の状態
（消去状態）とにより、情報が記憶されるＯ 従来の半導体記憶装置は、以上のように構成されている
ので、データ書き込み効率を上げるには、ホットエレク
トロンの注入効率を上けることが必要でドレイン電圧を
上げたり、ドレイン接合耐圧を下げたり、ゲート酸化膜
を薄くしたりする必要があった。このため、装置のＷｊ
ｒｌ量が低下したり、使用中に特性が劣化するなどの欠
点があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、ドレイン側のチャネル幅を広くし
て、ホットエレクトロンの注入効率を上げることにより
、書き込み効率を向上した半導体記憶装置を提供するこ
とを目的としている０以下、この発明の第１の実施例を
図について説明する。第４図はその平面図で、従来例と
同等部分は同一符号で示す。（１０ａ）はこの実施例の
チャネル部分で、チャネル部分（ｌｏａ）のドレイン（
８）側の幅を広くした以外は従来装置と同一の構造であ
るＯ 次にこの実施例の動作について説明する。ドレイン（８
）に近い空乏層領域で、なだれ降伏により発生したホッ
トエレクトロンの一部は、コントロールゲート（５）が
つくる知、界によって、浮遊ゲート（４）に注入され蓄
積されるか、ドレイン（ｇｉ ＠ＩＪのチャネル幅を広
くとった分たけ、注入効率か上がる。
めになされたもので、ドレイン側のチャネル幅を広くし
て、ホットエレクトロンの注入効率を上げることにより
、書き込み効率を向上した半導体記憶装置を提供するこ
とを目的としている０以下、この発明の第１の実施例を
図について説明する。第４図はその平面図で、従来例と
同等部分は同一符号で示す。（１０ａ）はこの実施例の
チャネル部分で、チャネル部分（ｌｏａ）のドレイン（
８）側の幅を広くした以外は従来装置と同一の構造であ
るＯ 次にこの実施例の動作について説明する。ドレイン（８
）に近い空乏層領域で、なだれ降伏により発生したホッ
トエレクトロンの一部は、コントロールゲート（５）が
つくる知、界によって、浮遊ゲート（４）に注入され蓄
積されるか、ドレイン（ｇｉ ＠ＩＪのチャネル幅を広
くとった分たけ、注入効率か上がる。
−例として第４図で、ソース（９）側のチャネル幅をａ
とし、ドレイン（８）側を２ａとした場合を渚える。こ
のとき、チャネル長さはｂｌ ドレイン（８）側からｂ
１５のところで、チャイ、ル幅が広くなっているとする
。
とし、ドレイン（８）側を２ａとした場合を渚える。こ
のとき、チャネル長さはｂｌ ドレイン（８）側からｂ
１５のところで、チャイ、ル幅が広くなっているとする
。
データの咽き込みによる浮遊ゲート（４）の電位の変化
は、次式で近似できる。
は、次式で近似できる。
Ｖ（ｔ）＝ Ｖｏ （１−ｅ−Ｒｏ） −−−−−−−
（１〕ここで、Ｖｏは書き込みによる浮遊ゲート（４）
の電位の飽和値、Ｃは浮遊ゲート（４）の容量、Ｒは発
生したホットエレクトロンが、浮遊ゲート（４）に注入
されるまでの抵抗に相当する。
（１〕ここで、Ｖｏは書き込みによる浮遊ゲート（４）
の電位の飽和値、Ｃは浮遊ゲート（４）の容量、Ｒは発
生したホットエレクトロンが、浮遊ゲート（４）に注入
されるまでの抵抗に相当する。
＠き込み速肪の時定数は次式となる。
τ ＝Ｒ−０
ここで、εはケート酸化膜（３）の誘電率、ｄはゲート
酸化膜（３）の膜厚、Ｓは浮遊ゲート（４）のゲート部
分の面積である。
酸化膜（３）の膜厚、Ｓは浮遊ゲート（４）のゲート部
分の面積である。
従来の装置における時定数τ１と、この実施例装置にお
ける時定数τ２とを比べると、次のようになる。
ける時定数τ２とを比べると、次のようになる。
ｒｌ−一・、Ｒｅ５＝ Ｈ・（、、、、）（ａ−ｂ）＝
；ａａｂ ３ ε・ｂ τ２ ＝ −（）’（ａ−ｂ＋−）＝−・−エＱ、６．
τ】ｄ ｃｉ’−２ａ ５ ５ ｔｔ争
ｄここで、αはＲがドレイン（８）側のチャネル幅に反
比例することを関係つけている定数である。
；ａａｂ ３ ε・ｂ τ２ ＝ −（）’（ａ−ｂ＋−）＝−・−エＱ、６．
τ】ｄ ｃｉ’−２ａ ５ ５ ｔｔ争
ｄここで、αはＲがドレイン（８）側のチャネル幅に反
比例することを関係つけている定数である。
したがって、この例では、ドレイン狽ｌのチャネル幅を
２倍に拡張するだけで、書き込み時間が０．６倍に短縮
されたことになる。
２倍に拡張するだけで、書き込み時間が０．６倍に短縮
されたことになる。
なお、上記第１の実施例では、ドレイン側のチャネル幅
を広くする方法として、拡張部分を三角形にしたが、第
５図および第６図にそれぞれ示す第２および第３の実施
例のように、曲線や四角形を用いてもよい。
を広くする方法として、拡張部分を三角形にしたが、第
５図および第６図にそれぞれ示す第２および第３の実施
例のように、曲線や四角形を用いてもよい。
以上のように、この発明によれば、ドレイン側チャネル
幅を広くしたので、従来装置の基本構造を変更すること
なく、書き込み効率を向上させる効果がある。
幅を広くしたので、従来装置の基本構造を変更すること
なく、書き込み効率を向上させる効果がある。
【図面の簡単な説明】
第１図は従来の半導体記憶装置をその表面保護膜を除去
Ｌ７た状態で示す平面図、第２図および第５図はそれぞ
れ第１図のＩＩ −ＩＩ線およびＩＩＩ −１ｕ線での
断面図、第４図、第５図および第６図はこの発明の第１
．第２および第３の実施例をその表面保護膜を除去した
状態で示す平面図である。 図において、＋１＋は半導体基板、（２）はフィールド
酸化膜、（３）はゲート酸化膜、（４）は浮遊ゲート、
（５）はコントロールゲート、［６１は胎間絶に膜、（
８）はドレイン領域、（９）はソース領域、［１０）は
チャネル領域である。 なお、図中ｌｉｄ］−行号は同−且たけ相当部分を示す
。 代理人 葛 野 信 −（外１名） 第１図 第３１×１ 第４図 第５図 第６図
Ｌ７た状態で示す平面図、第２図および第５図はそれぞ
れ第１図のＩＩ −ＩＩ線およびＩＩＩ −１ｕ線での
断面図、第４図、第５図および第６図はこの発明の第１
．第２および第３の実施例をその表面保護膜を除去した
状態で示す平面図である。 図において、＋１＋は半導体基板、（２）はフィールド
酸化膜、（３）はゲート酸化膜、（４）は浮遊ゲート、
（５）はコントロールゲート、［６１は胎間絶に膜、（
８）はドレイン領域、（９）はソース領域、［１０）は
チャネル領域である。 なお、図中ｌｉｄ］−行号は同−且たけ相当部分を示す
。 代理人 葛 野 信 −（外１名） 第１図 第３１×１ 第４図 第５図 第６図
Claims (1)
- Ｄｌ 第１伝導形の半導体基板の一方の主面部に互い
に所定距前へだてて形成された第２伝導形のソース領域
およびドレイン領域、上記半導体基板の上記主面部に両
側のフールド酸化膜で幅を規制され上記ソース領域と上
記ドレイン領域との間に延びるチャネル領域、上記チャ
ネル領域上に上記半導体基板から絶縁して形成された浮
遊ゲート、並びにこの浮遊ゲートの上に上記浮遊ゲート
とは絶縁して形成され情報の書き込み読み出しを制御す
るコントロールゲートを備え、書き込み時に上記浮遊ゲ
ートと上記半導体基板との間の絶縁物のなだれ降伏によ
って生じるホットエレクトロンを上記浮遊ゲートに蓄積
して情報を記憶する半導体記憶装置において、上記チャ
ネル領域の上記ドレイン領域側の部分の幅を他の部分の
幅より広くしたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18580382A JPS5974679A (ja) | 1982-10-20 | 1982-10-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18580382A JPS5974679A (ja) | 1982-10-20 | 1982-10-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5974679A true JPS5974679A (ja) | 1984-04-27 |
Family
ID=16177156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18580382A Pending JPS5974679A (ja) | 1982-10-20 | 1982-10-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5974679A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0661756A1 (en) * | 1993-12-31 | 1995-07-05 | STMicroelectronics S.r.l. | Non-volatile memory cell with double polisilicon level |
-
1982
- 1982-10-20 JP JP18580382A patent/JPS5974679A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0661756A1 (en) * | 1993-12-31 | 1995-07-05 | STMicroelectronics S.r.l. | Non-volatile memory cell with double polisilicon level |
| US5592418A (en) * | 1993-12-31 | 1997-01-07 | Sgs-Thomson Microelectronics, S.R.L. | Non-volatile analog memory cell with double polysilicon level |
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