JPS5848967A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体記憶装置に係り、特すこ情報を電気的に
書き込み、及び消去可能な不揮発性半導体記憶装置に関
する。

電気的に情報の書き込み及び消去可能な不揮発性半導体
記憶装置（ＥＥＰＲＯＭ　）には、フローティングゲー
トを具備するＭＯ５ＦＥＴ構造が多く用いられている。

上記フローティングゲートは多結晶シリコンよりなり、
二酸化シリコン（５１０ｓ）膜で完全昏こ囲まれている
。

このＥＥＦＲＯＭに対する情報の書き込み及び消去は、
例えばトンネル効果４こより、ゲート酸化膜を越えて電
荷をフローティングゲートに注入し或いはフローティン
グゲートから電荷を播き出すことによゆ行なわれる。モ
して上記フローティングゲートの電荷の有無の状態は、
情報の読み出し動作や保存期間中に変動しないことが必
要である。

ところが−上記のフローティングゲートに対する電荷の
注入及び掃き出しの容易さと、フローティグゲートに蓄
積された電荷の洩れにくさとは相反する要求であって、
両者を両立させることは必ずしも容易ではない。

また上述の従来構造においては、各メモリセルに２つの
不純物拡散領域、すなわちソース領域及びドレイン領域
を必要とするためセル面積が太きくなり素子の集積度を
高めることが困難である。

更に情報の消去の際に消し過ぎが行なわれると、ｍチャ
ンネルの場合にはフローティングゲートに正の電荷が蓄
えられた状態となり、この電荷によりフローティングゲ
ート直下の基板表面に反転層が形成される。これを防止
する目的から７ドレツシングトランジスタをビットライ
ンとメモリセル間に配置しているためＥＥＦＲＯＭのセ
ル面積が増大し、メモリの高集積化を阻害していた。そ
こでこれらの問題を解消ＬｖＥＨＰＲＯＭの電気的特性
及び信頼性を向上させる試みがかねてより種々提唱され
ている。

例えば本願の発明者らが特願昭５５−１８２７４５号に
て提唱したＥＥＦＲＯＭは、第１図に示す如く、−導電
型の半導体基板、例えばｐ型シリコン基板１表面に形成
されたフィールド酸化膜２により画定された素子領域に
、チャネル領域３とこれに隣接する唯１個のｎ＋型拡散
領域４とを具備し、チャネル領域３上にはゲート酸化膜
（第１の絶縁膜）５と、多結晶シリコンになるフローテ
ィングゲート６と、Ｓｌ　０２膜（第２の絶縁膜７と、
コントロールゲート８とが積層されたスタックゲート構
造を有する。

なお９はｐ中型のチャネルストッパ、またコントロール
ゲート８及びｎ＋型拡散領域４はそれぞれワード＠ｗ及
ヒヒッ）４ｉＢに接続されている。

上記構造のメモリセルに対する情報の書き込みは、ビッ
ト線Ｂを接地し、ワード線Ｗを正の高電位とすること曇
こより、また消去はビット線Ｂを正の高電位としワード
線Ｗを接地電位とすることにより、トンネル効果を利用
して行なわれる。また情報の読み出しは、ビット線Ｂは
浮遊状態とし、情報を読み出すべく選択されたメモリセ
ルのワード線Ｗは所定の正電位（比較的低い）を印加し
、このときビット線Ｂに流れる電流の有無を検知するこ
と（こより行なわれる。この情報の読み出しに際し、選
択されないメモリセルのワード線Ｗは接地電位としてお
く。

この構造のＥＥＦＲＯＭはメモリセルを構成する不純物
拡散層が唯１個のみでよいので、セル面積が小となり、
素子の集積度が向上し、前述の問題点の１つが解消した
。

次いで本願の発明者らは特願昭５６−６５５４０号にて
提唱した第２図に示す構造によりＥＥＦＲＯＭの今１つ
の問題を解消した。

同図に示す構造は、ゲート酸化Ｉ！Ｘ５を２つの部分に
区分し、フィールド酸化膜２と接続する部分５′を薄く
（通常の厚さ）、残りのＶ型拡散領域４に接する部分ダ
を厚く形成した点が、上記第１図のものと異なる。本構
造においても情報の書き込へ消去、及び読み出しに際し
て各部に加える電圧は第１図に示すものと変る所はない
。ただし情報の消去はアバランシュブレークダウンを利
用して高エネルギを有する正孔をフローティングゲート
６に注入することにより行なわれる。

この構造においては、上述の如くｎ◆◆拡散領域４と接
するゲート酸化膜５“は厚く形成されているので、情報
読み出し時にビット線Ｂがたとえ正電位となっても、フ
ローティングゲート６に蓄えられている電荷が洩れ出す
ことがなく、従って情報の保持特性が著しく改善される
。

以上のように従来のＫＩＣＰＲＯＭの有する問題点のう
ち２つは解消したが今１つの難点の、消し過ぎを生じた
場合にビット線に接続する容量が増大する問題が残存す
る。

本発明は上記問題点を解消することを目的とし、そのた
め本発明はスタックゲートと逆導電型領域との間を基板
表面に平行な方向に離隔して、この両者に挾まれた領域
に第３の絶縁膜を介して対向する第３の電極が配設され
てなることを特徴とする。

以下本発明の一実施例を図面により説明する。

第３図は本発明に係る半導体記憶装置の要部であるメモ
リセル部を示す断面図で、第１図及び第２図と同一部分
は同一符号で示しである。

本実施例のメモリセルにおいては、ｐ型シリコン（ｓｉ
）基板１表面にフィールド酸化膜２にょ９画定された素
子領域Ａが、１個のｎ◆型領領域４、このｎ′″型領域
と離隔せる第４の領域１３と、この両者に挾まれた第２
の領域１３’とからな９、第１の領域ｎ上ニハ第１　ノ
５１０．膜５．及び＄２ｆ）８１０２８７を介してフロ
ーティングゲート６及びコントロールゲート８が積層さ
れたスタックゲートが設けられ、第２の領域１３′上に
は前記Ｉ１１のＳｉＯ２膜５のうち少なくともゲート酸
化膜５′より厚くされた第３１３′ の５ＩＯ２膜１４を介して第２の領域ｒと対向する第３
の電極１５が配設されている。

上記構造においてチャネル領域３はスタックゲートもし
くは第３の電極１５のいずれかと対向していることが必
要である。本実施例において第３の電極１５の一端をコ
ントロールゲート８上にまで導出して形成したのは、第
２の領域１３′全域に対して第３の電極１５を対向せし
めるためである。

また第３の電極１５と第２の領域１３′との間に介在せ
しめた第３の５ｉｎ２膜１４の厚さは、この部分におい
てトンネル効果を生じない程度の厚さが必要でそのため
ゲート酸化膜５′より当然厚いものとしなければ匁らな
い。本実施例においてはこの厚さを例えば５００〜８０
０〔λ〕として、周辺回路の８１０．膜形成工程におい
て同時に形成する。

第１のＳｉｎ、膜５のうち少なくとも第２の領域１３′
に隣接するゲート酸化１［ｓ／は、ｌ・ン専ル効果の起
や得る厚さとすることが必要で、本実施例では９〜１ｏ
Ｏ〔膿とした。そして残りの部分５“は基板１とフロー
ティングゲート６間の容量を所望の値に調節するため５
００〜ｇｏｏ（Ｘ）とした。

また本実施例では、ぎ型領域４はｔき込み時にはビット
線Ｂとして機能し、第３の電極１５はワード線Ｗに、コ
ントロールゲート８はゲート端子線Ｇに接続しである。

を実施例の装置の書き込み及び消去動作はいずれもトン
イ・ル効果を利用して行なう。

即ち電子を基板１からフローティングゲート６に注入す
る場合には、ビット線の電位をゼロとし且つワード線Ｗ
及びゲート端子線Ｇの電位を正の高電位にする。すると
基板１表面に反転層が形成され、チャネル領域３にｎ◆
型領領域４ら少なくともゲート酸化膜５′直下までチャ
ネルが形成され、このチャネルよりゲート酸化膜５′を
突き抜けて電子がフローティングゲートにトンネル注入
される。

一方フローティングゲート６に蓄えられた電子を消去す
るには、ビット線Ｂとワード線Ｗの電位を正の高電位と
し、ゲート端子線Ｇの電位をゼロとする。こうすること
により第３の電＄６１５に加えられた正の高電位により
第２の領域ｖ部にチャネルが形成され、その端部はフロ
ーティングゲート６直下にまで達するので、フローティ
ングゲート６に蓄えられていた電子はトン卑ル効果によ
り掃出される。

次に読み出しに際しては、読み出すべく選択されたセル
のワード線Ｗ及びゲート端子線Ｇを正の電位（ただし、
比較的低い）とし、ビット線Ｂを浮遊状態としておく。

このようにすると、フローティングゲート６に電子が存
在しない場合には、チャネル領域３に空乏層が大きく成
長するのに対し１　フローティングゲートに電子が存在
する場合には小さい空乏層しか形成されない。従ってワ
ード線Ｗに正の電位が印加された瞬間には、前者の場合
には空乏層が大きく成長し、ｎ゛型領領域４ら空乏層に
向かって電子が流れる。このようをこして生じる電流を
検知することにより記憶された情報°ｌ”もしくは“０
°であることを読み出すことができる。

以上述べた情報の書き込み、消去、及び読み出しの動作
機構は、前記特願昭５５−１８２７４ｉ　５６−６５５
４０号に示すものと本質的に異なる点はない。

従来のＥＥＰＲＣＭにおいては、消し過ぎが行なわれた
場合にビット線に接続する容量が増大する間を生じて正
の電荷がフローティングゲート６に蓄えられ、これによ
りチャネル領域３に反転層１６が形成されても、ワード
線Ｗは選択されたメモリ七〃以外は電位な０とされるの
で、非選択セルの第３のｔｉｓ直下の第２の領域Ｂでは
反転層の形成が抑制され、ｎ１型領域４と反転層１６と
が接続することはない。そのためビット線に接続する各
社の増大は起らず、従ってセンスアンプの平衡を崩すこ
ともない。

このように本実施例のＥＥＰＲＯＭは前記第１図及び第
２図のものと比較すればセル面積が若干太きくなるが、
通常の拡散領域を２個必要とする在来のＥＥＦＲＯＭに
比較すればなお微細化されている。

情報の保持特性は前記第２図のものと何ら変る所はなく
、しかもビット線Ｂに接続する容量が増大することもな
い。

次いで、本発明のＥＥＦＲＯＭのセンス・アンプ回路と
ビット線、ダミー・セルの具体的配置について第５図に
示す。ここに示したセンス・アンプ回路はＩＴｒｌＣｅ
ｔｔ型ＲＡＭと同一のもので形成された例である。４．
４′は第４図の逆導電層領域を示す。

ＤＣ，ＤＣ’はダミー・セルを示し、情報を蓄積するメ
モリ・セル部の面積の圀程度に設計されている。そこで
、センス・アンプ回路の動作について示す（今トンンリ
スタはｎチャネル・トランジスタと仮定）と、読み出し
前にはトランジスタＴ６のゲート端子Ｇ、ｈランリスタ
Ｔ５のグー）ＣＬに正電位を印加して、逆導電型領域４
，４′をトランジスタＴ３．Ｔ４のｖｔｈ近傍の同一電
位にセットする。この後選択されたセルが右側のときに
は左側のダミー・セルＤＣ１（セルが左側のときには右
側のダミー・セルを選択）のＤＬ及びワード緑ｖ（セル
が左側のときＤＬ’、Ｗ）４こ正電位を印加すると選択
セルのゲート部のｖｔｈが大のときには（ダミー・セル
はすべてｖｔｈ　−ｏｖのま＼にセットされているλ逆
導電型領域４′の電位は４より正方向に、選択セルのｖ
ｔｈがユＯｖのときはセル面積がダミー・セル面積より
大きいため４の電位は４′より正方向にシフトする。こ
の後トランジスタＴ６のゲートＧとトランジスタＴ１．
Ｔ２のゲートＬＥＧこ同時に正電位を印加すると４，４
′間の微小な電位差を増幅して７３．Ｔ４のラッチ回路
は安定する。

これによりセンス・アンプ回路の読み出しが終了する。

以上説明した如く本発明により、在来の拡散領域を２個
必要とする　ＥＦＲＯＭより微細化され、且つ良好な情
報保持特性を有し、しかもビット線に接続する容量が増
加すること６のない半導体記憶装置が提供される。

【図面の簡単な説明】

第１図及び第２図は従来の半導体記憶装置の説明に供す
るための要部断面図、第３図及び第４図は本発明の一実
施例を示す要部断面図、第５図は上記一実施例の装置の
読み出し信号をセンスするセンスアンプの回路図である
。 図において、ｌは半導体基板、３はチャイ・ル領域、４
は逆導電型領域、５＋　５’＋　５”は第１の絶縁膜、
６はフローティングゲート、７は第２の絶縁膜、８はコ
ントロールゲート、邦は第１の領域、１３’＄！第２の
領域、１４は第３の絶縁膜、１５は第３の電極、Ａは素
子領域を示す。

Claims (1)

1. 【特許請求の範囲】 一導電型を有する半導体基板表面に画定された素子領域
   が、１個の逆導電型領域と、該逆導電型領域と離隔せる
   第１の領域と、該第１の領域と前記逆導電型領域に挾ま
   れた第２の領域とからなり、前記第１の領域上に第１の
   絶縁膜とフローティンル グゲートと第２の絶縁膜とコントローダゲートとが積層
   されてなるスタックゲート構造を具備するとともに、前
   記第２の領域上に第３の絶縁膜と、該第３の絶縁膜を介
   して前記第２の領域と対向する第３の電極とを具備して
   なることを特徴とする半導体記憶装置。