JPS5818960A - メモリ・セル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明の分野 本発明は集積半導体メモリ構造体に係り、更に具体的に
、云えば、単一の電界効果トランジスタＣＦＥＴ　）及
び情報の２進デイジツトを記憶するための記憶キャパシ
タを用いているダイナミック型１素子メモリ・セルに係
る。

先行技術 集積半導体メモリ回路、特に本質的に記憶キャパシタ及
びスイッチを含むセルを用いている集積半導体メモリ回
路は、既に比較的高いメモリ・セル密度を達成している
。小さいメモリ・セルを形成するための最も簡単な回路
の１つが米国特許第５５８７２８６号明細書に記載され
ている。それらの各セルは、記憶キャパシタと、該キャ
パシタをビット／感知線に選択的に接続するスイッチと
して働くＦＥＴとを用いている。米国特許第３８１１０
７６号及び第３８４１９４２６号明細書は、上記米国特
許第３３８７２８６号明細書に記載されている型の１素
子ＦＥＴメモリ・セルを開示してお９、このメモリ・セ
ルは、ドープされた多結晶シリコン層と、セルの記憶キ
ャパシタを形成するために半導体基板表面上の誘電材料
により離隔嘔れてＰ型半導体基板中に設けられたＮ＋型
拡散領域とを用いることによって小さい寸法で形成され
る。上記多結晶シリコン層は、該多結晶シリコン層に負
のバイアス又は一定の負の電位を加えることにより隣接
セル間のフィールド・シールドとして働く様に、記憶キ
ャパシタの外側迄延びている。上記記憶キャパシタのＮ
＋型拡散領域は、半導体基板の表面上に配置された絶縁
・層のドープされた部分を用い、上記基板中にドパンｉ
外方拡散させることによって形成でれる。記憶キャパシ
タのための絶縁層のドープ妊れた部分が形成でれるとき
、セルのビット／感知線として働く第２のＮ＋型拡散領
域を設けるためにもう１つのその様な部分が形成てれる
。理解でれ得る如く、導電性多結晶シリコン層即ちフィ
ールド・シールドの存在の下にＮ＋型拡散領域又は条片
を用いているビット／感知線を用いる場合には、単一の
ビット／感知線が１００乃至それ以上のセルに接続でれ
ることが多いので、ビット／感知線のキャパシタンスを
最小限にする様に配慮すねばならない。１ビツト／感知
線のキャパシタンスを最小限にするためには、Ｎ十型拡
散ピット／感知線を形成するためにドパントが半導体基
板中に拡散でれた後も、その絶縁層のドープされた部分
を然るべき位置に保つことが知られている。この絶縁層
のドープされた部分をＮ＋型拡散ビット／感知線の上に
保つことによって、フィールド・シールドが少くともビ
ット／感知線の一部分からより遠くに離隔きれて、ビッ
ト／感知線のキャパシタンスが減少てれ、従ってビット
／感知線とそれに関連する記憶キャパシタとの間の転送
比が改善される。しかしながら、絶縁層のドープされた
部分がビット／感知線の上に維持されてビット／感知線
のキャパシタンスが減少でれても、今日のメモＩＪ　Ｋ
於ては更に小さい記憶キャパシタンスが望１れるので、
セルの小さな記憶キャパシタンスと該記憶キャパシタン
スから信号又はデータを供給てれるピット／感知線キャ
パシタンスとの間に充分な転送比を維持するためには、
更にビット／感知線のキャパシタンスを減少させること
が必要である。

不発明の要旨 本発明の目的は、セルに接続てれたビット／感知線のキ
ャパシタンスが相当に最小限ニてれた、改良されたメモ
リ・セル構造体を提供することである。

本発明の他の目的は、簡単な製造方法を用いてビット／
感知線のＮ＋型拡散領域全体の一ヒに厚い絶縁層が配置
てれている、改良てれたメモリ・セル構造体を提供する
ことである。

本発明の更に他の目的は、極めて高いセル密度及び性能
を有するメモリ配列体に於ける、戸長されたダイナミッ
ク型１素子メモリ・セル構造体を提供することでるる。

本発明に従って、セルに接続されたビット／感知線のキ
ャパシタンスが相当に減少された、゛改良σ扛たセル構
造体を有するメモリが達成される。

そのセル構造体はフィールド・シールド即ち導電層の下
にそしてビット／感知線の拡散頭載全体の上に配置され
た厚い絶縁層を含み、鳥のくちばしとして知られている
部分の如きその厚い絶縁層の一部分が、ピット／感知線
拡散領域の外側に於て、とット／感知線拡散領域と記憶
キャバシ゛り拡散領域との間に配置でれたセルのＦＥＴ
のゲート電極の下のチャネル領域中へ延びている。

本発明の好実施例 第１図は、初期の製造段階に於ける本発明（′（よ・る
メモリ・セルめ断面図を示している。そのセルは、好ま
しくはＰ型材料より成る半導体基板１０並びにその界面
上に配置された絶縁層１２及び絶縁層１４を含む。絶縁
層１２は好ましくは周知の如く基板１０から成長された
約６００オンダストロームの二酸化シリコン層でるり、
絶縁層１４は好ましくは絶縁層１２上に配置てれた約３
００オングストロームの窒化シリコン層である。第１フ
ォトレジスト層１６が窒化シリコン層１４上に付着され
、任意の周知の処理技術を用いて上記フォトレジスト層
中に第１開孔１８及び第２開孔２０が形成される。周知
のイオン注入技術を用いて、好ましくは砒素イオンでろ
るＮ型不純物が第１開孔１８及び第２開孔２０を経て絶
縁層１２及び絶縁層１４を介して基板１０の表面中に導
入されて、該表面に砒素イオンの第１クラスタ２２及ヒ
第２クラスタ２４が各々形成でれる。上記イオン・クラ
スタ２２及び２４が形成でれ死後、第１フォトレジスト
層１６中の開孔１８の上に第２フォトレジスト層２６が
配置され、選択的乾式プラズマ食刻技術を用いて窒化シ
リコン層１４中に開孔２８が形成でれる。開孔２８を経
て、再び砒素イオンがより高い密度で基板１０中に導入
てれて、更に１つ又はそれ以上の砒素イオン・クラスタ
３０が第２砒素イオン・クラスタ２４の下又はその近傍
に形成され、雪化シリコン層１４中の開孔２８の下に高
密度の砒素イオンが供給でれる。

次に、第２図に示でれている如く、♀化シリコン層１４
を相当な距離Ｄ１例えば０．３乃至１ミクロレだけアン
ダー・カットする、弗化水素の如き適当な食刻剤によっ
て、二酸化シリコン層１２中に開孔３２が形成される。

基板１０上の他の領域に配置された支持回路が二酸化シ
リコン層１２中に開孔６２を形成するために用いら扛る
食刻剤から保護でれるべき場合には、第１フォトレジス
ト層゛１６中の開孔がら離れている保護を要する領域に
於て構造体上に第３フォトレジスト層３４が形成され得
る。

第６図に示されている如く、８００″Ｃを超える温度に
於ける周知の酸化技術を用いること（でより、二酸化シ
リコン層１２中の開孔６２内に、厚い二酸化シリコン層
３６が、組合わされた層１２と層１４との厚さの少くと
も数倍の厚さに成長テ扛る。

この高温処理は、一般に部分的に埋設式ｆした酸化物層
として知られる厚い二酸化シリコン層３６を形成するだ
けでナク、第１図及び第２図のイオン・クラスタ２２中
のＮ型不純物イオンをドライブ・インさせてＮ型領域３
８をそしてイオン・クラスタ２４及び３０中のＮ型不純
物イオンをドライブ・イン嘔せてＮ十型領域４ｏをＰ型
基板１ｏ中に形成する。基板１ｏはＰ型でるり、領域４
ｏはＮ十型でろるので、周知の如く空乏領域４２が領域
４０の周囲に形成される。又、図示てれていないが、Ｎ
型領域６８の周囲にも同様す空乏領域が形成される。基
板１０の表面を調整するために、参照番号４４によシ示
されている如く硼素がイオン注入てれ得る。

Ｎ型領域３８及びＮ＋型領領域４０びに厚い二酸化シリ
コン層３６が形成された後、窒化シリコン層１４及び厚
い二酸化シリコン層６６上に、ドープされた多結晶シリ
コン層４６が付着され、第４図に示されている如く該多
結晶シリコン層４６中じ開孔４８が弗化水素酸及び硝酸
の溶液を用いる如き周知の食刻技術によって設けられる
。フィールド・シールドとして働くドープされた多結晶
シリコン層４６は、厚い二酸化シリコン層５６の一部分
の上及びＮ型領域３８の実質的部分の上に延びている。

それから、多結晶シリコン層４６から二酸化シリコンを
成長嘔せることにより、絶縁層５０がドープされた多結
晶シリコン層４６上に形成でれることが好ましい。好ま
しくは銅をドープされたアルミニウムよシ成る導電層が
構造体上に付着でれて適切に食刻でれ、又はリフト・オ
フ技術を用いて、導電路５２が形成される。任意の周知
の方法でメモリ・セルの書込及び読取を行うために、従
来の駆動及び感知回路４１がＮ＋型領領域４０接続され
、従来のパルス源５３がワード線として働く導電路５２
に接続される。フィールド・シールドが形成される様に
、例えば−２，２Ｖの負の電位又は接地電位の源４７が
多結晶シリコン層４６に加えられる。

第４図に示でれている如く、上述の処理の結果、チャネ
ル領域５６を相互間に限定するソース／ドレイン領域３
８及び４０を有するＦＥＴ５４が形成され、チャネル領
域５６上に配置された導電路５２の部分がトランジスタ
５４のゲート電極として働く。更に、上述の処理の結果
、Ｎ型領域３８と多結晶シリコン層即ちフィールド・シ
ールド４６とよシ成るキャパシタ５８が形成系れた。Ｎ
型領域３８をキャパシタ５８の記憶メートとして、Ｎ十
型領域４０をビット／感知線として、そして導電路５２
をワード線として用いることにより、低いビット／感知
線キャパシタンス及び高い転送比を有するダイナミック
型１素子メモリ・セルが形成され、その転送比は記憶キ
ャパシタ５８のキャパシタンスをビット／感知線４０の
キャパシタンスで割った値に等しい。

ヒツト／感知線４０のキャパシタンスは、厚い二酸化シ
リコン層３６がＮ十型領域４０とその上の導電層即ちフ
ィールド・シールド４６及びワード線５２との簡゛に形
成でれていることによるだけでなく、空乏領域４２もＮ
＋型領領域４０ら層４６及び５２へのフィールド・フリ
ンジングによυビット／感知線のキャパシタンスに影響
を与えるので、厚い二酸化シリコン層５６が空乏領域４
２とその上の導電層４６及び５２との間に配置されてい
ることによっても、比較的低い値を有している。

Ｎ＋型領領域４０空乏領域４２の外側端部との間に配置
されている、鳥のくちばしとして知られる、厚い二酸化
シリコン層の部分は概して通常のトランジスタ動作には
有害でるり、低いトランスコンダクタンス及び高い閾値
電圧を生じるが、ダイナミック型１素子メモリに於て用
いられることは許容され、又望ましい。トランジスタの
ターン・オンは、チャネル領域に於て導通が開始される
、ゲート電極とソース領域との間の電圧の差に主として
依存することが知じれている。従って、メモリ又はセル
の書込又は読取動作中に領域４０に高い電圧が加えられ
た場合には、ビット／感知線４０からキャパシタ５８・
に電荷が選択的に加えられ、トランジスタのソースは薄
い誘電材料即ち層１２及び１４だけによシゲート電極５
２から離隔されている領域３８でるり、該トランジスタ
はソース・ファロアとして働く。従って、書込又は読取
動作中に領域４０ｖｃ高電圧が加えられたとき、トラン
ジス４５４Ｆｉ、鳥のくちばしから何ら有害な影響を受
けることなく、低い閾値電圧を有する。メモリ又はセル
の書込動作中に領域４０に低い電圧が加えられたときに
は、Ｎ十型領域４０はトランジスタ５４のソースとして
働くが、このときは通常最高電圧がワード線５２に加え
られ、ワード線５２はトランジスタのソースにバーズ・
ピークが存在していてもチャ、ネル領域５６を容易に反
転させる充分なオーバー・ドライブを有する。

不発明の構造体を用いることにより、記憶ノード３８か
らビット／感知線４０へ転送されたデータ信号を検出す
るために、高感度の複雑な感知増１幅器を必要としない
メモリ・セルが得られる。更に、本発明によれば、記憶
ノード６８はパンチ・スルー距離が減少される浅い拡散
領域を用いて容易に形成系れて、そのＮ型領域３８が硼
素イオン注入領域４４内に容易に配置されるので、隣接
するセルの記憶キャパシタ５８が相互により近接して配
置式れ得る。同様に、記憶ノード′６８が浅いので、成
るセルのビット／感知線４０が隣接するセルの記憶ノー
ドにより近接して配置され得る３゜又、チャネル領域を
限定するために食刻を何ら要しないので、不発明を用い
ることによってトランジスタのチャネル長の制御が改善
される５、窒化シリコン層１４中の開孔２８の外側に於
ける二酸化シリコン層１２のアンダー・カットの距離り
は、基板１０中に導入されたイオン・クラスタ２４及び
３０の不純物の性質及び置皿ひに厚い二酸化シリコン層
３６を生せしめる熱酸化処理中に不純物が移動する量を
含む、幾つかの因子ｉ７（よって決定さ扛得る。第６図
に於て点線６０により示されている如く、上記アンダー
・カットが施されない場合には、空乏領域４２及びＮ＋
型領領域４０一部分と導、電層４６及び５２との間に極
めて薄い誘電材料が設けられて、高いピット／感知線キ
ャパシタンスが形成でれることになる４、その様な高い
キャパシタンスの線は記憶ノード３８からその線に加え
られた小さい信号を失いがちでやる。

窒化シリコン層１４中の開孔２８の外側に烏のくちばし
を形成するために用いられ得るもう１つの方法が、第２
図によシ示されている段階と同様な段階を示す第５図に
示されている。第５図に示されている如く、イオン・ク
ラスタ２２．２４及び５０並びに窒化シリコン層１４中
の開孔２８が形成された後に、フォトレジスト層１６．
２６及び５４が、それらの上部が点線６２迄除去される
まで、周知の方法によりプラズマ酸素雰囲′気中で食刻
でれる。その結果、窒化シリコン層１４の部分６４の上
面が露出でれ、イオン・クラスタ２４及び６０から距離
りだけ鳥のくちばしの成長がシフトδれる様に食刻でれ
得る。後続の処理工程は第１図乃至第４図に関連して述
・べた工程と同様でるる。

本発明に於ては、空乏領域４２に於けるフィールド・フ
リンジング成分を減少きせることによ゛リビット／感知
線キャパシタンスを相当に減少させるために、鳥のくち
ばしがＮ十型領域４０とＰ型基板１０との接合の外側に
於て空乏領域４２中へ延びている。本発明によるこの様
な鳥のくちばしの配置は、従来知られている構造体よシ
も効果的なダイナミック型１素子メ運り・セルの動作を
行う非対称ＦＥＴを達成する。本発明に従って形成され
たＦＥＴセルを用いたメモリ配列体ハ、・池の配列体、
％にセル間の電荷の漏洩を鄭制御するためにフィールド
・シールドを用いている配列体よりも高い密度及び性能
を有している。

第１図乃至第５図に於ては１つのメモリ・セルがビット
／感知線４０に接続でれている様に示されているが、実
際には１００又はそれ以上のセルがビット／感知線４０
に接続されることを理゛解てれたい。従って、各セルに
於けるビット／感知線のキャパシタンスを減少式せるこ
とにより、ビ・ント／感知線の全長に沿って少くとも５
０％のキャパシタンスの実質的減少が実現された。

所望ならば、第２フォトレジスト層２６を付着する前ニ
第１フォトレジスト層１６中の開孔１８内に於ける窒化
シリコン層′の部分を食刻することによって、記憶キャ
パシタ５８のキャノくシタンスが増加され得る。

【図面の簡単な説明】

第１図乃至第４図は本発男の１実施例によるメモリ・セ
ルを製造するための一連の段階を示している断面図、第
５図は第２図に示でれている段階と同様な段階に於ける
もう１つの方法を示している断面図でるる。 １叶−−−半導体基板（Ｐ型）、１２　・・・絶縁層（
二酸化シリコン層）、１４・・・・絶縁層（ｇ化シリコ
ンＮ）、１６．２６．５４・・・・フォトレジスト層、
１８．２０．２８．３２．４８・・・・開孔、２２．２
４．３０・・・・砒素イオン・クラスタ、６６・・・・
厚い二酸化シリコン層、３８・・・・Ｎ型領域（ソース
／ドレイン領域、記憶ノード）、４０・・・・Ｎ十型領
域（ソース／ドレイン領域、ビット／感知線）、４１・
・・・駆動及び感知回路、４２・・・・空乏領域、４４
・・・・硼素イオン注入領域、４６・・・・ドープでれ
た多結晶シリコン層（フィールド・シールド）、４７・
・・・電源、５０・・・・絶縁層（二酸化シリコン層）
、５２・・・・導電路（ワード線）、５３・・・・パル
ス源、５４・・・・ＦＥＴ、５６・・・・チャネル領域
、５８・・・・キャパシタ、６４・・・窒化シリコン層
１４の一部分。

Claims (1)

1. 【特許請求の範囲】 相互に離隔されて相互間にチャネル領域を限定している
   １導電型の記憶メート拡散領域及びピット／感知線拡散
   領域を有する他導電型の半導体基板と、 上記記憶ノード拡散領域上に配置きれており、チャネル
   領域の一部分上へ延びている、所与の厚きの第１絶縁層
   と、 上記ビット／感知線拡散領域上に配置でれており、上記
   ビット／感知線拡散領域に隣接する上記チャネル領域の
   他の部分上へ延びている、上記所与の厚さよりも実質的
   に厚い第２絶縁層と、上記チャネル領域上に配置されて
   おυ、上記第１及び第２絶縁層により該チャネル領域か
   ら離隔されている制御ゲートと、 上記チャネル領域上を除く上記第１及び第２絶縁層上に
   配置されており、上記制御ゲートから絶縁されている導
   電手段とを有している、メモリ・セル。