JPS6182464A

JPS6182464A - メモリ・セルとその製法

Info

Publication number: JPS6182464A
Application number: JP60144412A
Authority: JP
Inventors: ロバート　アール・ドアリング
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1984-07-02
Filing date: 1985-07-01
Publication date: 1986-04-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野この発明は半導体メモリ装置と製法、更に具体的に云え
ば、トランジスタ１個のダイナミック読取／Ｗ込みメモ
リ・セルのアレーに関する。

従来の技術及び問題点業界で普通に使われている２重レベルのポリシリコンを
用いたＮチャンネル・七ルアアライン・プロセスによっ
て作られるダイナミック読取／書込みメモリ・セルが、
テキサス・インスツルメンツ社に譲渡された米国特許第
４２４０．０９２号と、エレクトロニクス誌１９７６年
２月１９日号第１１６頁乃至第１２１頁、同１９７６年
５月１３日号第８１頁乃至第８６頁、及び同１９７８年
９月２８日号第１０９頁乃至第１１６頁に記載されてい
る。こういう形式の半導体メモリを作る単一レベルのポ
リシリコンを用いたセルファライン・プロセスが、テキ
サス・インスツルメンツ社に診渡された米国特許第４０
５５．４４４号に記載されている。別の形式の単一レベ
ルのポリシリコンを用いたトランジスタ１個のメモリ・
セルのアレーが、１１Ｍジャーナル・オシ・リサーチ・
アシド・デペロツゾメント誌第２４巻第３号（１９８０
年５月号）、第２６８頁乃至第２８１頁のラーセンの論
文及び同第２９９頁乃至６０９頁所載のトラウドマンの
論文に記載されている。更に、単一レベルのポリシリフ
ンを用いたセルが、テキサス・インスツルメンツ社に譲
渡された米国特許第４，３４５．３６４号に記載されて
いる。

単一レベル及び２重レベルのポリシリコンを用いたこう
いうプロセスは、非常にうまく行くことが実証され、こ
の方法で何億個ものメモリ装置が作られているが、それ
でも、セルの寸法、フィール、ド酸化物及びチャンネル
・ストッパのはい込も余分の処理によるコストのコスト
上昇及び歩留りの低下、表面の不連続性又は段等の点で
、望ましくない特徴がある。２５６ｘピツト及び１メガ
ビツトのメモリ装置を製造出来る様にする為に、ビット
密度を高くした時は特にそ５である。更に、１６Ｋ及び
６４にのメモリ装置に使われていた従業の２重レベルの
ポリシリコンを用いたセルは、２つのポリシリコン・レ
ベルの重なりの程度によってチャンネルの長さが決定さ
れる様なトランジスタを用いており、形状な一層小さく
した場合、トランジスタの特性を制御するのが困難であ
る。

何れの形式のプロセスでも、問題は、ワード線をゲート
に、又はドレインをピット線に接続する為に、金属ポリ
シリフン間又は金属シリコン間接点を設ける必要がある
ことである。

ｐ　　な　　　る為の手段及び作用この発明の主な目的は、改良されたダイナミック読取／
書込みメモリ・セル・アレーを提供することである。別
の目的は、セルの寸法が小さいダイナミック・メモリを
提供することである。別の目的は、更に効率がよい又は
再現性のある方法によって作られるダイナミック・メモ
リ・セルの密なアレーを提供することである。別の目的
は、アレーに金属ポリシリコン間又は金属シリコン間接
点を使わずに、ダイナミック・メモリ・セルを作る改良
された方法を提供することである。その他の目的として
は、トランジスタのチャンネルの長さを限定するのにア
ライメントの精度に頼らないこと、並びにダイナミック
・メモリ装置を製造する時、モート又はチャンネル・ス
トッパのはい込みが原因で幾何学的な完全さが失われる
ことを避けることである。

この発明の図示の実施例では、１トランジスタ形のダイ
ナミック読取／書込みメモリ・セルのアレーが、多結晶
シリコンの連続的なシートを用い、これがアレーを覆い
且つキャパシタの上側極板を形成する。隔離の為に、下
側にチャンネル・ストッパがある厚手のフィールド酸化
物を用いない。

上側極板をバイアスする代りに、キャパシタ領域が打込
みによって形成され、この為極板がアースされる。フィ
ールド打込み部がキャパシタ領域及びビット線を互いに
隔離すると共に、記憶キャパシタの接合静電容量を高め
ることも出来る。この打込み部はビット線から隔だって
いて、ビット線の静電容量を最小限に抑える。速読的な
ポリシリコンのキャパシタ極板には、各々の７りセス−
トランジスタの所で孔がエッチされており、ワード線が
これらの孔に入り込む。セル・アレーには、ワード線又
はビット線に対する接点を必要としない。

この発明に特有と考えられる新規な特徴は特許請求の範
囲に記載しであるが、この発明自体、その他の特徴及び
利点は、以下図面について詳しく説明する所から最もよ
く理解されよう。

実施例第１図、第２図及び第６ａ図乃至第３ｅ図には、この発
明に従って作られたトランジスタ１個のダイナミック・
メモリ・セルから成るアレーが示されている。このアレ
ーは多数のセルで購成され、各々のセルがアクセス・ト
ランジスタ１０及びキャパシタ１１を持っている。各々
のアクセス・トランジスタ１０がゲート１２）ソース１
３及びドレイン１４な有する。ゲート１２は長い導電ス
トリップ１５の一部分であり、この導電ストリップがア
レーのＸアドレス線、即ち、ワード・アドレス線である
。ドレイン１４は長いＮ十拡散領域１６の一部分であり
、これらＯＮ＋拡散領域がビット線又はＹ出力線である
。各々のキャパシタ１１は第ルベルのポリシリコンの極
板１７及び下側の極板１Ｂを有する。極板１７は、アレ
ー全体にわたって伸びるポリシリコンの共通層１９の一
部分であり、この層は、基板に接続されたｖＳｓ源、普
通はアースに接続されている。キャパシタ１１の下側極
板は、極板１７の下にＮ形打込み領域１Ｂによって作ら
れる。キャパシタの上側極板１７を形成する第ルベルの
ポリシリコンの共通Ｊｉ１９が、埋込みＮ十ビット線１
６、並びに層１９内の孔２０内にトランジスタ１０を形
成する場所を除いたアレーの他の全ての１区域を横切っ
て伸びる。

重要な特徴は、不所望の区域の表面を横切る電流の導通
を防止する為の「チャンネル・ストッパ」として作用す
るｘ’＊ｍ離領域２１である。この領域２１はＮ及びＰ
形シリコンの間の空乏領域を狭くすることＫより、キャ
パシタ１１０Ｆ”　接合ｔｓ分の静電容量を増加する様
にも作用し得る。静電容量並びに漏れを少なくする為、
領域２１はＮ十ビット線１６から遠ざかっている。

第ルベルのポリシリコンのキャパシタ極板１７をシリコ
ン表面から隔てる薄いｒ−）酸化物層２２がキャパシタ
の誘電体として作用し、別個に成長させた薄いゲート酸
化物層２３がｒ−）１２をシリコンから隔て＼いる。中
間レベルの酸化物コーティング２４が線１５をポリシリ
コンのゲート１７及び層１９の全部から隔て＼いる。熱
酸化物コーティング２５がＮ＋ビット線１６を憶ってい
る。

このアレーが、Ｐ形エピタキシャルＭ１３１を持つＰ＋
シリコン・バー３０の上に形成される。各各の装置は典
型的には１辺約２００ミル（面積４０．０［］０平方ミ
ル）未満のバーの上に、ビット密度によるが、大体２５
６Ｋ又はｉ、ｏ　ｏ　ｏ、ｏ　ｏ　。

個のセルを持っている。図示のセルは、バーの内、大体
幅約１７１０ミル未満のごく小さい一部分の上にあるも
のである０　２５６にのセル・アレーは５１２本のＸア
ドレス線１５及び５１２本ＯＮ＋拡散Ｙ線１６を必要と
し、２６２，１４４個のビット又はセルになる。８１１
６０幅が約１．５ミクロンであると仮定すれば、セルの
寸法は大体４×８＝６２ミクロン平方である。

次に第４ａ＠乃至第４ｅ図についてこの発明に従ってセ
ル・アレーを作る方法を説明する。出発材料はＰ形単結
晶シリコンのスライスであり、典型的には直径が４又は
５吋、厚さ約２０ミルであって、＜１００＞面で切取る
。比抵抗はエピタキシャルＰＩ１３１が約１０オームニ
であり、Ｐ子基板３０が０．０１オームαである。これ
らの図面に示す部分は、１つのバーのごく小さい一部分
を表わすにすぎず、１個のスライスには何百個ものバー
がある。適当にきれいにした後、大体９００℃の高温の
炉内で酸素に露出することにより、スライスを酸化して
、第４ａ図に見られる様に、スライス全体の上に厚さ約
２００２の酸化物層３２を作る。次に、反応器内でジク
ロルシラン及びアンモニアの雰Ｉｌ！気に露出すること
により、スライス全体の上に厚さ約１．ＤＯＯＡ（２）
窒化シリコン層３３を形成する。スライスの上面全体の
上にフォトレジストのコーティングを適用し、次にＮ形
打込み領域１８及びビット線１６の所望のパターンを定
めるマスクを介して、紫外線に露出する。レジストを現
像し、残った区域で、窒化物層３３の露出部分をエツチ
ングすることにより、窒化物を除失するが、酸化物層３
２を所定位置に残す。

フォトレジスト及び窒化物をマスクとして使って、スラ
イスを打込み工程にかけて、Ｎ影領域１８°を作ると共
に、領域１６Ｃ）最初の打込みを行なう。この目的の為
、約１５　Ｑ　１ｃ６Ｖで、約１０１３乃至１０１４／
ｃ！ｒＬ２の量で、シリコンのマスクされていない領域
に対するイオンの打込みにより、砒素原子を導入する。

ビット線１６に更に打込みをする為の別の打込みマスク
を作る為、フォトレジストを除失し、第４ｂ図に見られ
る様に、スライスの表面にマスク層３４（好ましくはス
パッタリングによるアルミニウム又は低温沈積による酸
化物）を約２，０００Ｘの厚さにデポジットする。この
金属又は酸化物を別のフォトレジスト作業によってパタ
ーンを定め、線１６を形成する場所で、この層３４内に
のみ大きめの寸法の長い孔をあけ、領域１８は覆われた
ま＼にしておく。この作業に使われるマスクの領域１８
に対するアライメントは割合弛い許容公差である。即ち
、このアライメントは臨界的ではない。領域１８及び線
１６の間の間隔が、トランジスタ１０のチャンネルの長
さを定め、約１．５ミクロンである。この間隔は、窒化
物に孔をあけた第１のマスクによって定められる。トラ
ンジスタのチャンネルの長さを定めるのに、相次ぐマス
クのアライメントを必要としない。層３４に孔をエツチ
ングした後、窒化物３３をマスクとして用いたエツチン
グにより、酸化物層３２を除去する。

層３４が酸化物である場合、これらのエッチを組合せる
ことが出来ることに注意されたい。その後、フォトレジ
ストを引剥し、Ｎ十打込みを行なって、Ｎ十ビット線１
６を作る。これは砒素の打込みで、量が約１０１６で約
５　Ｑ　ｋ＋Ｊで行なわれる。この時点の別の打込みに
より、ドレイン接合に濃度が一層小さい勾配が作られる
が、その理由は、係属中の米国特許出願通し番号第４１
２，７５３号、同第４１８．８９７号（何れもテキサス
・インスツルメンツ社Ｋｍ渡されている）又は工ＦＸＸ
Ｘジャーナル・オデＳＳＣ誌、１９８２年４月号第２０
頁に記載されている。この目的の為、３０ｈｅＶで約２
×１０１３の量で燐の打込みを実施する。燐は砒素より
も拡散が速く、軽くドープしたドレインを作り、衝撃電
離の影響を避ける。

次の工程として、金属又は酸化物層３４と酸化物３２（
窒化物３３の下にない場所で）を引剥した後、打込み部
を約９００℃の比較的低い温度で約１．５時間焼鈍する
。窒化物層３３は依然として所定位置にある。

第４ｃｆｆＵについて説明すると、この時、主にビット
線１６の上に熱酸化物層２５を成長させる。

スライスを８００乃至９００℃の蒸気の雰囲気内に、温
度と圧力に依存する期間の間欝いて、ビット線の上に熱
酸化物の層２５を作る。打込んだ砒素が酸化前線の前方
に偏析し、シリコンの中に一層深く滲透する。米国特許
第４．１７０，４９２号（テキサス・インスツルメンツ
社に膠渡されている）に記載されている現象により、砒
素を弛く打込んだビット線以外の区域の成長は殆んどな
い。

約９００℃程度の比較的低い温度では、打込み部の損傷
が焼鈍によって完全に除かれず、強く打込んだ砒素の電
気的な影響が支配的であり、この為、砒素の強い打込み
領域１６に於ける酸化物成長速度は、スライスの面上に
ある他の露出シリコン上の速度の約１０乃至１５倍であ
る。この為、３．００ＯＡの酸化物２５がビット線１６
の上に成長し、節出シリコンの残りの部分には約２００
Ａの酸化物しか形成されない。この点では、窒化物層３
３を酸化マスクとして必要としないことがあるが、それ
が存在しているので、２００Ｘ＋ｏ！！化物が領域１８
の上にだけ成長する。

第４ｄ図について説明すると、フォトレジストを適用し
、パターンを定めて、Ｐ形打込み部２１に対するマスク
を作る。Ｎ形打込み領域１８及びＮ十打込み領域１６の
上からは既に窒化物が除去されている。フォトレジスト
をトランジスタ１０の上の所定位置に残し、幅の狭いス
トリップが、Ｎ＋ビット線をＰ形にドープした領域２１
から隔離するのに必要な領域となり、Ｎ＋に対してＰで
はなく、Ｎ十に対してＰ−の接合を作る。これは、ピッ
ト線の静電容量並びに接合の漏れと逆方向絶縁降伏を少
なくする上で重要である。然し、パターン３６は、領域
２１と比肩し得る様なレベルのＰ形ドーピングをチャン
ネルに持つパス・ｒ−ト・トランジスタにとって短いチ
ャンネルの影響を少なくすることが望ましい様な装置の
倍率の成る領域では、不要であることがある。マスクと
して、フォトレジスト、その次はフォトレジストに窒化
物を加えたものを使って、２工程の硼素の打込みを実施
する。最初は１００　ｋｅＶで約１０１２乃至１０１４
／ｃＩｒＬ２の量で行ない、これが窒化物３３に滲透す
るが、フォトレジスト３６には滲透しない。

２回目は、２０　ｋｅＶで約１０１３乃至１５／ｃｒｒ
Ｌ２ノ量で行ない、これは滲透せず、領域２１を作る。

２工程の打込みを使う理由は、領域２１の隔離閾値を高
める様に一面の表面濃度を持たせ、その後領域１８の下
の空乏記憶静電容量を増加する為に選択的に一層多い量
を使うからである。

この後、フォトレジスト３５及び残っている窒化物３３
を引剥す。この点で、量の少ない選択的な硼素の打込み
を実施して、成るトランジスタ（アレー内並びに／又は
周縁にある）の閾値電圧を所望のレベルに設定すること
が出来る。例えば、＋５ざルトの”ｄｄ源を使う装置で
は、この低い閾値は約＋〇、４ｖにすることが出来る。

この後、残っている薄い酸化物３２を引剥し、それを最
終的な熱酸化物層２２で置き換える。この層の厚さは約
１０ＯＡである。

第４ｅ図について説明すると、第ルベルの多結晶シリコ
ンの層１９がスライスの上面全体の上に約２．５．００
ムの厚さにデポジットされる。この層は気体状拡散によ
ってｒ−ゾして、約１１１０オーム／スクエアの面積抵
抗率にする。このドーぎング・レベルは普通の方法に較
べて非常に低い。

中間レベルの酸化物７１２４が低温プラズマ強化化学蒸
気沈積過程により、約ｚ５００ムの厚さにデポジットさ
れる。この酸化シリコンは、再流動させる必要がない為
、燐をドープしない。次に、Ｎ十領域１６にアラインし
た光学マスクを用いるフォトレジスト作業により、中間
レベルの酸化物２４及びポリシリコン１９のパターンを
定める。

その後、酸化物エッチ、そしてその後のポリシリコン・
エッチが孔２０にある材料を除去し、キャパシタ極板１
７と層１９の残りの部分とを残す。

同様に、トランジスタ・ゲート及び接点を後で製造しよ
うとする区域の周縁に、同様な孔を同時にエッチする。

この時点で、フォトレジスト・マスクを使った別の選択
的な打込みを実施して、円縁並びに／又はセル・アレー
にある高■ｔトランジスタの閾値を設定する。例えば、
５０ｋｅｖで量の少ない硼素の打込みにより、＋０．８
’のｖｔにすることが出来る。

孔２０内のシリコン表面の上にある薄い酸化物をエッチ
によって除去し、熱酸化を実施して、トランジスタ・ｒ
−＞酸化物２３を２０ＯＡの厚さに作る。この酸化物が
孔２０内のポリシリコン層１９の側壁の上にも成長して
、この点で［１９＆！Ｉｓから絶縁する。

チップの周縁では、即ち、セル・アレーの外側の回路で
は、ｓ１６の様なＮ十拡散部又は極板１９の様な第ルベ
ルのポリシリコンに対する接点を必要とすることがある
。その場合、この時点で、酸化物２３を通る孔をエッチ
する。

次にワード線１５の為の導体材料をデポジットする。こ
の材料はタングステン又はモリブデンの様な耐火金属又
は「ポリサイド」（珪化そりデデンの下のポリシリコン
）又は第２レベルの多結晶シリコンであってよい。ヂポ
ジツションの後、フォトレジスト・マスクを用いて導電
材料を選択的にエッチして、第１図及び第６ａ図乃至第
６ｅ図に見られる様なストリップ１５だけを残す。これ
でセル・アレー製造工程が完了する。

周縁回路に対し、相互接続部の別の層を追加することが
出来る。この目的の為に１多重レベル絶縁体層をデポジ
ットする。例えば約５，０ＯＯＡの酸化シリコンである
。この酸化物は、線１５のレベルで導体に対する接点孔
をあける為にパターンを定め、次に金属をデポジットし
、そのパターンを定める。

酸化物又は窒化物の様な保護オーバーコートをスライス
の全面の上にデポジットし、そのパターンを定めて、ボ
ンディング・パッドの上で孔をあける。スライスの裏側
を研削して不所望の材料を除去し、スライスの裏側に金
を蒸着して、アースすることが出来る様にする。スライ
スのスクライビングにより、個別のバーに分割し、それ
を標準型のパッケージに取付ける。

上に述べた装置並びに方法は、従来の方法に較べて多数
の利点がある。その１つは、記憶ＷＪ１８をビット線１
６から隔離すると共に記憶節１８を互いに隔離する方法
が、例えば米国特許第４２４０．０９２号又は同第４．
０５ａ４４４号に記載されている様に、厚いフィールド
熱酸化物を成長させた場合に生ずる様なモートのはい込
みを生じないことである。この為、隔離区域は非常に幅
を狭くシ、高い密度にすることが出来る。

別の有利な特徴は、連続的な極板１９が２つの作用をす
ること、即ちキャパシタの上側電極としての作用と隔離
ゲートとしての作用を持つことで。

ある。これが可能なのは、打込みによるＮ形キャパシタ
領域１８及びＰ形チャンネル・ストッパ２１を使うこと
、並びにビット線１６が（ポリシリコン層にある孔とセ
ルファラインではなく）絶縁酸化物層２５によって覆わ
れていて、この為に極板を連続的にすることが出来る様
にしたことによるものである。

記憶キャパシタ１１の静電容量が増加する。これは酸化
物２２の薄い酸化物の前後の静電容量と、狭い空乏領域
を持つ領域１８．２１の間のＰＮ接合の静電容量の両方
を利用している為である。

誘電体２２の厚さに応じて、ＰＮ接合の静電容量は記憶
静電容量全体の大体１５％から約４０乃至５０％になる
ことがある。この百分率が大きければ大きい程、この点
の領域２１の効果が大きい。

別の特徴は、キャパシタ領域１Ｂ、隔離用チャンネル・
ストッパ領域２１、ビット線１６、ビット線空乏領域３
６及びアクセス・トランジスタ１００チヤンネルに於け
るドーピング濃度がかなり独立に制御することが出来る
ことである。即ち、これらの各々に対し、成る程度互い
に独立に、ドーピング、従って閾値を選択することが出
来る。

アクセス・トランジスタ１０のチャンネルの長さが、米
国特許第４２４０．０９２号に記載される様に、２つの
マスクのアライメントに頼らず、１個のマスクによって
定められる。これと併せてモートのはい込みがない結果
、従来達成することが出来なかった幾何学的な精度が得
られる。ビット線１６の静電容量は非常に小さい。これ
は隣接するＰ＋チャンネル・ストッパがなく且つビット
線の上の厚い酸化物２５がそれをその上に重なる導体か
ら隔離する為である。ワード線１５はアースされた極板
１９によってビット線から減結合される。

キャパシタ極板１７が基板にアースされていることによ
り、誘電体２２を非常に薄くしても、高い電界によって
隔離領域内に短絡部が生ずる惧れがない。この誘電体の
前後の電圧は、″′１″レベルを記憶しているセルに対
する領域１８を除き、ｖｄｄバイアス・レベルではなく
、０である。

米国特許第４２４０．０９２号の２重レベルのボＩＪ　
シＩＪコンのＤＲＡＭセルを製造する場合の問題は、ソ
ース／ドレイン領域を作る量の多い打込みが、ポリシリ
コン層をマスクとして使っており、これらの層がイオン
打込み作業の間、電荷を蓄積することである。この電荷
は、強い電界が積成する為に、薄い酸化物の中に破損部
を生ずることがある。

この発明の方法は、デポジットする導体層を適用する前
に、ビット線１６に対する打込みの様な量の多い全ての
打込みが行なわれる為に、この問題が避けられる。この
為、薄い酸化物の上の導体の、イオンの打込みによって
誘発される帯電が起り得ない。

いろいろな設計でピッ）ｌ又はワード線に従来使われて
いる様な、アレーと交差するアルミニウムの長い線が存
在しないことにより、この発明の方法では、幾つかの有
利な特徴が得られる。静電容量が非常に小さい長いアル
ミニウムのビット線又はワード線の必要がないし、アル
ミニウムを周縁でその下にあるレベルから絶縁する「多
重レベル」酸化物は、従来の様に厚＜　（１０ＫＡ　）
　Ｌ、、著しく燐をドープし、高い温度で再流動させる
代りに、比較的薄くシ、ドープせずに、再流動しなくて
よい。この為、高温多湿の環境（所謂８５／８５試験）
でアルミニウムを侵食する燐酸を作り出す燐がないので
、耐食性が一層よい。プロセスの後期にスライスに高温
の再流動作業が課せられないから、浅くて精密に拡散し
た接合が得られる。

接点孔が開放していて再流動がない時、下側の耐火金属
が酸化の惧れのある条件にさらされることがないから、
必要であれば、周辺回路に対しては２重レベル金属プロ
セスを使う方が容易である。

接点孔から再流動した酸化物を除去する為の堀出しエッ
チも必要ではない。多重レベル酸化物は比較的薄くする
ことが出来るから（約１０，０ＯＯＡの代りに約５，０
００ｘである）、小さなアルミニウム接点が更に好まし
い直径深さ比を持っていて、製造が容易である。

このセル・アレーには、金属シリコン間又はポリシリコ
ン・シリコン間の様な接点がないことに特に注意すべき
である。接点はかなりの場所を占めて、セルの寸法を一
層大きくするだけでなく、縁に於ける短絡、材料及びエ
ツチングの困難さ及び上に述べた様な腐食の為に、プロ
セスに関連した問題及び失敗の原因になる。

ポリシリコン層１７．１９があまり電流を通さず、アー
スされていて、全体的にアースされた基板３０を覆って
いるから、このポリシリコン層を抵抗値の小さいものに
する条件がそれ程厳しくなく、従って従来の２重レベル
のポリシリコン・セルに較べて、薄くすると共に比較的
軽くドープすることが出来る。ドーピングを軽くするこ
とは、この層をドープする燐の拡散又は打込みが量が少
なくて持続時間が短いことを意味しており、その為、燐
が薄い酸化物２２の中を拡散して故障又は欠陥の原因と
なる惧れが小さくなる。この様にポリシリコン層が薄い
ことは、ポリシリコンのパターンを定めるのに使われる
エッチ工程を簡単にする。これは、過剰エッチの時間の
長さを大幅に短縮することが出来、薄い酸化シリフン２
２によってエッチを停止する際の失敗の惧れが小さくな
るからである。アンダカットもそれ程問題でなくなる。

幾何学的な完全さがよくなる。更に、比較的薄いポリシ
リコンＲｉｒ、ｉｓは、窓２０の縁にある段の上にデポ
ジットしたゲート相互接続レベル１５に対する段のカバ
ーを改善する。

ビット線１６の様な拡散によって作る導体が、極板１７
及び１９の様な第ルベルのポリシリフン並びに第２レベ
ルの導体１５の下側で交差することが出来る為、配置の
融通性が大きくなる。

（同縁にアルミニウム・レベルが使われる可能性がある
が、その他に）完全に独立の３つの相互接続レベルが可
能である。これは、ポリシリコン・レベルがソース・ド
レインの打込みに対するマスクとして使われ、この為、
トランジスタを形成する以外に、ポリシリコンが導体の
上側で交差することが出来ない米国特許第４２４０．０
９２号又は同第４．０５５．４４４号の従来のセル７ア
ライン・プロセスと対照的である。米国特許第４２８０
．２７１号に記載されている様な複雑な３レベル相互接
続方法に較べて、この発明の方法では５つのパターンし
か必要とせず、形状を一層小さくすることが出来る。

別の実施例では、ポリシリコン層１９はＮ形でなく、Ｐ
形にドープする。この為、その下の閾値未満のトランジ
スタのｖｔは約１ボルト高くなる。

この為、表面を横切って意図せざる通路を通る漏れの量
が減少する。Ｐ形ドーぎングが可能なのは、キャパシタ
領域１８が既にＮ形にドープされていて、反転する必要
がない為、並びに層１９が連続的なシートであって、セ
ル・アレー全体く対して１つの接点だけをそれに対して
付ければよいからである。更に、１つの接点しか必要と
しない為、アースの代りに、小さな負の電圧を層１９に
印加することが出来、その為、隔離領域の反転の可能性
も更に小さくなる。然し、これは酸化物２２に対し、電
界による薄い酸化物の破損を増やすことがある。

別の実施例では、Ｐ形打込み部２１をマスクせず、その
代りに一面打込みとし、その量は、トランジスタ１０の
許容し得る閾値が得られる様に調節するが、然もアース
した層１９の下方の閾値は漏れを避ける位に高いように
する。然し、この実施例では、ビット線の静電容量が一
層大きくなる。

この発明を実施例釦ついて説明したが、以上の説明はこ
の発明を制限するものと解してはならない。この実施例
の種々の変更並びにこの発明のこの他の実施例は、以上
の説明から当業者に容易に考えられよう。従つ・て、特
許請求の範囲は、この発明の範旺内に含まれるこの様な
全ての変更又は実施例□を包括するものであることを承
知されたい。

【図面の簡単な説明】

第１・図は半導体チップの小さな一部分を著しく拡大し
た平面図で、この発明忙従って作られたセルを用いるダ
イナミック・メモリ・セル・アレーの一部分の物理的な
配置を示している。第２図は第１図のセル・アレーの一
部分の回路図、第３ａ図乃至第３ｅ図は第１図のセルを
夫々線ａ−ａ。ｂ−ｂＸｃ−ｃ、ｄ−ｄ及びｅ−ｅで切った側面断面図
、第４ａ図乃至第４ｅ図は第１図及び第３ａ図乃至第６
ｅ図に示したセル・アレーの製造過程の相次ぐ段階で、
全体的に第１図に示す線ａ　−ａで切った側面断面図で
ある。主な符号の説明１Ｄ：アクセス・トランジスタ１２：ゲート１５：長い導電ストリップ１６：Ｎ十拡散領域１７：第ルベルのポ・リシリコン板１８二Ｎ形打込み領域１９：ポリシリフンの共通層２０：孔２２．２３：薄いゲート酸化物層２４：中間レベルの酸化物層

Claims

【特許請求の範囲】

（１）１トランジスタ形のダイナミック半導体メモリ・
セルを作る方法に於て、半導体本体の面内のキャパシタ区域にドープしたキャパ
シタ領域を形成する工程と；前記キャパシタ区域から隔たり且つトランジスタ区域に
隣接して、前記面内に著しくドープした領域を形成する
工程と；前記キャパシタ区域及びトランジスタ区域に重なり且つ
それらから薄い絶縁体によつて隔てられた導電材料の層
を前記本体の面上に被着する工程と；該層前記面上に絶縁体コーティングを被着する工程と；前記著しくドープした領域と前記キャパシタ区域との間
のトランジスタ区域上で前記絶縁体コーティング並びに
前記層に窓をあける工程と；前記コーティングの上で前
記面に導電ストリップを被着して、該ストリップが前記
窓に入り込んでトランジスタのゲートを形成する様にす
る工程と；を含む方法。
（２）特許請求の範囲第１項に記載した方法に於て、前
記半導体本体がＰ形シリコンであり、著しくドープした
領域がＮ＋であり、ドープしたキャパシタ領域がＮ形で
あり、導電材料が多結晶シリコンである方法。
（３）特許請求の範囲第２項に記載した方法に於て、前
記層が前記著しくドープした領域、並びに前記窓以外の
前記面の他の区域を横切つて伸びて、キャパシタに対す
る上側極板を構成すると共に、前記面を前記導電ストリ
ップから遮蔽する方法。
（４）特許請求の範囲第３項に記載した方法に於て、前
記導電ストリップが金属又は多結晶シリコンであり、前
記コーティングが、薄いゲート酸化物が金属の下にある
前記窓の所を除いて、前記ストリップを前記面から隔て
ゝいる方法。
（５）特許請求の範囲第４項に記載した方法に於て、前
記層を被着する前に、前記著しくドープした領域の上で
、前記面に熱酸化物のコーティングが形成される方法。
（６）特許請求の範囲第５項に記載した方法に於て、前
記面には前記セルの行及び列から成るアレーが形成され
、複数個の平行な導電ストリツプが形成され、各々のス
トリップが１行の中の複数個のセルに対するゲートを形
成する方法。
（７）特許請求の範囲第６項に記載した方法に於て、前
記層及び前記本体が共にアースされている方法。
（８）半導体装置を作る方法に於て、半導体本体の面内に互いに隔たる第１及び第２のドープ
した領域を形成する工程と；前記面の上に導電材料の層を被着して、前記第１及び第
２の領域に重なる電極を形成する工程と；該層の上で前
記面上に絶縁体コーティングを被着する工程と；前記第１及び第２の領域の間の区域で、前記絶縁体コー
ティング及び前記層に窓をあける工程と；前記窓に入り
込む導電ストリップを前記面に被着する工程と；を含む方法。
（９）特許請求の範囲第８項に記載した方法に於て、導
電材料が多結晶シリコンであり、薄い絶縁体が前記スト
リップを前記窓内で面から隔てゝいる方法。
（１０）特許請求の範囲第９項に記載した方法に於て、
前記導電ストリップが金属又は多結晶シリコンであり、
被着する工程が、前記窓の所でトランジスタ・ゲートを
形成する細長いストリツプを限定する様にパターンを定
めることを含む方法。
（１１）特許請求の範囲第１０項に記載した方法に於て
、導電ストリップのパターンを定める工程が、セルの行
及び列から成るアレーに対する行線として、複数個の細
長いストリップを残すことを含む方法。
（１２）特許請求の範囲第８項に記載した方法に於て、
第１及び第２の領域を形成する工程が、第１のマスクを
用いて第１及び第２の領域の両方を打込み、別のマスク
で前記第２の領域を覆い、更に第１の領域に打込みを行
なうことを含む方法。
（１３）特許請求の範囲第１２項に記載した方法に於て
、絶縁層を前記第１の領域の上に成長させるが、第２の
領域の上には成長させない方法。
（１４）特許請求の範囲第１６項に記載した方法に於て
、前記第１及び第２の領域の両方が露出している間に前
記絶縁層を成長させるが、該絶縁層は前記第１の領域の
上で選択的に成長して、第２の領域の上で成長しない様
にした方法。
（１５）特許請求の範囲第１４項に記載した方法に於て
、前記本体がＰ形シリコンであり、前記領域が砒素でド
ープされ、前記絶縁層が約９００℃以下の温度で成長さ
せた酸化シリコンである方法。
（１６）シリコン本体のＰ形面内にあるＮ＋ドレイン領
域と、前記ドレインからトランジスタ区域によつて隔て
られた前記面内のＮ形キャパシタ領域と、該キャパシタ
領域、前記トランジスタ区域及び前記ドレイン領域を含
む前記面上の絶縁コーティングとを有し、前記ドレイン
領域上のコーティングは前記面の他の部分の上のコーテ
ィングよりも何倍も厚手であり、更に、前記絶縁コーテ
ィング上にあつて、前記キャパシタ領域を横切つて伸び
て上側キャパシタ極板になると共に、前記ドレイン領域
並びに前記トランジスタ区域以外の前記面の他の部分を
横切つて伸びてアースされたフィールド極板となる導電
板と、該板から絶縁されて該板に重なつて前記面内にあ
る導電ストリツプとを有し、該ストリツプは前記トラン
ジスタ区域の上方で前記板の中の孔に入り込んでトラン
ジスタ・ゲートとなるメモリ・セル。
（１７）特許請求の範囲第１６項に記載したメモリ・セ
ルに於て、前記トランジスタ区域を除いて、前記キャパ
シタ領域を取囲む前記面内にＰ形隔離領域を折込んだメ
モリ・セル。
（１８）特許請求の範囲第１７項に記載したメモリ・セ
ルに於て、前記面内に同じ様なメモリ・セルの行及び列
から成るアレーとして形成したメモリ・セル。
（１９）特許請求の範囲第１８項に記載したメモリ・セ
ルに於て、列内にあるセルのドレイン領域が一緒に接続
されてＮ＋ビット線となり、導電ストリップが列内にあ
るセルに対するトランジスタ・ゲートとなる行線である
メモリ・セル。
（２０）特許請求の範囲第１９項に記載したメモリ・セ
ルに於て、各セルに対するＰ形隔離領域がＮ＋ビット線
及びＮ＋ドレイン領域から隔たつているメモリ・セル。