KR101857496B1

KR101857496B1 - 반도체 패키지 및 그의 제조방법

Info

Publication number: KR101857496B1
Application number: KR1020120016206A
Authority: KR
Inventors: 손호영
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2011-10-21
Filing date: 2012-02-17
Publication date: 2018-05-14
Also published as: KR20130044127A

Abstract

본 발명은 반도체 패키지 및 그의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 패키지는, 전면 및 상기 전면과 대향 하는 후면을 갖는 반도체 칩과, 상기 반도체 칩 내에 형성되고 상기 전면 및 후면을 관통하는 관통 전극, 및 상기 후면에 근접한 반도체 칩 내에 형성되며, 상기 관통 전극에 의해 관통되는 오염 방지층을 포함한다.

Description

반도체 패키지 및 그의 제조방법{Semiconductor package and method of manufacturing the same}

본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는, 반도체 칩 내부로의 구리 확산을 방지한 반도체 패키지 및 그의 제조방법에 관한 것이다.

최근 들어, 반도체 패키지의 데이터 저장 용량 및 데이터 처리 속도를 보다 향상시키기 위하여 적어도 2개의 반도체 칩을 적층한 적층형 반도체 패키지가 다양한 구조로 개발되고 있다.

여기서, 상기 적층형 반도체 패키지의 반도체 칩들은, 일 예로서, 각 반도체 칩을 관통하도록 형성한 관통 전극을 이용하여 상호 전기적으로 연결된다.

그러나, 상기 관통 전극을 상호 연결시켜 구현한 적층형 반도체 패키지는, 반도체 칩 후면에의 후면 범프 형성 시, 베리어층 또는 접착층의 도포 상태가 나쁠 경우, 구리(Cu) 씨드 층 및 구리 도금층의 구리(Cu)가 상기 반도체 칩의 후면 상에 형성된 절연층과 상기 관통 전극과의 계면을 통해서 상기 반도체 칩의 내부로 확산 되는 문제점을 가진다.

이러한 구리(Cu) 확산은, 비단 후면 범프 형성 공정 단계뿐만 아니라, 상기 반도체 칩의 후면을 그라인딩할 때 노출된 상기 관통 전극 바깥으로 밀려나온 구리(Cu)에 의해서도 쉽게 발생 된다.

특히, 상기 확산 된 구리(Cu)는 반도체 칩 내의 회로부 까지 확산 되어 상기 회로부의 오동작을 일으키기 때문에, 반도체 패키지의 신뢰성 저하를 유발하게 된다.

본 발명은 반도체 패키지 제조 시에 사용되는 구리(Cu)가 반도체 칩 내부로 확산 되는 것을 방지한 반도체 패키지를 제공한다.

또한, 본 발명은 상기한 반도체 패키지의 제조방법을 제공한다.

게다가, 본 발명은 상기의 반도체 패키지를 이용한 반도체 모듈 및 정보처리 시스템을 제공한다.

일 견지에서, 본 발명에 따른 반도체 패키지는, 전면 및 상기 전면과 대향 하는 후면을 갖는 반도체 칩; 상기 반도체 칩 내에 형성되고 상기 전면 및 후면을 관통하는 관통 전극; 및 상기 반도체 칩 내에 형성되며 상기 관통 전극에 의해 관통되는 오염 방지층;을 포함한다.

상기 오염 방지층은 아르곤(Ar)을 포함한 불순물층인 것을 특징으로 한다.

상기 오염 방지층은 상기 반도체 칩의 전면보다 후면에 근접하도록 상기 반도체 칩의 후면으로부터 1~10um 깊이에 배치된 것을 특징으로 한다.

본 발명에 따른 반도체 패키지는, 상기 반도체 칩의 후면에 상기 관통 전극을 둘러싸는 형태로 형성된 분리패턴을 더 포함한다.

상기 분리패턴은 인접하는 관통 전극들 사이 및 상기 오염 방지층 상의 상기 반도체 칩의 후면 부분을 식각하여 형성된 홈인 것을 특징으로 한다.

상기 분리패턴은, 평면상으로 볼 때, 폐곡선 형상 또는 다각형 형상을 갖는 것을 특징으로 한다.

본 발명에 따른 반도체 패키지는, 상기 반도체 칩의 후면에 배치된 관통 전극 부분 상에 형성된 후면 범프를 더 포함한다.

본 발명에 따른 반도체 패키지는, 상기 반도체 칩 후면의 일부분과 상기 후면 범프 사이에 형성된 절연층을 더 포함한다.

본 발명에 따른 반도체 패키지는, 상기 반도체 칩의 전면에 배치된 관통 전극 부분 상에 형성된 전면 전극을 더 포함한다.

다른 견지에서, 본 발명에 따른 반도체 패키지의 제조방법은, 전면 및 상기 전면과 대향 하는 후면을 갖는 반도체 칩을 마련하는 단계; 상기 반도체 칩의 내부에 오염 방지층을 형성하는 단계; 상기 반도체 칩의 전면으로부터 상기 오염 방지층을 관통하는 깊이로 관통 전극을 형성하는 단계; 및 상기 관통 전극이 노출되도록 상기 반도체 칩의 후면을 제거하는 단계;를 포함한다.

상기 오염 방지층은 아르곤(Ar)을 포함한 불순물을 이온주입하여 형성하는 것을 특징으로 한다.

상기 관통 전극은 상기 반도체 칩의 전면으로부터 상기 오염 방지층 보다 1~10um 더 깊은 깊이를 갖도록 형성하는 것을 특징으로 한다.

본 발명에 따른 반도체 패키지의 제조방법은, 상기 반도체 칩의 후면을 제거하는 단계 후, 상기 오염 방지층이 노출되도록 상기 반도체 칩의 후면을 식각하여 각 관통 전극을 둘러싸는 분리패턴을 형성하는 단계를 더 포함한다.

본 발명에 따른 반도체 패키지의 제조방법은, 상기 반도체 칩의 후면을 제거하는 단계 후, 상기 반도체 칩의 후면 상에 절연층을 형성하는 단계; 및 상기 관통 전극 및 오염 방지층이 노출되도록 상기 절연층 및 상기 반도체 칩의 후면을 식각하여 각 관통 전극을 둘러싸는 분리패턴을 형성하는 단계;를 더 포함한다.

상기 분리패턴은, 평면상으로 볼 때, 폐곡선 형상 또는 다각형 형상을 갖도록 형성하는 것을 특징으로 한다.

본 발명에 따른 반도체 패키지의 제조방법은, 상기 분리패턴을 형성하는 단계 후, 상기 반도체 칩의 후면에 배치된 관통 전극 부분 상에 후면 범프를 형성하는 단계를 더 포함한다.

본 발명에 따른 반도체 패키지의 제조방법은, 상기 반도체 칩의 전면에 배치된 관통 전극 부분 상에 전면 전극을 형성하는 단계를 더 포함한다.

본 발명은, 관통 전극을 갖는 반도체 패키지의 반도체 칩 내에 오염 방지층을 형성함으로써 범프 물질인 구리(Cu)가 상기 반도체 칩의 내부로 확산 되는 것을 방지하여 반도체 패키지의 신뢰성을 향상시키는 효과를 갖는다.

또한, 본 발명은, 상기 반도체 칩 내부에 오염 방지층을 형성함은 물론 각 관통 전극의 주변을 둘러싸 절연시키는 분리패턴을 형성함으로써 인접한 관통 전극들 간을 상호 절연시킴은 물론 인접한 후면 범프들 간에 상호 절연시킴으로써 반도체 패키지의 신뢰성을 더욱 향상시키는 효과를 갖는다.

도 1은 본 발명의 제1실시 예에 따른 반도체 패키지를 도시한 단면도이다.
도 2a 내지 도 2e는 본 발명의 제1실시 예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 공정별 단면도이다.
도 3은 도 2d의 반도체 칩의 후면을 도시한 평면도이다.
도 4는 도 2e의 반도체 칩의 후면을 도시한 평면도이다.
도 5는 본 발명의 제2실시 예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 6은 본 발명의 제3실시 예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 7은 본 발명에 따른 반도체 패키지를 구비한 전자 장치를 도시한 사시도이다.
도 8은 본 발명에 따른 반도체 패키지를 적용한 전자 장치의 시스템 블록도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. 그러나, 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다.

도 1은 본 발명의 제1실시 예에 따른 반도체 패키지를 도시한 단면도이다.

도시된 바와 같이, 본 발명의 제1실시 예에 따른 반도체 패키지는 반도체 칩(10), 오염 방지층(20), 관통 전극(30), 절연층(50), 분리패턴(70) 및 후면 범프(80)을 포함한다.

상기 반도체 칩(10)은 전면(1) 및 상기 전면(1)과 대향 하는 후면(2)을 갖는다. 또한, 상기 반도체 칩(10)은 그의 내부에 형성된 회로부를 포함한다. 상기 회로부는 외부의 파워 및 신호를 받아 동작하는 회로, 예를 들면, 데이터를 저장하기 위한 데이터 저장부 및 데이터를 처리하기 위한 데이터 처리부 등을 포함한다.

상기 오염 방지층(20)은 상기 반도체 칩(10) 내의 상기 후면(2)에 근접하여 형성되며, 그리고, 상기 관통 전극(30)에 의해 관통되어 진다. 예를 들어, 상기 오염 방지층(20)은 상기 반도체 칩(10)의 후면(2)으로부터 1~10um 깊이에 배치되도록 형성된다. 이러한 오염 방지층(20)은 상기 반도체 칩(10)의 후면(2)으로부터 외부 오염원이 상기 반도체 칩(10) 내부로 확산하는 것을 방지하도록 역할한다. 즉, 상기 오염 방지층(20)은 아르곤(Ar) 등을 포함한 불순물층으로서, 상기 반도체 칩(10)의 후면(2)을 그라인딩(grinding) 함에 따라 노출되는 관통 전극(30)의 구리(Cu) 또는 상기 반도체 칩(10)의 후면(2)에 형성되는 후면 범프(80)의 구리(Cu) 등의 오염원이 상기 반도체 칩(10)의 후면(2)으로부터 상기 반도체 칩(10) 내부의 상기 회로부로 확산 되는 것을 방지한다.

상기 관통 전극(30)은 상기 반도체 칩(10)의 전면(1) 및 후면(2)을 관통하고, 상기 회로부와 전기적으로 연결된다. 이러한 관통 전극(30)은, 예를 들어, 기둥 형상을 가질 수 있고, 그리고, 상기 반도체 칩(10)의 전면(1)에 배치되는 일단부 및 상기 반도체 칩(10)의 후면(2)에 배치되는 타단부를 갖는다. 여기서, 상기 관통 전극(30)은 반도체 칩(10)의 전면(1) 및 후면(2)을 관통하도록 형성된 비아(H)의 측벽에 형성된 베리어층(32) 및 상기 베리어층(32) 상에 형성된 씨드층(34)과 상기 씨드층 상에 상기 비아(H)를 매립하도록 형성된 도금층(36)을 포함한다. 상기 베리어층(32)의 예로서는 Ti, Ta, TiN, TaN, TiWSi, WN 및 TaWSi 중 어느 하나, 또는, 이들의 조합 물질이 이용 가능하며, 상기 씨드층(34)의 예로서는 구리(Cu), 루테늄(Ru) 및 기타 금속 중 적어도 어느 하나가 이용 가능하고, 그리고, 상기 도금층(36)의 예로서는 구리(Cu), 알루미늄(A), 금(Au), 은(Ag) 등이 이용 가능하다.

상기 절연층(50)은 상기 반도체 칩(10)의 후면(2) 상에 형성된다. 특별히, 상기 절연층(50)은 상기 반도체 칩(10)의 후면(2)에 배치된 상기 관통 전극(30)의 타단부를 노출하는 개구를 갖는다.

상기 분리패턴(70)은 인접한 관통 전극(30)들 간에 상호 전기적으로 절연되도록 상기 오염 방지층(20) 상의 절연층(50) 부분 및 그 위에 배치된 상기 반도체 칩(10)의 후면(2) 부분을 식각하는 것을 통해 각 관통 전극(30)을 둘러싸는 홈 형태로 형성된다. 예를 들어, 상기 분리패턴(70)은, 평면상으로 볼 때, 링과 같은 폐곡선 형상이나, 사각 틀과 같은 다각형 형상일 수 있다.

상기 후면 범프(80)는 상기 반도체 칩(10)의 후면(2)에 배치된 관통 전극(30) 부분, 즉, 상기 개구에 의해 노출된 상기 관통 전극(30)의 타단부 상에 배치된다. 이러한 후면 범프(80)는, 예를 들어, 씨드층(80a) 및 도금층(80b)의 적층 구조물 일 수 있다.

여기서, 일반적인 후면 범프는 베리어층, 씨드층 및 도금층의 3층 구조로 형성되는 반면, 본 발명에서의 후면 범프(80)는 오염 방지층(20)의 형성을 통해 상기 베리어층의 형성 없이 상기 씨드층(80a) 및 도금층(80b)의 2층 구조로 형성 가능하며, 그래서, 본 발명은 종래와 비교해서 후면 범프 구조의 단순화를 이룰 수 있다.

한편, 상기 후면 범프(80)는 솔더를 더 포함할 수 있다. 상기 후면 범프(80)는 적어도 2개의 반도체 칩들이 적층 될 때, 적층된 반도체 칩들의 관통 전극(30)들 간을 전기적으로 연결하는 매개물의 역할을 한다.

상술한 바와 같이, 본 발명에 따른 반도체 패키지는 반도체 칩 내에 오염 방지층을 형성함으로써 후면 범프 물질인 구리(Cu)가 반도체 칩 내부에 확산 되는 것을 방지하여 반도체 패키지의 신뢰성을 향상시킬 수 있다.

또한, 본 발명에 따른 반도체 패키지는 각 관통 전극의 주변을 둘러싸는 분리패턴을 형성함으로써 인접한 관통 전극들 및 이들 상에 형성된 후면 범프들 간을 상호 절연시킴으로써 반도체 패키지의 신뢰성을 더욱 향상시킬 수 있다.

이하에서는 전술한 본 발명의 제1실시 예에 따른 반도체 패키지의 제조 방법을 설명하도록 한다.

도 2a 내지 도 2e는 본 발명의 제1실시 예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 공정별 단면도이고, 도 3은 도 2d의 반도체 칩의 후면을 도시한 평면도이며, 도 4는 도 2e의 반도체 칩의 후면을 도시한 평면도이다.

도 2a를 참조하면, 전면(1) 및 상기 전면(1)과 대향 하는 후면(2)을 가지며, 주지의 반도체 제조 공정을 통해 내부에 회로부가 형성된 반도체 칩(10)을 마련한다. 상기 회로부는 데이터 저장부 및 데이터 처리부를 포함하는 것으로 이해될 수 있다.

상기 반도체 칩(10) 내에 그의 전면(1)으로부터 아르곤(Ar) 또는 아르곤(Ar) 등을 포함하는 불순물을 이온주입하여 상기 반도체 칩(10)의 전면(1)으로부터 소정 깊이 내에 오염 방지층(20)을 형성한다. 여기서, 상기 오염 방지층(20)은, 단면 상으로 볼 때, 상기 반도체 칩(10) 내에 띠 형상으로 형성한다.

도 2b를 참조하면, 건식식각 공정, 드릴링 공정 또는 레이저 드릴링 공정 등을 통해 상기 반도체 칩(10)의 전면(1)으로부터 후면(2)을 향해 브라인드 비아(H; 이하 '비아'라 칭함)를 형성한다. 이때, 상기 비아(H)는 상기 오염 방지층(20)을 관통하는 깊이, 즉, 상기 반도체 칩(10)의 전면(1)으로부터 상기 오염 방지층(20) 보다 적어도 1~10um 정도 더 깊은 깊이로 형성한다.

그런다음, 상기 비아(H)의 측벽 및 저면과 상기 반도체 칩(10)의 전면(1) 상에 구리(Cu)의 확산을 방지하기 위한 베리어층(32)을 형성한 후, 상기 베리어층(32) 상에 구리(Cu)의 씨드층(34)을 형성하고, 이어서, 상기 씨드층(34) 상에, 예를 들어, 도금공정 또는 화학기상증착 공정 등을 통해 상기 비아(H)를 완전 매립하는 두께로 도금층(36)을 형성한다. 여기서, 상기 베리어층(32)은 Ti, Ta, TiN, TaN, TiWSi, WN 및 TaWSi 중 어느 하나, 또는, 이들의 조합 물질로 형성하며, 상기 씨드층(34)은 구리(Cu), 루테늄(Ru) 및 기타 금속 중 적어도 어느 하나로 형성하고, 그리고, 상기 도금층(36)의 예로서는 구리(Cu), 알루미늄(A), 금(Au) 및 은(Ag) 중에서 어느 하나, 바람직하게 구리(Cu)로 형성한다.

이어서, 상기 반도체 칩(10)의 전면 상에 형성된 도금층(36) 부분, 씨드층(34) 부분 및 베리어층(32) 부분을 제거하여 상기 비아(H) 내에 관통 전극(30)을 형성한다. 여기서, 상기 관통 전극(30)은 상기 오염 방지층(20)을 관통하여 상기 오염 방지층(20)의 표면으로부터 더 깊은 깊이로, 예를 들면, 적어도 1~10um 더 깊은 깊이로 상기 오염 방지층(20)을 관통하도록 형성한다.

도 2c를 참조하면, 상기 관통 전극(30)이 노출될 때까지 상기 반도체 칩(10)의 후면(2)을 그라인딩 및 폴리싱으로 가공하여 제거한다. 상기 반도체 칩(10)의 후면 가공 시, 상기 비아(H)의 저면에 형성된 베리어층(32) 부분 및 씨드층(34) 부분도 함께 제거된다. 그런다음, 상기 가공된 반도체 칩(10)의 후면(2) 상에 절연층(50)을 형성한다.

여기서, 상기 그라인딩 공정을 통해 상기 관통 전극(30)이 상기 반도체 칩(10)의 후면(2)으로 노출되고, 상기 폴리싱 공정을 통해 상기 반도체 칩(10) 후면(2)의 거칠기가 감소 된다. 또한, 상기 폴리싱에 의해 상기 반도체 칩(10)의 후면(2) 표면에 존재하는 응력 등이 완화될 수 있다. 한편, 상기 반도체 칩(10)의 후면 일부 두께가 제거되는 것에 의해 오염 방지층(20)은 최종적으로 얻어진 반도체 칩(10)의 후면(2)으로부터 1~10um의 깊이에 배치된다.

도 2d를 참조하면, 상기 절연층(50) 상에 감광막 도포, 노광 및 현상 공정을 통해 상기 절연층(50)의 소정 부분들을 노출시키는 감광막 패턴(도시안됨)을 형성한다. 그런다음, 상기 감광막 패턴을 식각 마스크로 이용해서 노출된 절연층(50) 부분과 그 아래 반도체 칩(10)의 후면 부분을 식각하고, 이를 통해, 상기 반도체 칩(10)의 후면(2)에 배치된 관통 전극(30)의 타단부를 노출시키고, 동시에, 인접하는 관통 전극(30)들 간을 분리시키는 분리패턴(70)을 형성한다. 이후, 식각 마스크로 이용된 감광막 패턴을 제거한다.

여기서, 상기 분리패턴(70)은 오염 방지층(20) 상의 반도체 칩(10)과 절연층(50)을 식각하는 것에 의해 홈 형태로 형성된다. 또한, 상기 분리패턴(70)은, 도 3에 도시된 바와 같이, 평면상으로 볼 때 각 관통 전극(30)을 둘러싸는 형상으로 형성한다. 예를 들어, 상기 분리패턴(70)은 링과 같은 폐곡선 형상, 또는, 사각 틀과 같은 다각형 형상을 갖도록 형성한다.

도 2e를 참조하면, 상기 반도체 칩(10)의 후면(2)에 배치된 관통 전극(30)의 타단부 및 이에 인접하는 절연층(50) 부분 상에 후면 범프(80)를 형성한다. 상기 후면 범프(80)는 베리어층의 형성 없이 씨드층(80a) 및 도금층(80b)의 2층 구조로 형성한다. 여기서, 본 발명은 상기 반도체 칩(10)의 후면(2)에 인접한 내부 부분에 상기 오염 방지층(20)을 형성하고, 또한, 상기 분리패턴(70)을 형성한 것으로 인해 상기 반도체 칩(10)의 내부로 구리(Cu) 확산이 일어나는 것을 방지할 수 있기 때문에 별도의 베리어층 형성을 생략할 수 있다. 따라서, 본 발명은 후면 범프(80)의 구조 단순화는 물론 제조 공정의 단순화를 이룰 수 있다.

도 4는 도 2e에 대응하는 평면도로서, 도시된 바와 같이, 관통 전극(30)의 타단부 상에, 예를 들어, 평면상으로 볼 때 원 형상을 갖는 후면 범프(80)가 형성되며, 인접하는 후면 범프(80)들 간이 상기 분리패턴(70)에 의해 상호 절연됨을 볼 수 있다.

한편, 전술한 도 2a 내지 도 2e의 공정들은 웨이퍼 레벨에서 수행함이 바람직하다. 그러므로, 상기 후면 범프를 형성한 이후에는 웨이퍼 레벨에서 각 반도체 칩들을 칩 레벨로 쏘잉하여 최종적으로 본 발명의 제1실시 예에 따른 반도체 패키지의 제조를 완성한다.

도 5는 본 발명의 제2실시 예에 따른 반도체 패키지를 설명하기 위한 단면도이다. 여기서, 도 2와 동일한 부분에 대한 설명은 생략하고, 상이한 부분에 대해서만 설명하도록 한다.

도시된 바와 같이, 본 발명의 제2실시 예에 따른 반도체 패키지는 반도체 칩(10)과, 오염 방지층(20), 관통 전극(30), 분리패턴(70) 및 후면 범프(80)를 포함한다. 특별히, 본 발명의 제2실시 예에 따른 반도체 패키지는 반도체 칩(10)의 후면(2)에 절연층이 형성되지 않은 구조를 갖는다. 이것은, 반도체 칩(10)의 후면(2)에 후면 범프(80)를 갖는 전형적인 반도체 패키지 구조에서는, 절연층이 형성되지 않으면, 인접하는 후면 범프(80)들간 전기적 쇼트가 일어나게 되지만, 본 발명에서는 각 관통 전극(30)을 둘러싸도록 형성된 분리 패턴(70)과 오염 방지층(20)에 의해 상기 후면 범프(80)들이 상호 전기적으로 절연되기 때문에 상기 절연층의 생략이 가능한 것으로 이해될 수 있다.

그 밖에, 본 발명의 제2실시 예에 따른 반도체 패키지에서의 나머지 구성들은 전술한 본 발명의 제1실시 예에 따른 반도체 패키지의 그것들과 동일하다.

전술한 본 발명의 제2실시 예에 따른 반도체 패키지 또한 반도체 칩의 후면 부근에 오염 방지층을 형성함으로써 구리(Cu)와 같은 오염원이 반도체 칩 내부로 확산되는 것을 방지할 수 있으며, 이에 따라, 반도체 패키지의 신뢰성을 향상시킬 수 있다.

또한, 본 발명의 제2실시 예에 따른 반도체 패키지는 각 관통 전극의 주변을 둘러싸는 분리패턴을 형성함으로써, 인접한 관통 전극 및 범프패드들 상호간을 절연시킬 수 있으며, 이에 따라, 반도체 패키지의 신뢰성을 더욱 향상시킬 수 있다.

게다가, 본 발명의 제2실시 예에 따른 반도체 패키지는 오염 방지층 및 분리패턴의 형성을 통해 반도체 칩 후면 상에의 절연층 형성 공정을 생략할 수 있으므로, 공정의 단순화를 얻을 수 있다.

도 6은 본 발명의 제3실시 예에 따른 반도체 패키지를 설명하기 위한 단면도이다. 여기서, 도 1과 동일한 부분에 대한 설명은 생략하고, 상이한 부분에 대해서만 설명하도록 한다.

도시된 바와 같이, 본 발명의 제3실시 예에 따른 반도체 패키지는 반도체 칩(10)과, 오염 방지층(20), 관통 전극(30), 분리패턴(70), 후면 범프(80) 및 전면 전극(40)을 포함한다.

특별히, 본 발명의 제3실시 예에 따른 반도체 패키지는 반도체 칩(10)의 전면(1)에 배치된 관통 전극(30)의 부분 상에 전면 전극(40)이 형성된 구조를 갖는다. 보다 정확하게, 상기 전면 전극(40)은 상기 관통 전극(30)의 일단부 및 이에 인접한 반도체 칩(10)의 전면(1) 부분 상에 형성된다. 이러한 전면 전극(40)은 상기 관통 전극(30)과 동시에, 그리고, 상기 관통 전극(30)과 일체형으로 형성될 수 있다. 또한, 상기 전면 전극(40)은 별도의 공정을 통해서도 형성될 수도 있다.

상기 전면 전극(40)은 Cu, Ni, Au 또는 이들의 조합 물질을 이용하여 비솔더 범프 구조로 형성하거나, 또는, Cu, Ni, Au 또는 이들의 조합 물질 위에 Sn계 솔더 물질을 배치시켜 솔더 범프 구조로 형성할 수 있다. 또한, 상기 전면 전극(40)은 Al, Cu 또는 이들의 조합 물질을 이용하여 패드 구조로도 형성할 수 있다.

그 밖에, 본 발명의 제3실시 예에 따른 반도체 패키지에서의 나머지 구성들은 전술한 본 발명의 제1실시 예에 따른 반도체 패키지의 그것들과 동일하다.

상술한 바와 같은 본 발명에 따른 반도체 패키지는 다양한 패키지 모듈에 적용될 수 있다.

도 7은 본 발명의 실시 예에 따른 반도체 패키지를 구비한 전자 장치를 도시한 사시도이다.

도시된 바와 같이, 본 발명에 따른 반도체 패키지는 휴대폰과 같은 전자 장치(1000)에 응용될 수 있다. 특별히, 본 발명에 따른 반도체 패키지는 사이즈 축소 및 전기적 특성 측면에서 우수하므로, 다양한 기능을 동시에 구현하는 전자 장치(1000)의 경박 단소화에 유리하다.

한편, 본 발명에 따른 반도체 패키지가 적용되는 전자 장치는 도 7에 도시된 휴대폰에 한정되는 것이 아니며, 예를 들어, 모바일 전자 기기, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 포터블 멀티미디어 플레이어(PMP), 엠피쓰리(MP3) 플레이어, 캠코더, 웹 태블릿(web tablet), 무선 전화기, 네비게이션 및 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant) 등 다양한 전자 기기를 포함할 수 있다.

도 8은 본 발명에 따른 반도체 패키지를 적용한 반도체 패키지를 적용한 전자 장치의 시스템 블록도이다.

도시된 바와 같이, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합 될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다.

예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명에 따른 반도체 패키지를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다.

상기 기억 장치(1330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또한, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다.

상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예를 들어, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.

한편, 도시하지 않았지만, 상기 전자 시스템(1300)은 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor), 그리고, 입출력 장치 등이 더 제공될 수 있다.

이상, 여기에서는 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

10: 반도체 칩 몸체 20: 오염 방지층
30: 관통 전극 32: 베리어층
34: 씨드층 36: 도금층
40: 전면 전극 50: 절연층
70: 분리패턴 80: 후면 범프

Claims

회로부가 위치하는 전면, 상기 전면과 대향 하는 후면, 상기 전면 및 상기 후면을 관통하는 비아를 갖는 반도체 칩;
상기 비아에 충진되는 관통 전극; 및
상기 반도체 칩 내에 형성되고 상기 관통 전극에 의해 관통되며 상기 후면으로부터의 불순물이 상기 회로부에 전달되는 것을 막는 오염 방지층;을 포함하며,
상기 오염 방지층은 상기 회로부와 상기 후면 사이에 배치되며 상기 후면에 수직한 방향으로 상기 후면의 전체와 중첩되는 것을 특징으로 하는 반도체 패키지.
[청구항 2은(는) 설정등록료 납부시 포기되었습니다.]

제 1 항에 있어서,
상기 오염 방지층은 아르곤(Ar)을 포함한 불순물층인 것을 특징으로 하는 반도체 패키지.
[청구항 3은(는) 설정등록료 납부시 포기되었습니다.]

제 1 항에 있어서,
상기 오염 방지층은 상기 반도체 칩의 전면보다 후면에 근접하도록 상기 반도체 칩의 후면으로부터 1~10um 깊이에 배치된 것을 특징으로 하는 반도체 패키지.
[청구항 4은(는) 설정등록료 납부시 포기되었습니다.]

제 1 항에 있어서,
상기 반도체 칩의 후면에 상기 관통 전극을 둘러싸는 형태로 형성된 분리패턴을 더 포함하는 것을 특징으로 하는 반도체 패키지.
[청구항 5은(는) 설정등록료 납부시 포기되었습니다.]

제 4 항에 있어서,
상기 분리패턴은 인접하는 관통 전극들 사이 및 상기 오염 방지층 상의 반도체 칩의 후면 부분을 식각하여 형성된 홈인 것을 특징으로 하는 반도체 패키지.
[청구항 6은(는) 설정등록료 납부시 포기되었습니다.]

제 4 항에 있어서,
상기 분리패턴은, 평면상으로 볼 때, 폐곡선 형상 또는 다각형 형상을 갖는 것을 특징으로 하는 반도체 패키지.
[청구항 7은(는) 설정등록료 납부시 포기되었습니다.]

제 1 항에 있어서,
상기 반도체 칩의 후면에 배치된 관통 전극 부분 상에 형성된 후면 범프를 더 포함하는 것을 특징으로 하는 반도체 패키지.
[청구항 8은(는) 설정등록료 납부시 포기되었습니다.]

제 7 항에 있어서,
상기 반도체 칩 후면의 일부분과 상기 후면 범프 사이에 형성된 절연층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
[청구항 9은(는) 설정등록료 납부시 포기되었습니다.]

제 1 항에 있어서,
상기 반도체 칩의 전면에 배치된 관통 전극 부분 상에 형성된 전면 전극을 더 포함하는 것을 특징으로 하는 반도체 패키지.
전면 및 상기 전면과 대향 하는 후면을 갖는 반도체 칩을 마련하는 단계;
상기 반도체 칩의 내부에 상기 후면에 수직한 방향으로 상기 후면의 전체와 중첩되는 오염 방지층을 형성하는 단계;
상기 반도체 칩의 전면으로부터 상기 오염 방지층을 관통하는 깊이로 관통 전극을 형성하는 단계; 및
상기 관통 전극이 노출되도록 상기 반도체 칩의 후면을 제거하는 단계;
를 포함하는 반도체 패키지의 제조방법.
[청구항 11은(는) 설정등록료 납부시 포기되었습니다.]

제 10 항에 있어서,
상기 오염 방지층은 아르곤(Ar)을 포함한 불순물을 이온주입하여 형성하는 것을 특징으로 하는 반도체 패키지의 제조방법.
[청구항 12은(는) 설정등록료 납부시 포기되었습니다.]

제 10 항에 있어서,
상기 관통 전극은 상기 반도체 칩의 전면으로부터 상기 오염 방지층 보다 1~10um 더 깊은 깊이를 갖도록 형성하는 것을 특징으로 하는 반도체 패키지의 제조방법.
[청구항 13은(는) 설정등록료 납부시 포기되었습니다.]

제 10 항에 있어서,
상기 반도체 칩의 후면을 제거하는 단계 후,
상기 오염 방지층이 노출되도록 상기 반도체 칩의 후면을 식각하여 각 관통 전극을 둘러싸는 분리패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
[청구항 14은(는) 설정등록료 납부시 포기되었습니다.]

제 10 항에 있어서,
상기 반도체 칩의 후면을 제거하는 단계 후,
상기 반도체 칩의 후면 상에 절연층을 형성하는 단계; 및
상기 관통 전극 및 오염 방지층이 노출되도록 상기 절연층 및 상기 반도체 칩의 후면을 식각하여 각 관통 전극을 둘러싸는 분리패턴을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
[청구항 15은(는) 설정등록료 납부시 포기되었습니다.]

제 13 항 또는 제 14 항에 있어서,
상기 분리패턴은, 평면상으로 볼 때, 폐곡선 형상 또는 다각형 형상을 갖도록 형성하는 것을 특징으로 하는 반도체 패키지의 제조방법.
[청구항 16은(는) 설정등록료 납부시 포기되었습니다.]

제 13 항 또는 제 14 항에 있어서,
상기 분리패턴을 형성하는 단계 후,
상기 반도체 칩의 후면에 배치된 관통 전극 부분 상에 후면 범프를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
[청구항 17은(는) 설정등록료 납부시 포기되었습니다.]

제 10 항에 있어서,
상기 반도체 칩의 전면에 배치된 관통 전극 부분 상에 전면 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.