JP2007096030A - 半導体装置及びその製造方法 - Google Patents

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Yukihiro Takao
幸弘 高尾
Hiroshi Kanamori
寛 金森
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Abstract

【課題】半導体装置の外部接続用のパッド電極が損傷を受けることを防止する。
【解決手段】半導体基板１上に電子回路３０と、電子回路３０と接続された第１のパッド電極３と、第１のパッド電極３と接続された第２のパッド電極４とが形成される。また、第１のパッド電極３を被覆するとともに、第２のパッド電極４上にのみ開口部を有する第１の保護膜５が形成される。そして、半導体基板１を貫通するビアホール８を通して第１のパッド電極３の裏面に接続され、ビアホール８から半導体基板１の裏面に延在する配線層１０が形成される。
【選択図】 図７

Description

本発明は、半導体装置及びその製造方法に関し、特に、半導体基板を貫通するビアホールを有する半導体装置及びその製造方法に関するものである。
近年、新たなパッケージ技術として、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）が注目されている。ＣＳＰとは、半導体チップの外形寸法と略同サイズの外形寸法を有する小型パッケージをいう。ＣＳＰの一種として、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型の半導体装置が知られている。
この種の半導体装置は、半導体基板を貫通するビアホールを通して、その表面のパッド電極と接続された配線層を有する。この半導体基板の裏面には、半田等の金属部材から成るボール状の導電端子が格子状に複数配列され、これらの導電端子は配線層を介して前記パッド電極に接続されている。そして、この半導体装置を電子機器に組み込む際には、各導電端子を回路基板、例えばプリント基板上の配線パターンに接続している。
ＢＧＡ型の半導体装置は、側部に突出したリードピンを有するＳＯＰ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）やＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）等の他のＣＳＰ型の半導体装置に比べて、多数の導電端子を設けることができ、しかもそのサイズを小型化できるという長所を有する。
図８及び図９はＢＧＡ型の半導体装置の構造及び製造方法を示す断面図であり、特にパッド電極の周辺を示したものである。図８に示すように、半導体基板５０の表面に第１の絶縁膜５１を介してパッド電極５２が形成され、このパッド電極５２上に開口部を有し、第１の絶縁膜５１及びパッド電極５２の端部を被覆する第１の保護膜５３が形成されている。パッド電極５２は半導体基板５０上に形成された不図示の電子回路に接続されており、このパッド電極５２を介して前記電子回路と外部回路との間で信号のやりとりが行われる。
半導体のウエハープロセスを経て、半導体基板５０上に電子回路が作り込まれた後、その電子回路が正常に動作するか否かがテストされる。このとき、第１の保護膜５３に設けられた開口部を通して、パッド電極５２の表面に測定針５４が接触される。図８では１つのパッド電極５２だけを示しているが、実際には半導体基板５０上には多数のパッド電極５２が同様に形成されている。測定針５４はＬＳＩテスター１００に接続されている。そして、ＬＳＩテスター１００から、測定針５４、パッド電極５２を通して電子回路にテスト信号を送り、電子回路からの応答信号を逆の経路でＬＳＩテスター１００が受け取ることにより、電子回路のテスト測定を行うことができる。
上記のテスト測定が終了した半導体基板５０は後工程に送られ、ビアホール、配線、ボール状の導電端子などが形成される。即ち、図９に示すように、半導体基板５０の表面には接着用の樹脂膜５５を介して半導体基板５０を支持するためのガラス基板５６が貼り付けられる。その後、半導体基板５０を貫通するビアホール５７が形成され、ビアホール５７の側壁及び半導体基板５０の裏面を被覆する第２の絶縁膜５８が形成され、その上にビアホール５７を通してパッド電極５２の裏面に接続され、半導体基板５０の裏面に延在する配線層５９が形成される。そして、半導体基板５０の裏面を被覆し、配線層５９上に開口部を有する第２の保護膜６０が形成され、その開口部を通して、配線層５９に接続されたボール状の導電端子６１が形成される。
特開２００３−３０９２２１号公報
しかしながら、上述したＢＧＡ型の半導体装置では電子回路のテストの時に、パッド電極５２に測定針５４の先端部が押し当てられるために、パッド電極５２が傷つけられ、この傷によって水分が浸入しやすくなりパッド電極５２が腐食するという問題があった。
さらに、パッド電極５２上には第１の保護膜５３の開口部Ｋが設けられているために、ビアホール５７の形成後はパッド電極５２の上下方向の固定が不安定になり、ビアホール５７の形成後の熱処理の影響で、パッド電極５２の中央部に撓みが生じ、ひどい場合には亀裂が入るなどの問題が生じていた。熱処理の影響の具体例を挙げると、第２の絶縁膜５８をホトレジストのような有機膜で形成した場合には、これを硬化させるためにベーキング処理が行われる。このときに第２の絶縁膜５８の収縮が起こり、パッド電極５２に対して下方に引っ張り応力が生じる。この引っ張り応力により、パッド電極５２の中央部に撓みが生じる。
本発明の半導体装置は、半導体基板と、前記半導体基板上に形成された電子回路と、前記半導体基板上に形成され、前記電子回路と接続された第１のパッド電極と、前記半導体基板上に形成され前記第１のパッド電極と接続された第２のパッド電極と、前記第１のパッド電極を被覆するとともに、前記第２のパッド電極上にのみ開口部を有する保護膜と、前記半導体基板を貫通するビアホールを通して前記第１のパッド電極の裏面に接続され、前記ビアホールから前記半導体基板の裏面に延在する配線層とを備えることを特徴とするものである。
また、本発明の半導体装置の製造方法は、その表面に電子回路、この電子回路と接続された第１のパッド電極及びこの第１のパッド電極と接続された第２のパッド電極が形成され、前記第１のパッド電極を被覆するとともに、前記第２のパッド電極の表面にのみ開口部を有する保護膜が形成された半導体基板を準備し、前記第１のパッド電極に対応する位置に前記半導体基板を貫通するビアホールを形成する工程と、前記ビアホールを通して前記第１のパッド電極の裏面に接続され、前記ビアホールから前記半導体基板の裏面に延在する配線層を形成する工程とを備えることを特徴とするものである。
本発明によれば、第１のパッド電極と接続された第２のパッド電極を設けたので、第２のパッド電極を電子回路の測定用のパッドとして用いることにより、接続用の第１のパッド電極が傷ついて腐食することを防止できる。また、第２のパッド電極を電子回路の測定用のパッドとして用いることから、第１のパッド電極には第１の保護膜の開口部を設ける必要が無くなるので、第１のパッド電極は第１の保護膜に被覆されて安定に固定される。これにより、ビアホールを形成後の熱処理の影響を無くし、第１のパッド電極の撓みの問題についても解決することができる。
次に、本発明の実施形態について図面を参照しながら説明する。図１はウエハープロセスが終了した段階の半導体装置の全体の平面図、図２は図１の破線で囲まれた部分の拡大図、図３は図２のＸ−Ｘ線に沿った断面図である。
図１及び図２に示すように、シリコン等からなる半導体基板１の表面に電子回路３０（半導体集積回路）と、第１のパッド電極３と、第１のパッド電極３と隣接して配置され、配線２０を介して接続された第２のパッド電極４が形成されている。第１のパッド電極３は外部接続用のパッドであって、電子回路３０と配線２１を介して接続されている。すなわち、第１のパッド電極３を介して電子回路３０と外部回路との間で信号のやりとりが行われる。第２のパッド電極４は電子回路３０の測定用のパッドである。電子回路３０は、例えば、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）や、赤外線センサ等の受光素子、もしくは発光素子であるが、それ以外の電子回路であってもよい。
また、図３の断面図に示すように、第１のパッド電極３及び第２のパッド電極４は半導体基板１の表面に熱酸化等で形成された第１の絶縁膜２上に形成される。また、第１のパッド電極３及び第２のパッド電極４は、例えばアルミニウム（Ａｌ）をスパッタリングして形成され、好ましくは約１μｍの膜厚を有する。第１の絶縁膜２は、例えばシリコン酸化膜から成り、好ましくは約０．８μｍの膜厚を有する。
また、第１の絶縁膜２及び第１のパッド電極３を被覆し、第２のパッド電極４の端部を被覆して、第２のパッド電極４の表面を露出する開口部Ｋを有した第１の保護膜５がＣＶＤ法等により形成される。第１の保護膜５は例えばシリコン窒化膜からなるパッシベーション膜である。
そして、第１の保護膜５の開口部Ｋを通して、第２のパッド電極４の表面に測定針５４を接触させて電子回路３０が正常に動作するか否かがテストされる。測定針５４はＬＳＩテスター１００に接続されている。そして、ＬＳＩテスター１００から、測定針５４、第２のパッド電極４、第１のパッド電極３を通して電子回路３０にテスト信号を送り、電子回路３０からの応答信号を逆の経路でＬＳＩテスター１００が受け取ることにより、電子回路３０のテスト測定を行うことができる。このとき、第２のパッド電極４に測定針５４の先端部が押し当てられるために、第２のパッド電極４は傷つけられるが、第１のパッド電極３は無傷のままである。したがって、第２のパッド電極４が損傷により腐食したとしても、第１のパッド電極３は腐食せず、外部接続用端子としての機能を問題なく果たすことができる。
このテスト測定の後、図４に示すように、半導体基板１の表面には、必要に応じて支持体７が形成されてもよい。この支持体７は、樹脂層６を介して半導体基板１の表面に形成される。ここで、電子回路３０が受光素子や発光素子である場合、支持体７は、例えばガラスのような透明もしくは半透明の性状を有した材料により形成されている。電子回路３０が受光素子や発光素子ではない場合、支持体７は、透明もしくは半透明の性状を有さない材料により形成されるものであってもよい。また、支持体７はテープ状のものであってもよい。この支持体７は、後の工程において除去されるものであってもよい。もしくは、支持体７は、除去されずにそのまま残されてもよい。
次に、図５に示すように、半導体基板１を裏面から選択的にエッチング（好ましくはドライエッチング）して、半導体基板１をエッチングする。半導体基板１がシリコンから成る場合、ドライエッチングのエッチングガスとしてはＣＨＦ３等を用いることができる。このエッチングにより、第１のパッド電極３に対応する位置の半導体基板１を当該裏面から当該表面に至って貫通するビアホール８が形成される。ビアホール８の底部では、第１の絶縁膜２が露出され、その下方に第１のパッド電極３が接した状態となる。そして、さらに、ドライエッチングもしくはウェットエッチングにより、ビアホール８の底部で露出する第１の絶縁膜２をエッチングして薄膜化するか、もしくは、完全に除去する。あるいは、第１の絶縁膜２のエッチング工程は、この段階では行われずに、後述する他のエッチング工程と同時に行われてもよい。
次に、ビアホール８内を含む半導体基板１の裏面の全面に、第２の絶縁膜９を形成する。ここで、第２の絶縁膜９は、例えばホトレジストのような有機膜である。この場合、第２の絶縁膜９の形成後に、これを硬化させるためのベーキング処理が行われる。このとき、第２の絶縁膜９は収縮して、第１のパッド電極３に対して引っ張り応力を及ぼすことになるが、第１のパッド電極３の表面には第１の保護膜５が密着しているため、引っ張り応力は第１の保護膜５によって打ち消され、第１のパッド電極３が撓むことが防止される。その後、第２の絶縁膜９は露光・現像によりパターニングされ、ビアホール８の底部の第２の絶縁膜９が除去され、第１のパッド電極３の裏面が露出される。第１の半導体基板１の裏面及びビアホール８の側壁には第２の絶縁膜９が残存する。
また、第２の絶縁膜９はシリコン酸化膜（ＳｉＯ２膜）もしくはシリコン窒化膜（ＳｉＮ膜）から成り、例えばプラズマＣＶＤ法によって形成してもよい。この場合、第２の絶縁膜９上に不図示のレジスト層を形成し、このレジスト層をマスクとして、ビアホール８の底部の第２の絶縁膜９（第１の絶縁膜２が残存している場合はこれも含む）をエッチングして除去する。このエッチングは、例えば反応性イオンエッチングであることが好ましいが、その他のエッチングであってもよい。上記エッチングにより、ビアホール８の側壁に形成された第２の絶縁膜９を残存させつつ、当該底部の第１の絶縁膜２を除去して第１のパッド電極３の裏面を露出することができる。
次に、図６に示すように、ビアホール８を通して第１のパッド電極３の裏面に接続され、ビアホール８から半導体基板１の裏面に延在する配線層１０を形成する。配線層１０はアルミニウム等の金属のスパッタ法とその後の選択的エッチングによって形成することができる。また、配線層１０は電解メッキ法によっても形成することができる。この場合、ビアホール８を含む半導体基板１の裏面の第２の絶縁膜９上に、シード層を形成し、このシード層上に、電解メッキ法により、銅（Ｃｕ）から成る配線層１０を形成する。メッキ膜厚は、配線層１０がビアホール８内に完全もしくは不完全に埋め込まれるような厚さに調整される。上記シード層は、例えば、例えばチタンタングステン（ＴｉＷ）層、チタンナイトライド（ＴｉＮ）層、もしくはタンタルナイトライド（ＴａＮ）層等の金属層と、銅（Ｃｕ）等の金属層を積層して成る。シード層は、例えば、スパッタ法、ＣＶＤ法、無電解メッキ法、もしくはその他の成膜方法によって形成される。なお、ビアホール８の側壁の第２の絶縁膜９がシリコン窒化膜（ＳｉＮ膜）により形成されている場合には、当該シリコン窒化膜（ＳｉＮ膜）が銅拡散に対するバリアとなるため、シード層は、銅（Ｃｕ）から成る単層構造を有していてもよい。
次に、図７に示すように、半導体基板１の裏面上に、例えばソルダーレジストのようなレジスト材料等から成る第２の保護膜１１を形成する。第２の保護層１１のうち配線層１０の一部上に開口部が設けられる。そして、この開口部から露出する配線層１０上に、例えばハンダ等の金属から成るボール状の導電端子１２がスクリーン印刷法を用いて形成され、ＢＧＡ型の半導体装置が構成される。
なお、本発明の半導体装置がＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）型である場合、第２の保護層１１から局所的に露出する配線層１０の一部上に導電端子１２を形成する必要はない。
本発明の実施形態に係る半導体装置の全体の平面図である。 図１の破線で囲まれた部分の拡大図である。 図２のＸ−Ｘ線に沿った断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 従来例に係る半導体装置の製造方法を示す断面図である。 従来例に係る半導体装置の製造方法を示す断面図である。
符号の説明
１ 半導体基板 ２ 第１の絶縁膜 ３ 第１のパッド電極
４ 第２のパッド電極 ５ 第１の保護膜 ６ 樹脂層 ７ 支持体
８ ビアホール ９ 第２の絶縁膜 １０ 配線層 １１ 第２の保護膜
１２ 導電端子 ２０，２１ 配線 ３０ 電子回路
５０ 半導体基板 ５１ 第１の絶縁膜 ５２ パッド電極
５３ 第１の保護膜 ５４ 測定針 ５５ 樹脂膜 ５６ ガラス基板
５７ ビアホール ５８ 第２の絶縁膜 ５９ 配線層 ６０ 第２の保護膜
６１ 導電端子 １００ ＬＳＩテスター Ｋ 開口部

Claims (8)

  1. 半導体基板と、前記半導体基板上に形成された電子回路と、前記半導体基板上に形成され、前記電子回路と接続された第１のパッド電極と、
    前記半導体基板上に形成され、前記第１のパッド電極と接続された第２のパッド電極と、
    前記第１のパッド電極を被覆するとともに、前記第２のパッド電極上にのみ開口部を有する保護膜と、
    前記半導体基板を貫通するビアホールを通して前記第１のパッド電極の裏面に接続され、前記ビアホールから前記半導体基板の裏面に延在する配線層とを備えることを特徴とする半導体装置。
  2. 前記半導体基板上に支持体が貼り付けられていることを特徴とする請求項１に記載の半導体装置。
  3. 前記支持体と前記半導体基板の間に接着層が介在していることを特徴とする請求項１に記載の半導体装置。
  4. 前記配線層上に導電端子が形成されていることを特徴とする請求項１に記載の半導体装置。
  5. その表面に電子回路、この電子回路と接続された第１のパッド電極及びこの第１のパッド電極と接続された第２のパッド電極が形成され、前記第１のパッド電極を被覆するとともに、前記第２のパッド電極の表面にのみ開口部を有する保護膜が形成された半導体基板を準備し、
    前記第１のパッド電極に対応する位置に前記半導体基板を貫通するビアホールを形成する工程と、
    前記ビアホールを通して前記第１のパッド電極の裏面に接続され、前記ビアホールから前記半導体基板の裏面に延在する配線層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
  6. 前記開口部を通して前記第２のパッド電極に測定針を接触させて前記電子回路の測定を行う工程を備えることを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記半導体基板上に支持体を貼り付ける工程を備えることを特徴とする請求項５に記載の半導体装置の製造方法。
  8. 前記配線層上に導電端子を形成する工程を備えることを特徴とする請求項５に記載の半導体装置の製造方法。
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