JP2005236271A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】半導体基板の表面から裏面に貫通する穴を経由して前記両面の電極を電気的に接続させる導体層を形成する際に、該導体層を安定して確実に歩留まり良く形成する半導体装置の製造方法の提供。
【解決手段】半導体基板の表面の表面層に素子を形成する工程と、前記表面に前記半導体基板の厚さより浅い穴を形成する工程と、前記穴に導体層を埋める工程と、前記半導体基板の裏面を削り前記穴内の前記導体層を露出させる工程とを備えた半導体装置の製造方法とする。
【選択図】 図１５

Description

本発明は、チップサイズの大きさで、配線基板に実装できる半導体装置、すなわち、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ、以降ＣＳＰと略す。）の製造方法に関する。

近年半導体装置の高速化、高密度実装化、軽薄短小化に対する要求はますます強くなってきている。たとえば、ＣＳＰの導体皮膜を無電解メッキによる銅メッキ膜により形成し、その上にメッキレジストで所定の回路パターンを形成後、電気メッキにより１０〜１５μｍの厚い銅回路膜を形成する半導体装置の製造方法については知られている（特許文献１−００３９〜００４１段落）。
ワイヤやリードフレームを用いることなく、導電手段を備えたバイアホールによって半田ボールを介して基板に実装することにより、寄生容量を低減し、高周波特性を向上させる半導体装置は公知である（特許文献２−００１１、００３３、００３４段落）。
半導体チップサイズとほぼ同じ位のサイズに樹脂パッケージされたＣＳＰが実用化されている（特許文献３−図４）。

表面から裏面に導通するスルーホールと蒸着またはメッキにより導通手段を形成して高密度実装可能な半導体装置（ＣＳＰ）とする発明が既になされている（特許文献３−００１０〜００１１段落、特許文献４−００３０段落）。
半導体チップの裏面側に表面の電極パッドに貫通している穴を有し、その穴に電気的な接続のための導体再配線層を形成し、チップ裏面側で再配線して半導体チップの表面側の素子領域に影響の無い再配線パターンをチップ裏面側に設けることにより、実装配線基板に搭載する際にも表面素子領域に対するダメージを無くした半導体装置の発明がある（特許文献４−要約）。
特開２０００−３４０６９６公報 特開２００２−９１９３公報 特開２００２−２２２９００公報 特開２００３−１７４９５公報

しかしながら、従来のＣＳＰは図２８に示すように、半導体基板４１の表面の表面層には図示しない集積回路素子が形成され、この集積回路素子上に絶縁膜４２を介して集積回路配線４３が形成され、その上に絶縁膜４４を介して再配線層４５が形成され、さらにその上に絶縁膜４６を介してパッケージ樹脂層４８が形成される。また、同じ表面側に、前記再配線層４５を外部接続させるための外部接続端子部４７を形成した半導体装置４０では、外部接続端子４７の直下に形成されている集積回路素子へのダメージが懸念される。また、前記特許文献２〜４に記載されているように、半導体装置の表面から裏面に貫通する穴の内部に、該貫通穴を経由してそれぞれの面に形成された電極部を相互に電気的に接続させるための導体層を形成して裏面側で実装基板に搭載することにより、前述のような集積回路素子へのダメージ問題を解決した半導体装置も知られている。しかし、前述のいずれの半導体装置でも前述の穴に、該穴を経由してそれぞれの面に形成された電極部を相互に電気的に接続させるための導体層を安定して確実に歩留まり良く形成することは、必ずしも容易ではなかった。

本発明は上述した点を鑑みてなされたものであって、その目的とするところは、半導体基板の表面から裏面に貫通する穴を経由して前記両面の電極を電気的に接続させる導体層を形成する際に、該導体層を安定して確実に歩留まり良く形成する半導体装置の製造方法の提供である。

特許請求の範囲の請求項１記載の本発明によれば、前記目的は、半導体基板の表面の表面層に素子を形成する工程と、前記表面に前記半導体基板の厚さより浅い穴を形成する工程と、前記穴に導体層を埋める工程と、前記半導体基板の裏面を削り前記穴内の前記導体層を露出させる工程とを備えた半導体装置の製造方法とすることにより、達成される。
特許請求の範囲の請求項２記載の本発明によれば、前記目的は、半導体基板の表面の表面層に素子を形成する工程と、前記表面に前記半導体基板の厚さより浅い穴を形成する工程と、前記表面上および前記穴の内面に配線層を形成する工程と、前記穴に導体層を埋める工程と、前記半導体基板の裏面を削り前記穴内の前記配線層または前記導体層を露出させる工程とを備えた半導体装置の製造方法とすることにより、達成される。
特許請求の範囲の請求項３項の本発明によれば、前記目的は、半導体基板の表面の表面層に素子を形成する工程と、前記表面に前記半導体基板の厚さより浅い穴を形成する工程と、前記穴に導体層を埋める工程と、前記表面上および前記導体層上に配線層を形成する工程と、前記半導体基板の裏面を削り前記穴内の前記導体層を露出させる工程とを備えた半導体装置の製造方法とすることとにより、達成される。

特許請求の範囲の請求項４記載の本発明によれば、前記露出させる工程の後に、前記半導体基板の裏面に露出した前記配線層または前記導体層に電気的に接続する外部接続端子を形成する工程を備えた請求項２記載の半導体装置の製造方法とすることが好ましい。
特許請求の範囲の請求項５記載の本発明によれば、前記半導体基板の表面側の前記導体層に電気的に接続する外部接続端子を形成する工程を備えた請求項４記載の半導体装置の製造方法とする。
特許請求の範囲の請求項６記載の本発明によれば、前記配線層は前記半導体基板の表面に形成する破線層のうち最上の配線層である請求項２ないし５のいずれかに記載の半導体装置の製造方法とすることが望ましい。
特許請求の範囲の請求項７記載の本発明によれば、前記穴に導体層を埋める工程が、前記配線層をシード層として電気メッキにより前記導体層を埋める請求項２記載の半導体装置の製造方法とすることが好適である。

特許請求の範囲の請求項６載の本発明によれば、前記配線層に銅を用いてシード層とし、銅の電気メッキにより前記穴を埋める導体層とする請求項５記載の半導体装置の製造方法とすることがいっそう好ましい。

本発明によれば、半導体基板の表面から裏面に貫通する穴を経由して前記両面の電極を電気的に接続させる導体層を形成する際に、該導体層を安定して確実に歩留まり良く形成する半導体装置の製造方法を提供することができる。

本発明の実施例について、図面を参照して詳細に説明する。本発明の要旨を超えない限り、本発明は以下、説明する実施例および図面に限定されるものではない。

図１〜図１４はそれぞれ本発明の半導体装置の製造方法にかかる半導体ウェハの第１〜第１４工程毎に示した半導体ウェハ工程の断面図、図１５は本発明の半導体装置の製造方法により製造された半導体装置の断面図である。
６２５μｍの厚さのシリコン基板からなる半導体ウェハ１の表面の表面層に素子として、集積回路素子（図示せず）を形成し、Ａｌ−Ｓｉ（下層金属配線層）からなる金属配線層（図示せず）および層間絶縁膜（図示せず）を形成する。この金属配線層と層間絶縁膜は多層に形成してもかまわない。後述の図１２に示す貫通穴１４ａを形成する予定の箇所の半導体ウェハ１ａ上には何も形成しない。全面にフォトレジスト２を形成後、フォトリソグラフィ技術により貫通穴１４ａを形成する予定の箇所に開口部３を形成する−第１工程（図１）。

フォトレジスト２をマスクとして、ＳＦ_６やＣＦ_４をエッチャントとして誘導結合プラズマ−反応性イオンエッチング（ＩＣＰ−Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｚｍａ Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）のような異方性のドライエッチングにより、直径１００μｍ、深さ１３０μｍの穴４ａを形成する−第２工程（図２）。
穴４ａの深さは必要に応じて適宜変えることができる。この穴４ａの深さはエッチング時には貫通していないが、最終的には裏面から半導体ウェハ１ａの厚さを研磨により薄くすることにより、貫通穴１４ａにする必要があるので、半導体装置（チップ）の仕上がり厚さより約３０μｍ程度深くすることが好ましい。前記穴の深さを１３０μｍとしたのは、この半導体ウェハ１ａを裏面から、仕上がり厚さ１００μｍとなるように化学的、機械的に研磨して、穴４ａを裏面に貫通させるためである。前記穴４ａのエッチング時にマスクとしたフォトレジスト２を除去する−第３工程（図３）。

ＣＶＤによる絶縁酸化膜５ａとして、ＢＰＳＧ（Ｂｏｒｏｎ−Ｐｈｏｓｐｈｅｒ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）層をウェハ全面に形成し、前記集積回路内の前記下層金属電極と最上の金属配線層との接続のためのコンタクトホール６ａを形成する−第４工程（図４）。
最上の金属配線層７ａとして、Ｔｉ−Ｃｕ層をスパッタ法により形成する−第５工程（図５）。半導体ウェハ上に金属配線層を一層のみ形成する場合は、前記下層金属配線層は形成されず、金属配線層７ａのみ形成する。
Ｔｉ−Ｃｕ層はＴｉ層を０．１５μｍ厚とし、その上にＣｕ層を１μｍ厚で形成することが好ましい。前記Ｔｉ層は前記下層金属配線のＡｌ−Ｓｉ層（図示せず）と前記Ｃｕ層との間において、金属原子の相互拡散バリヤ層としての機能を有する。パターニングにより開口した穴４ａ周辺を除き、メッキレジスト８で覆う−第６工程（図６）。

メッキレジスト８をマスクとして穴４ａに導体層９ａとして電気メッキにより銅を埋める−第７工程（図７）。
電気メッキは噴流式循環方式カッププレーター（ＥＥＪＡ社製）を使い、電流密度０．０２Ａ／ｃｍ^２、時間約２５分、メッキ液ミクロファブＣｕ-２００、メッキ液温度２５℃で行った。本発明では、前記図５の第５工程に示すように、最上層の金属配線層７ａとしてＴｉ−Ｃｕ層を形成し、このＣｕ（銅）層をシード層として前記第７工程に示す電気メッキにより厚い銅メッキをしたので、穴４ａ内の導体層９ａを安定して確実に歩留まり良く形成することができるようになった。
メッキレジスト８を除去した後−第８工程（図８）、前記図５で形成した金属配線層７ａである前記Ｔｉ−Ｃｕ層をパターニングにより、所定の回路化する−第９工程（図９）。

次に、プラズマＣＶＤ法により前記回路を保護するためにシリコン窒化膜１０ａを１μｍ厚に形成する−第１０工程（図１０）。
続いて、半導体チップに機械的強度を与えてパッケージ化するために、モールド樹脂膜１１としてエポキシ系樹脂を半導体ウェハ１全面に５０〜１５０μｍ厚に形成する。前記樹脂は必要に応じて他の樹脂に変えることができる−第１１工程（図１１）。
半導体ウェハ１ａの表面にバックグライディング用の保護フィルム（図示せず）を貼り付け、裏面を研磨して約１５０〜２５０μｍの厚さ（半導体ウェハ１ａの仕上がり厚さは約１００μｍ）に減じ貫通穴１４ａを完成する−第１２工程（図１２）。
目的や用途により、本発明にかかる半導体装置の厚さは前記モールド樹脂膜１１ａの厚さを含めて１００〜３００μｍ位に変えることができる。このような厚さの変更に対応して、半導体ウェハ１ａのバックグラインディング前に行われる貫通穴１４ａのための穴４ａの深さも５０〜２００μｍ位の範囲に変えることが好ましい。半導体ウェハ１ａの裏面に露出した金属配線層７ａまたは導体層９ａにスクリーン印刷により、クリーム半田１２ａをパターン印刷し、外部接続端子とする−第１３工程（図１３）。クリーム半田としては、目的に対応するように、ＳｎＰｂはんだ（ＲＸ２６３−１１０ＨＯ、ニホンハンダ社）、Ｓｎ３Ａｇ０．５Ｃｕはんだ（ＰＦ３０５−１１７ＨＯ、ニホンハンダ社）などを用いることができる。

次に、半導体ウェハ１ａを各半導体装置１３ａに分割するためにダイシング部１５ａでダイシングカットする−第１４工程（図１４）。
図１５は完成した本発明の製造方法により作られる半導体装置１３ａである。

図１６〜図１９はそれぞれ本発明の半導体装置の製造方法にかかる半導体ウェハの工程毎に示した半導体ウェハ工程の断面図である。
実施例１と同様に第１０工程（図１０）まで形成した後、シリコン窒化膜１０ｂをパターニングにより導体層９ｂを開口する−第１５工程（図１６）。
次に、Ｔｉ−Ｃｕ層をスパッタ法により成膜後パターニングして金属再配線層１６ｂを形成し、メッキレジスト（図示せず）を形成パターニングした後銅メッキにより銅ポスト１７ｂを形成する。メッキレジスト（図示せず）を除去後、モールド樹脂膜１１ｂを形成する。この後は前述の第１２工程を行い裏面に金属配線層７ｂまたは導電層９ｂを露出させる。銅ポスト１７ｂの形成方法としては、上述の他にシリコン窒化膜１０ｂをパターニングする際に用いるレジストをメッキレジストとしてメッキにより形成することも可能である−第１６工程（図１７）。

次に、前述の第１３工程を行い、クリーム半田１２ｂおよび１８ｂを印刷し、外部接続端子とする−第１７工程（図１８）。
次に、前述の第１４工程を行い、ダイシング部１５ｂでダイシングして半導体装置1３ｂが得られる−第１８工程（図１９）。
このように、半導体装置の両面に外部接続端子を形成することにより、他の半導体装置や受動素子など他の部品を積載して実装することができる。

図２０〜図２７はそれぞれ本発明の半導体装置の製造方法にかかる半導体ウェハの工程毎に示した半導体ウェハ工程の断面図である。
実施例１と同様に第３工程（図３）まで形成した後、ＣＶＤによる絶縁酸化膜５ｃとして、ＢＰＳＧ（Ｂｏｒｏｎ−Ｐｈｏｓｐｈｅｒ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）層をウェハ全面に形成する−第１９工程（図２０）。穴４ｃは、直径８０μｍ、深さ１５０μｍとした。
次に、タングステンや銅などの金属１９をＣＶＤ法によって、穴４ｃを埋めるように堆積させる−第２０工程（図２１）。
次に、金属１９をエッチバックまたはＣＭＰを用いて穴４ｃ以外の余分な金属１９を除去し、導電層９ｃを形成し、絶縁酸化膜５ｃに前記集積回路内の前記下層金属電極と最上の金属配線層との接続のためのコンタクトホール６ｃを形成する。−第２１工程（図２２）
次に、最上の金属配線層７ｃとして、Ｔｉ−Ｃｕ層をスパッタ法により形成し、パターニングにより回路化する。この際、溝に充填した導電層９ｃとも接続する。Ｔｉ−Ｃｕ層はＴｉ層を０．１５μｍ厚とし、その上にＣｕ層を１μｍ厚で形成することが好ましい。前記Ｔｉ層は前記下層金属配線のＡｌ−Ｓｉ層（図示せず）と前記Ｃｕ層との間において、金属原子の相互拡散バリヤ層としての機能を有する。−第２２工程（図２３）。

次に、プラズマＣＶＤ法により前記回路を保護するためにシリコン窒化膜１０ｃを１μｍ厚に形成し、パターニングにより導電層９ｃ上の金属配線層７ｃを露出させる−第２３工程（図２４）。
次に、Ｔｉ−Ｃｕ層をスパッタ法により成膜後パターニングして金属再配線層１６ｃを形成し、メッキレジスト（図示せず）を形成パターニングした後銅メッキにより銅ポスト１７ｃを形成する。メッキレジスト（図示せず）を除去後、モールド樹脂膜１１ｃを形成する。この後は前述の第１２工程を行い裏面に導電層９ｃを露出させる。銅ポスト１７ｃの形成は、シリコン窒化膜１０ｃをパターニングする際に用いるレジストをメッキレジストとしてメッキにより形成することも可能である−第２４工程（図２５）。
次に、前述の第１３工程を行い、クリーム半田１２ｃおよび１８ｃを印刷し、外部接続端子とする−第２５工程（図２６）。

次に、前述の第１４工程を行い、ダイシング部１５ｂでダイシングして半導体装置１３ｃが得られる−第２６工程（図２７）。
本実施例は、実施例２のように半導体ウェハ１ｃの表面側にも外部接続端子を形成するものであるが、実施例１のように半導体ウェハ１ｃの裏面側のみに外部接続端子を形成した構成であってももちろん本発明の効果を奏するものである。

本発明の半導体装置の製造方法の第１工程にかかる半導体ウェハの断面図である。 本発明の半導体装置の製造方法の第２工程にかかる半導体ウェハの断面図である。 本発明の半導体装置の製造方法の第３工程にかかる半導体ウェハの断面図である。 本発明の半導体装置の製造方法の第４工程にかかる半導体ウェハの断面図である。 本発明の半導体装置の製造方法の第５工程にかかる半導体ウェハの断面図である。 本発明の半導体装置の製造方法の第６工程にかかる半導体ウェハの断面図である。 本発明の半導体装置の製造方法の第７工程にかかる半導体ウェハの断面図である。 本発明の半導体装置の製造方法の第８工程にかかる半導体ウェハの断面図である。 本発明の半導体装置の製造方法の第９工程にかかる半導体ウェハの断面図である。 本発明の半導体装置の製造方法の第１０工程にかかる半導体ウェハの断面図である。 本発明の半導体装置の製造方法の第１１工程にかかる半導体ウェハの断面図である。 本発明の半導体装置の製造方法の第１２工程にかかる半導体ウェハの断面図である。 本発明の半導体装置の製造方法の第１３工程にかかる半導体ウェハの断面図である。 本発明の半導体装置の製造方法の第１４工程にかかる半導体ウェハの断面図である。 本発明の半導体装置の製造方法により作成された半導体装置の断面図である。 本発明の半導体装置の製造方法の第１５工程にかかる半導体ウェハの断面図である。 本発明の半導体装置の製造方法の第１６工程にかかる半導体ウェハの断面図である。 本発明の半導体装置の製造方法の第１７工程にかかる半導体ウェハの断面図である。 本発明の半導体装置の製造方法の第１８工程にかかる半導体ウェハの断面図である。 本発明の半導体装置の製造方法の第１９工程にかかる半導体ウェハの断面図である。 本発明の半導体装置の製造方法の第２０工程にかかる半導体ウェハの断面図である。 本発明の半導体装置の製造方法の第２１工程にかかる半導体ウェハの断面図である。 本発明の半導体装置の製造方法の第２２工程にかかる半導体ウェハの断面図である。 本発明の半導体装置の製造方法の第２３工程にかかる半導体ウェハの断面図である。 本発明の半導体装置の製造方法の第２４工程にかかる半導体ウェハの断面図である。 本発明の半導体装置の製造方法の第２５工程にかかる半導体ウェハの断面図である。 本発明の半導体装置の製造方法の第２６工程にかかる半導体ウェハの断面図である。 従来の半導体装置の製造方法により作成された半導体装置の断面図である。

符号の説明

１ａ，１ｂ，１ｃ 半導体ウェハ
２ フォトレジスト
３ 開口部
４ａ，４ｂ，４ｃ 穴
５ａ，５ｂ，５ｃ 絶縁膜
６ａ，６ｂ，６ｃ コンタクトホール
７ａ，７ｂ，７ｃ 金属配線層（シード層）
８ フォトレジスト
９ａ，９ｂ，９ｃ 導体層
１０ａ，１０ｂ，１０ｃ シリコン窒化膜
１１ａ，１１ｂ，１１ｃ 保護樹脂膜
１２ａ，１２ｂ，１２ｃ 半田（外部接続端子）
１３ａ，１３ｂ，１３ｃ 半導体装置
１４ａ，１４ｂ，１４ｃ 貫通穴
１６ｂ，１６ｃ 金属再配線層
１７ｂ，１７ｃ 銅ポスト
１８ｂ，１８ｃ 半田（外部接続端子）。

Claims (8)

1. 半導体基板の表面の表面層に素子を形成する工程と、前記表面に前記半導体基板の厚さより浅い穴を形成する工程と、前記穴に導体層を埋める工程と、前記半導体基板の裏面を削り前記穴内の前記導体層を露出させる工程とを備えたことを特徴とする半導体装置の製造方法。
2. 半導体基板の表面の表面層に素子を形成する工程と、前記表面に前記半導体基板の厚さより浅い穴を形成する工程と、前記表面上および前記穴の内面に配線層を形成する工程と、前記穴に導体層を埋める工程と、前記半導体基板の裏面を削り前記穴内の前記配線層または前記導体層を露出させる工程とを備えたことを特徴とする半導体装置の製造方法。
3. 半導体基板の表面の表面層に素子を形成する工程と、前記表面に前記半導体基板の厚さより浅い穴を形成する工程と、前記穴に導体層を埋める工程と、前記表面上および前記導体層上に配線層を形成する工程と、前記半導体基板の裏面を削り前記穴内の前記導体層を露出させる工程とを備えたことを特徴とする半導体装置の製造方法。
4. 前記露出させる工程の後に、前記半導体基板の裏面に露出した前記配線層または前記導体層に電気的に接続する外部接続端子を形成する工程を備えたことを特徴とする請求項２または３のいずれかに記載の半導体装置の製造方法。
5. 前記半導体基板の表面側の前記導体層に電気的に接続する外部接続端子を形成する工程を備えたことを特徴とする請求項４記載の半導体装置の製造方法。
6. 前記配線層は前記半導体基板の表面に形成する配線層のうち最上の配線層であることを特徴とする請求項２ないし５のいずれかに記載の半導体装置の製造方法。
7. 前記穴に導体層を埋める工程が、前記配線層をシード層として電気メッキにより前記導体層を埋めることを特徴とする請求項２記載の半導体装置の製造方法。
8. 前記配線層に銅を用いてシード層とし、銅の電気メッキにより前記穴を埋める導体層とすることを特徴とする請求項７記載の半導体装置の製造方法。
   
   

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