JP2000021938A - 半導体ウェハ、及び半導体装置の検査方法 - Google Patents

Abstract

(57)【要約】 【課題】 故障が生じたチップへの電圧の供給を制限
し、他の良品チップに関して正常なウェハレベルバーン
イン試験を実行し得る被検ウェハ、及びそれを用いたウ
ェハレベルバーンイン試験方法を得る。 【解決手段】 チップ２には、電源パッド３、ＧＮＤパ
ッド４、及び電圧パッド５が形成されている。電圧パッ
ド５の表面積は、電源パッド３の表面積よりも大きい。
電源パッド３と電圧パッド５とは、ヒューズ６を介して
互いに接続されている。全てのチップ２のうち、事前の
ウェハテストによって不良品と判定されたチップについ
ては、そのチップ２のヒューズ６を電気溶断やレーザ照
射によって切断する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体ウェハの
構造、及び半導体ウェハに形成されたチップに作り込ま
れた半導体装置の検査方法に関するものである。

【０００２】

【従来の技術】半導体装置の信頼性を検査するための試
験としてバーンイン試験がある。バーンイン試験は、実
際に半導体装置が使用されるよりも過酷な高電圧や高温
等のストレスを印加した状態で半導体装置を動作させ、
初期故障発生の可能性がある半導体装置を選別除去する
スクリーニング方法の一つである。

【０００３】従来、バーンイン試験は、ウェハ工程後に
行われるウェハテストで合格したチップをセラミックパ
ッケージあるいはプラスチックパッケージにパッケージ
ングした後、恒温漕中で所定のストレスを印加して行わ
れていた。しかし、パッケージングする前のウェハの状
態でバーンイン試験を行うウェハレベルバーンイン試験
も行われはじめている。以下、従来のウェハレベルバー
ンイン試験について説明する。

【０００４】図７は、従来の被検ウェハ１０１の構造を
概略的に示す平面図である。被検ウェハ１０１には、検
査対象である半導体装置がそれぞれ作り込まれた複数の
チップ１０２が所定のパターンで形成されている。複数
のチップ１０２のそれぞれには、電源パッド１０３及び
ＧＮＤパッド１０４が形成されている。

【０００５】図８は、プローブカード１０５の構造を模
式的に示す斜視図である。但し、説明の都合上、プロー
ブカード１０５の基板を破線で示して省略し、基板の底
面構造を実線で明示している。プローブカード１０５に
は、被検ウェハ１０１の電源パッド１０３にウェハレベ
ルバーンイン試験用の電圧を供給するための複数のプロ
ーブ針１０６と、被検ウェハ１０１のＧＮＤパッド１０
４に接地電位を供給するための複数のプローブ針１０７
とが設けられている。

【０００６】図９は、実際にウェハレベルバーンイン試
験を行う時の状態を示す斜視図である。図９においても
図８と同様に、プローブカード１０５の基板を破線で示
して省略している。プローブ針１０６と電源パッド１０
３、及びプローブ針１０７とＧＮＤパッド１０４とがそ
れぞれ接触するように、プローブカード１０５を位置合
わせして被検ウェハ１０１上に配置する。ウェハレベル
バーンイン試験用の電圧は、外部電源１０８の端子１０
９から配線ケーブル１１０及びプローブ針１０６を介し
て、電源パッド１０３に供給される。また、接地電位
は、外部電源１０８の端子１１１から配線ケーブル１１
２及びプローブ針１０７を介して、ＧＮＤパッド１０４
に供給される。

【０００７】

【発明が解決しようとする課題】しかし、このような従
来のウェハレベルバーンイン試験によると、被検ウェハ
１０１の全てのチップ１０２に一括して電圧を供給する
ため、事前のウェハテストによって不良品と判定された
チップ１０２に対しても電圧が供給される。不良品と判
定されたチップ１０２の中には、電源パッド１０３とＧ
ＮＤパッド１０４との間がショートする等の故障が生じ
ているものもある。このような故障が生じているチップ
１０２にウェハレベルバーンイン用の電圧が印加される
と、故障したチップ１０２の電源パッド１０３に多量の
電流が流れて、他の良品チップに印加すべき電圧が低下
したり信号波形の歪みや減衰が生じたりして、良品チッ
プに関して正常なウェハレベルバーンイン試験を行うこ
とができないという問題があった。

【０００８】一方、被検ウェハ１０１の全てのチップ１
０２に一括して電圧を供給するのではなく、各チップ１
０２ごとにシーケンシャルに電圧を供給することによ
り、上述の問題を回避することができる。しかし、この
方式によって全チップ１０２にウェハレベルバーンイン
試験を行うには、「チップ１０２あたりのバーンイン試
験所要時間×チップ１０２の総数」に相当する時間を要
するため、スループットが低下してテストコストが上昇
する。

【０００９】本発明はかかる問題を解決するために成さ
れたものであり、被検ウェハの全てのチップに一括して
電圧を供給する方式のウェハレベルバーンイン試験にお
いて、故障が生じているチップへの電圧の供給を制限
し、他の良品チップに関して正常なウェハレベルバーン
イン試験を実行し得る被検ウェハの構造、及びそれを用
いたウェハレベルバーンイン試験方法を提供することを
目的とするものである。

【００１０】

【課題を解決するための手段】この発明のうち請求項１
に記載の半導体ウェハは、検査対象である半導体装置が
それぞれ作り込まれた複数のチップが形成された半導体
ウェハであって、チップ上に形成され、半導体装置に接
続された第１のパッドと、プローブカードの有するプロ
ーブ針を接触させることにより外部電源と接続される第
２のパッドと、第１のパッドと第２のパッドとの間を導
通する接続手段とを備え、第２のパッドの表面積は第１
のパッドの表面積よりも大きいことを特徴とするもので
ある。

【００１１】また、この発明のうち請求項２に記載の半
導体ウェハは、請求項１に記載の半導体ウェハであっ
て、接続手段は、第１のパッドに接続された一端と、第
２のパッドに接続された他端とを有するヒューズである
ことを特徴とするものである。

【００１２】また、この発明のうち請求項３に記載の半
導体ウェハは、請求項１に記載の半導体ウェハであっ
て、接続手段は、第１のパッドに接続された一方電極
と、第２のパッドに接続された他方電極と、制御信号線
に接続された制御電極とを有するトランジスタであるこ
とを特徴とするものである。

【００１３】また、この発明のうち請求項４に記載の半
導体ウェハは、請求項３に記載の半導体ウェハであっ
て、トランジスタによる第１のパッドと第２のパッドと
の間の導通の可否は、制御信号線に接続された不揮発性
半導体記憶装置の記憶内容によって制御されることを特
徴とするものである。

【００１４】また、この発明のうち請求項５に記載の半
導体ウェハは、請求項１〜４のいずれか一つに記載の半
導体ウェハであって、接続手段及び第２のパッドは、隣
り合うチップ同士の間に設けられたダイシングライン上
にそれぞれ形成されることを特徴とするものである。

【００１５】また、この発明のうち請求項６に記載の半
導体装置の検査方法は、請求項１〜４のいずれか一つに
記載の半導体ウェハに形成されたチップに作り込まれた
半導体装置の検査方法であって、複数のチップのうち、
チップに関する事前の検査によって不良と判定された不
良チップについて、接続手段による第１のパッドと第２
のパッドとの間の導通を解く工程と、プローブカートの
有するプローブ針を第２のパッドに接触させることによ
り、外部電源から第２のパッドに検査用のストレスを印
加する工程とを備えるものである。

【００１６】また、この発明のうち請求項７に記載の半
導体装置の検査方法は、請求項６に記載の半導体装置の
検査方法であって、半導体ウェハは請求項２に記載の半
導体ウェハであって、不良チップの第１のパッドと第２
のパッドとの間の導通は、ヒューズを切断することによ
り解かれることを特徴とするものである。

【００１７】また、この発明のうち請求項８に記載の半
導体装置の検査方法は、請求項６に記載の半導体装置の
検査方法であって、半導体ウェハは請求項３に記載の半
導体ウェハであって、不良チップの第１のパッドと第２
のパッドとの間の導通は、トランジスタの制御電極にト
ランジスタの動作しきい値電圧以上の電圧を印加しない
ことにより解かれることを特徴とするものである。

【００１８】また、この発明のうち請求項９に記載の半
導体装置の検査方法は、請求項８に記載の半導体装置の
検査方法であって、半導体ウェハは請求項４に記載の半
導体ウェハであって、事前の検査の検査結果に基づい
て、不揮発性半導体装置に記憶内容を記憶する工程をさ
らに備えることを特徴とするものである。

【００１９】

【発明の実施の形態】実施の形態１．図１は、本発明の
実施の形態１に係る被検ウェハ１の構造を概略的に示す
上面図である。被検ウェハ１には、検査対象である半導
体装置がそれぞれ作り込まれた複数のチップ２が所定の
パターンで形成されている。複数のチップ２のそれぞれ
には、半導体装置に接続された電源パッド３（第１のパ
ッド）と、接地電位を供給するためのＧＮＤパッド４
と、ウェハレベルバーンイン試験用のストレスとしての
電圧が供給される電圧パッド５（第２のパッド）とが形
成されている。ここで、図１に示すように、電圧パッド
５の表面積は、電源パッド３の表面積よりも大きい。ま
た、電源パッド３と電圧パッド５とは、電源パッド３に
接続された一端、及び電圧パッド５に接続された他端を
有するヒューズ６を介して互いに電気的に接続されてい
る。

【００２０】図２は、プローブカード７の構造を模式的
に示す斜視図である。但し、説明の都合上、プローブカ
ード７の基板を破線で示して省略し、基板の底面構造を
実線で明示している。プローブカード７には、被検ウェ
ハ１の電圧パッド５にウェハレベルバーンイン試験用の
電圧を供給するための複数のプローブ針８と、被検ウェ
ハ１のＧＮＤパッド４に接地電位を供給するための複数
のプローブ針９とが設けられている。

【００２１】図３は、実際にウェハレベルバーンイン試
験を行う時の状態を示す斜視図である。図３においても
図２と同様に、プローブカード７の基板を破線で示して
省略している。プローブ針８と電圧パッド５、及びプロ
ーブ針９とＧＮＤパッド４とがそれぞれ接触するよう
に、プローブカード７を位置合わせして被検ウェハ１上
に配置する。ウェハレベルバーンイン試験用の電圧は、
外部電源１０の端子１１から配線ケーブル１２を介して
プローブカード７に供給され、プローブカード７上で
（あるいはプローブカード７に供給される前に）分配さ
れて、各プローブ針８に供給される。そして、プローブ
針８を介して電圧パッド５に供給され、さらに電圧パッ
ド５からヒューズ６を介して電源パッド３に供給され
る。また、接地電位は、外部電源１０の端子１３から配
線ケーブル１４を介してプローブカード７に供給され、
プローブカード７上で（あるいはプローブカード７に供
給される前に）分配されて、各プローブ針９に供給され
る。そして、プローブ針９を介してＧＮＤパッド４に供
給される。電源パッド３及びＧＮＤパッド４に供給され
た電圧及び接地電位は、チップ２に作り込まれた半導体
装置にそれぞれ供給される。

【００２２】このとき、被検ウェハ１の全てのチップ２
のうち、事前のウェハテストによって不良品と判定され
たものや、当初からウェハレベルバーンイン試験を行う
必要のないものについては、電気溶断やレーザ照射によ
ってヒューズ６を予め切断しておく。

【００２３】このように本実施の形態１に係る被検ウェ
ハ及びウェハレベルバーンイン試験方法によると、ヒュ
ーズ６を切断することで、電圧パッド５に供給されたウ
ェハレベルバーンイン試験用の電圧が、ヒューズ６を介
して電源パッド３に供給されることを回避することがで
きる。従って、ウェハテストによって不良品と判定され
たチップ２のヒューズ６を予め切断しておくことによ
り、故障が生じているチップ２に多量の電流が流れ、他
の良品チップ２に印加すべき電圧が低下する等という問
題を回避することができる。これにより、被検ウェハ１
の全てのチップ２に一括して電圧を供給する方式のウェ
ハレベルバーンイン試験において、故障が生じていない
他の良品チップ２に関して正常なウェハレベルバーンイ
ン試験を行うことができる。

【００２４】また、電圧パッド５の表面積を電源パッド
３の表面積よりも大きくしたので、電源パッド３にプロ
ーブ針８を直接接触させる場合と比較すると、ウェハレ
ベルバーンイン試験の際に印加する熱ストレス等によっ
て被検ウェハ１が熱膨張した場合であっても、プローブ
針８を電圧パッド５へ確実に接触させることができる。

【００２５】なお、特開平９−１９９６７２号公報に
は、チップの内部回路に接続された配線とプローブ針を
接触させる外部電極との間にヒューズを設けた半導体ウ
ェハが記載されている。また、特開平４−２８８８３７
号公報には、チップの電源端子と半導体ウェハ上に形成
された共通電源配線との間にヒューズを設けた半導体ウ
ェハが記載されている。さらに、特開平５−２９４１３
号公報には、チップの電源供給用パッド電極と金属膜配
線との間にヒューズとしての高抵抗ポリシリコン薄膜配
線を設けた半導体ウェハが記載されている。しかし、本
実施の形態１においては電圧パッド５の表面積を電源パ
ッド３の表面積よりも大きくすることにより、プローブ
針８と電圧パッド５との接触を確実に行えるようにした
点で上記公報記載の発明よりも優れた効果を有してい
る。

【００２６】実施の形態２．上記実施の形態１では、電
源パッド３と電圧パッド５との間にヒューズ６を設けた
が、本実施の形態２では、ヒューズ６の代わりにスイッ
チング動作用のトランジスタを設ける。図４は、チップ
２のうち、電源パッド３及び電圧パッド５が形成されて
いる部分を拡大して示す平面図である。電源パッド３と
電圧パッド５との間にはトランジスタ１５が設けられて
おり、トランジスタ１５のソースは電源パッド３に、ド
レインは電圧パッド５に、ゲートは制御信号線１６にそ
れぞれ接続されている。トランジスタ１５のゲートに
は、被検ウェハ１の内部に設けられたスイッチング制御
回路あるいは被検ウェハ１の外部から制御信号線１６を
介して所定の電圧が印加される。トランジスタ１５の動
作しきい値電圧以上の電圧をトランジスタ１５のゲート
に印加することにより、電源パッド３と電圧パッド５と
の間が導通し、ウェハレベルバーン試験用の電圧が電圧
パッド５からトランジスタ１５を介して電源パッド３へ
と供給される。一方、トランジスタ１５の動作しきい値
電圧以上の電圧をトランジスタ１５のゲートに印加しな
いことにより、電源パッド３と電圧パッド５との間は導
通せず、ウェハレベルバーン試験用の電圧は電圧パッド
５から電源パッド３へ供給されない。

【００２７】このように本実施の形態２に係る被検ウェ
ハ及びウェハレベルバーンイン試験方法によると、トラ
ンジスタ１５の動作しきい値電圧以上の電圧をトランジ
スタ１５のゲートに印加するか否かによって、電源パッ
ド３と電圧パッド５との間の導通の可否を制御すること
ができる。従って、事前のウェハテストによって不良品
と判定されたチップ２等について、電源パッド３と電圧
パッド５との間を導通させないことにより、たとえ電圧
パッド５にウェハレベルバーン試験用の電圧が印加され
たとしても、その電圧がトランジスタ１５を介して電源
パッド３に供給されることはない。これにより、故障が
生じているチップ２に多量の電流が流れ、他の良品チッ
プ２に印加すべき電圧が低下する等という問題を回避す
ることができる。換言すれば、被検ウェハ１の全てのチ
ップ２に一括して電圧を供給する方式のウェハレベルバ
ーンイン試験において、故障が生じていない他の良品チ
ップ２に関して正常なウェハレベルバーンイン試験を行
うことができる。

【００２８】また、上記実施の形態１と同様に、電圧パ
ッド５の表面積を電源パッド３の表面積よりも大きくし
たので、電源パッド３にプローブ針８を直接接触させる
場合と比較すると、ウェハレベルバーンイン試験の際に
印加する熱ストレス等によって被検ウェハ１が熱膨張し
たとしても、プローブ針８を電圧パッド５へ確実に接触
させることができる。

【００２９】なお、特開平４−３４６４５２号公報に
は、チップ上のボンディングパッドとウェハのダイシン
グライン上に形成されたコントロール信号ラインとの間
にトランジスタを設けた半導体ウェハが記載されてい
る。また、特開昭６１−８７３４９号公報には、チップ
上の接地電極と半導体ウェハのダイシングライン上に形
成された配線との間にスイッチ回路を設けた半導体ウェ
ハが記載されている。しかし、本実施の形態２において
は、ウェハレベルバーンイン試験用の電圧を、被検ウェ
ハ１上に形成した配線からではなく、プローブカード７
の有するプローブ針８から電圧パッド５に供給する点
で、上記公報記載の発明よりも優れた効果を有してい
る。即ち、被検ウェハ１上に電圧供給用の配線を形成す
る必要がないため被検ウェハ１のウェハ面積を有効利用
でき、しかも、電圧パッド５の表面積を電源パッド３の
表面積よりも大きくすることにより、プローブ針８と電
圧パッド５との接触を確実に行うことができる。

【００３０】実施の形態３．図５は、チップ２のうち、
電源パッド３及び電圧パッド５が形成されている部分を
拡大して示す平面図である。上記実施の形態２で述べた
制御信号線１６に制御回路１７を接続する。制御回路１
７は、図５に示すように、不揮発性メモリトランジスタ
１８、抵抗２３，２４、ダイオード２５，２６を備えて
いる。不揮発性メモリトランジスタ１８のソースは接地
１９に、ゲートはダイオード２５のカソードに、ドレイ
ンはダイオード２６のカソードにそれぞれ接続されてい
る。ダイオード２５のアノードは抵抗２３の一端に、ダ
イオード２６のアノードは抵抗２４の一端にそれぞれ接
続されている。抵抗２３，２４のそれぞれの他端は、電
圧パッド５に共通して接続されている。制御信号線１６
は、不揮発性メモリトランジスタ１８のドレイン、及び
ダイオード２６のカソードにそれぞれ接続されている。
また、不揮発性メモリトランジスタ１８のソース、ゲー
ト、ドレインは、端子２０，２１，２２にそれぞれ接続
されている。

【００３１】端子２０〜２２に印加する電圧を周知の方
法によって調整することにより、不揮発性メモリトラン
ジスタ１８の動作しきい値電圧を高低２つに設定するこ
とができる。具体的には、事前のウェハテストによって
不良品と判定されたチップ２に対応する不揮発性メモリ
トランジスタ１８については、その動作しきい値電圧を
低く設定する。一方、事前のウェハテストによって良品
と判定されたチップ２に対応する不揮発性メモリトラン
ジスタ１８については、その動作しきい値電圧を高く設
定する。なお、端子２０〜２２に印加する電圧は、被検
ウェハ１の内部に設けられた回路あるいは被検ウェハ１
の外部から供給する。

【００３２】電圧パッド５にウェハレベルバーンイン試
験用の電圧が印加された場合、その電圧は、抵抗２４及
びダイオード２６を介してノードＮＤに印加されるとと
もに、抵抗２３及びダイオード２５を介して不揮発性メ
モリトランジスタ１８のゲートに印加される。

【００３３】このとき、不揮発性メモリトランジスタ１
８の動作しきい値電圧が低く設定されている場合は、そ
のゲートに印加された電圧によって不揮発性メモリトラ
ンジスタ１８がオンする。このため、ノードＮＤと接地
１９との間が導通し、ノードＮＤの電圧は不揮発性メモ
リトランジスタ１８のソース・ドレイン間に印加され
る。従って、トランジスタ１５のゲートにはノードＮＤ
の電圧が印加されないため、電源パッド３と電圧パッド
５との間は導通せず、その結果、ウェハレベルバーンイ
ン試験用の電圧は電源パッド３へ供給されない。

【００３４】一方、不揮発性メモリトランジスタ１８の
動作しきい値電圧が高く設定されている場合は、そのゲ
ートに印加されたウェハレベルバーンイン試験用の電圧
によって不揮発性メモリトランジスタ１８はオンせず、
ノードＮＤと接地１９との間は導通しない。このため、
ノードＮＤの電圧は制御信号線１６を介してトランジス
タ１５のゲートに印加される。従って、電源パッド３と
電圧パッド５との間が導通し、その結果、ウェハレベル
バーンイン試験用の電圧は電圧パッド５からトランジス
タ１５を介して電源パッド３へと供給される。

【００３５】このように本実施の形態３に係る被検ウェ
ハ及びウェハレベルバーンイン試験方法によれば、トラ
ンジスタ１５によって電源パッド３と電圧パッド５との
間の導通の可否を制御するとともに、トランジスタ１５
のゲートに接続された制御信号線１６に、トランジスタ
１５の駆動を制御するための制御回路１７を接続した。
そして、制御回路１７を不揮発性メモリトランジスタ１
８によって構成し、不揮発性メモリトランジスタ１８の
動作しきい値電圧の高低によって、トランジスタ１５の
駆動を制御する構成とした。従って、事前のウェハテス
トによって不良品と判定されたチップ２について、これ
に対応する不揮発性メモリトランジスタ１８の動作しき
い値電圧を低く設定することにより、たとえ電圧パッド
５にウェハレベルバーンイン用の電圧が印加されたとし
ても、電源パッド３と電圧パッド５との間は導通しない
ので、この電圧が電源パッド３に供給されることはな
い。これにより、故障が生じているチップ２等に多量の
電流が流れ、他の良品チップ２に印加すべき電圧が低下
する等という問題を回避することができる。換言すれ
ば、被検ウェハ１の全てのチップ２に一括して電圧を供
給する方式のウェハレベルバーンイン試験において、故
障が生じていない他の良品チップ２に関して正常なウェ
ハレベルバーンイン試験を実行することができる。

【００３６】しかも、制御回路１７を不揮発性メモリト
ランジスタ１８によって構成したので、事前のウェハテ
ストの結果に応じて不揮発性メモリトランジスタ１８の
動作しきい値電圧を設定した後に電源を切ったとして
も、不揮発性メモリトランジスタ１８に記憶されたその
情報は保持される。

【００３７】実施の形態４．図６は、被検ウェハ１を部
分的に拡大して示す平面図である。隣り合うチップ２同
士の間には、被検ウェハ１を各チップ２ごとに切り分け
るためのダイシングライン２７が設けられている。本実
施の形態４においては、上記実施の形態１で述べたヒュ
ーズ６及び電圧パッド５を、チップ２上ではなくダイシ
ングライン２７上に配置する。ヒューズ６及び電圧パッ
ド５は、いずれもウェハレベルバーンイン試験において
のみ使用するものであるため、必ずしもチップ２上に配
置する必要はなく、本実施の形態４のようにダイシング
ライン２７上に配置しても問題はない。

【００３８】なお、以上の説明ではヒューズ６を用いる
実施の形態１を前提として述べたが、実施の形態２で述
べたトランジスタ１５、あるいは実施の形態３で述べた
トランジスタ１５及び制御回路１７をダイシングライン
２７上に配置することもできる。

【００３９】このように本実施の形態４に係る被検ウェ
ハによれば、ウェハレベルバーンイン試験においてのみ
使用するヒューズ６、トランジスタ１５、制御回路１
７、及び電圧パッド５をダイシングライン２７上に配置
した。このため、被検ウェハ１上にこれらの素子を配置
する必要がなく、被検ウェハ１のウェハ面積を有効利用
して被検ウェハ１の製品利用率を高めることができる。

【００４０】なお、半導体装置は、通常、マスクを用い
た露光工程（例えば１チップ／１露光や４チップ／１露
光等）によってチップ２に作り込まれるが、このとき、
ヒューズ６や電圧パッド５等を、ダイシングライン２７
上のうち上記露光工程における１露光によって露光でき
る領域（即ち、１露光と１露光との間のすき間となる領
域でない領域）に配置するのが望ましい。これにより、
ヒューズ６や電圧パッド５等を上記露光工程によって半
導体装置と同時に形成することが可能となる。従って、
ヒューズ６や電圧パッド５等を形成するための特別の露
光工程を必要とせず、マスク枚数の増加等に伴うコスト
の増大を回避することができる。

【００４１】また、特開平５−３６７７６号公報には、
半導体ウェハのダイシングライン上に、試験信号印加用
の電極パッド、試験信号伝達用のトランジスタ、及びト
ランジスタ駆動信号印加用の電極パッドを形成した半導
体ウェハが記載されている。また、特開平６−５６７７
号公報には、半導体チップ上の電源パッドと半導体チッ
プ外のエリアに形成された電源供給用配線との間にヒュ
ーズを設け、このヒューズを半導体チップ外のエリアに
形成した半導体ウェハが記載されている。しかし、上記
公報記載の発明では試験信号伝達用の配線をウェハ上に
はりめぐらせており、この配線は半導体装置の製造工程
とは別の特別の工程によって形成する必要があるため、
製造工程の増加、製造コストの増大等の不利益を伴う。
これに対し、本実施の形態４では、トランジスタ１５や
電圧パッド５等を形成するための特別の工程が不要であ
るため、製造コスト等が増大することはなく、この点で
上記公報記載の発明よりも優れた効果を有している。

【００４２】

【発明の効果】この発明のうち請求項１に係るものによ
れば、接続手段による第１のパッドと第２のパッドとの
間の導通を解くことで、外部電源からプローブ針を介し
て第２のパッドに印加された検査用のストレスがそのチ
ップに供給されることを回避することができる。従っ
て、チップに関する事前の検査によって不良品と判定さ
れたチップについて、第１のパッドと第２のパッドとの
間の導通を予め解くことにより、そのチップに多量の電
流が流れ、他の良品チップに印加すべきストレスが低下
する等という問題を回避することができる。これによ
り、第１のパッドと第２のパッドとの間の導通が解かれ
ない他の良品チップに関して正常な検査を行うことがで
きる。

【００４３】また、第２のパッドの表面積が第１のパッ
ドの表面積よりも大きいため、第１のパッドにプローブ
針を直接接触させる場合と比較すると、第２のパッドへ
のプローブ針の接触を確実に行うことができる。

【００４４】また、この発明のうち請求項２に係るもの
によれば、電気溶断あるいはレーザ照射によってヒュー
ズを切断することにより、第１のパッドと第２のパッド
との間の導通を解くことができる。

【００４５】また、この発明のうち請求項３に係るもの
によれば、トランジスタの制御電極に印加する電圧によ
って、第１のパッドと第２のパッドとの間の導通の可否
を制御することができる。

【００４６】また、この発明のうち請求項４に係るもの
によれば、第１のパッドと第２のパッドとの間の導通の
可否が不揮発性半導体記憶装置の記憶内容によって制御
されるため、不揮発性半導体記憶装置に記憶内容を記憶
した後に電源を切ったとしても、その記憶内容は不揮発
性半導体記憶装置に記憶されている。

【００４７】また、この発明のうち請求項５に係るもの
によれば、接続手段及び第２のパッドを半導体ウェハ上
に形成する必要がないため、半導体ウェハのウェハ面積
の有効利用を図ることができる。

【００４８】また、この発明のうち請求項６に係るもの
によれば、接続手段による第１のパッドと第２のパッド
との間の導通を解くことで、第２のパッドに印加された
検査用のストレスがそのチップに供給されることを回避
することができる。従って、不良チップの第１のパッド
と第２のパッドとの間の導通を予め解くことにより、不
良チップに多量の電流が流れ、他のチップに印加すべき
ストレスが低下する等という問題を回避することができ
る。これにより、第１のパッドと第２のパッドとの間の
導通が解かれない他の良品チップに関して正常な検査を
行うことができる。

【００４９】また、第２のパッドの表面積は第１のパッ
ドの表面積よりも大きいため、第１のパッドにプローブ
針を直接接触させる場合と比較すると、第２のパッドへ
のプローブ針の接触を確実に行うことができる。

【００５０】また、この発明のうち請求項７に係るもの
によれば、電気溶断あるいはレーザ照射によってヒュー
ズを切断することにより、第１のパッドと第２のパッド
との間の導通を解くことができる。

【００５１】また、この発明のうち請求項８に係るもの
によれば、トランジスタの制御電極にトランジスタの動
作しきい値電圧以上の電圧を印加しないことによって、
第１のパッドと第２のパッドとの間の導通を解くことが
できる。

【００５２】また、この発明のうち請求項９に係るもの
によれば、第１のパッドと第２のパッドとの間の導通の
可否を制御する記憶内容が不揮発性半導体記憶装置に記
憶されるため、不揮発性半導体記憶装置に記憶内容を記
憶した後に電源を切ったとしても、その記憶内容は不揮
発性半導体記憶装置に記憶されている。

【図面の簡単な説明】

【図１】 本発明の実施の形態１に係る被検ウェハ１の
構造を概略的に示す平面図である。

【図２】 プローブカード７の構造を模式的に示す斜視
図である。

【図３】 実際にウェハレベルバーンイン試験を行う時
の状態を示す斜視図である。

【図４】 チップ２のうち、電源パッド３及び電圧パッ
ド５が形成されている部分を拡大して示す平面図であ
る。

【図５】 チップ２のうち、電源パッド３及び電圧パッ
ド５が形成されている部分を拡大して示す平面図であ
る。

【図６】 被検ウェハ１を部分的に拡大して示す平面図
である。

【図７】 従来の被検ウェハ１０１の構造を概略的に示
す平面図である。

【図８】 プローブカード１０５の構造を模式的に示す
斜視図である。

【図９】 実際にウェハレベルバーンイン試験を行う時
の状態を示す斜視図である。

【符号の説明】

１ 被検ウェハ、２ チップ、３ 電源パッド、４ Ｇ
ＮＤパッド、５ 電圧パッド、６ ヒューズ、７ プロ
ーブカード、８，９ プローブ針、１０ 外部電源、１
５ トランジスタ、１６ 制御信号線、１７ 制御回
路、１８ 不揮発性メモリトランジスタ、２７ ダイシ
ングライン。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 茂久 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 2G011 AA17 AB09 AC14 AE03 4M106 AA01 AA02 AB01 AC02 AD13 AD21 AD22 BA14 CA56 DD10 5F038 DT18

Claims (9)

【特許請求の範囲】
1. 【請求項１】 検査対象である半導体装置がそれぞれ作
   り込まれた複数のチップが形成された半導体ウェハであ
   って、 前記チップ上に形成され、前記半導体装置に接続された
   第１のパッドと、 プローブカードの有するプローブ針を接触させることに
   より外部電源と接続される第２のパッドと、 前記第１のパッドと前記第２のパッドとの間を導通する
   接続手段とを備え、 前記第２のパッドの表面積は前記第１のパッドの表面積
   よりも大きいことを特徴とする半導体ウェハ。
2. 【請求項２】 前記接続手段は、前記第１のパッドに接
   続された一端と、前記第２のパッドに接続された他端と
   を有するヒューズである、請求項１に記載の半導体ウェ
   ハ。
3. 【請求項３】 前記接続手段は、前記第１のパッドに接
   続された一方電極と、前記第２のパッドに接続された他
   方電極と、制御信号線に接続された制御電極とを有する
   トランジスタである、請求項１に記載の半導体ウェハ。
4. 【請求項４】 前記トランジスタによる前記第１のパッ
   ドと前記第２のパッドとの間の導通の可否は、前記制御
   信号線に接続された不揮発性半導体記憶装置の記憶内容
   によって制御される、請求項３に記載の半導体ウェハ。
5. 【請求項５】 前記接続手段及び前記第２のパッドは、
   隣り合う前記チップ同士の間に設けられたダイシングラ
   イン上にそれぞれ形成される、請求項１〜４のいずれか
   一つに記載の半導体ウェハ。
6. 【請求項６】 請求項１〜４のいずれか一つに記載の半
   導体ウェハに形成された前記チップに作り込まれた前記
   半導体装置の検査方法であって、 前記複数のチップのうち、前記チップに関する事前の検
   査によって不良と判定された不良チップについて、前記
   接続手段による前記第１のパッドと前記第２のパッドと
   の間の導通を解く工程と、 前記プローブカートの有する前記プローブ針を前記第２
   のパッドに接触させることにより、前記外部電源から前
   記第２のパッドに検査用のストレスを印加する工程とを
   備える、半導体装置の検査方法。
7. 【請求項７】 前記半導体ウェハは請求項２に記載の半
   導体ウェハであって、 前記不良チップの前記第１のパッドと前記第２のパッド
   との間の導通は、前記ヒューズを切断することにより解
   かれる、請求項６に記載の半導体装置の検査方法。
8. 【請求項８】 前記半導体ウェハは請求項３に記載の半
   導体ウェハであって、 前記不良チップの前記第１のパッドと前記第２のパッド
   との間の導通は、前記トランジスタの前記制御電極に前
   記トランジスタの動作しきい値電圧以上の電圧を印加し
   ないことにより解かれる、請求項６に記載の半導体装置
   の検査方法。
9. 【請求項９】 前記半導体ウェハは請求項４に記載の半
   導体ウェハであって、 前記事前の検査の検査結果に基づいて、前記不揮発性半
   導体装置に前記記憶内容を記憶する工程をさらに備え
   る、請求項８に記載の半導体装置の検査方法。