JP2003197855A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Abstract

(57)【要約】 【課題】チップスループラグの基板裏面からの突出量の
ばらつきを小さくする。 【解決手段】Ｓｉ基板１０の表面にメタルプラグ１５ｃ
（チップスループラグ）およびメタルプラグ１５ｄ（検
出部）を埋込み形成する。このとき、メタルプラグ１５
ｄはメタルプラグ１５ｃよりも深く形成する。次に、メ
タルプラグ１５ｄが露出するまで、Ｓｉ基板１０の裏面
を砥石により機械的に研削する。その後、ＣＭＰにより
Ｓｉ基板１０を裏面から薄くし、メタルプラグ１５ｃを
基板１０の裏面から突出させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、基板間の接続にス
ループラグを用いた半導体装置およびその製造方法に関
する。
【０００２】
【従来の技術】近年、複数のチップを用いて、機器全体
の性能を図ったマルチチップ半導体装置が注目されてい
る。その一つにチップ直接積層型のマルチチップ半導体
装置がある。この種のマルチチップ半導体装置において
は、チップを貫通するプラグ（チップスループラグ）を
用いて、チップ同士の電気的な接続がなされている。
【０００３】チップスループラグを形成するには、例え
ば図１０に示すように、Ｓｉ基板（Ｓｉウェハ）８１の
表面にメタルプラグ８２を埋込み形成し（図１０
（ａ））、次にＳｉ基板８１の裏面を、研削速度が速
い、砥石による機械研磨でメタルプラグ８２が露出する
手前まで削っておき（図１０（ｂ））、その後メタルプ
ラグ８２が基板裏面から数μｍ突出するまで、ウエット
エッチングもしくはドライエッチング、またはＣＭＰ
（Chemical Mechanical Polishing）でＳｉ基板８１を
裏面から薄くする（図１０（ｃ））。
【０００４】実際には、メタルプラグ８２を埋込み形成
する前に、メタルプラグ８２が埋め込まれるトレンチの
内壁を絶縁膜等によって被覆するが、ここでは説明を簡
単にするために、絶縁膜等は省略してある。
【０００５】しかしながら、この種のチップスループラ
グの形成方法には以下のような問題がある。まず、図１
１に示すように、ウェハ工程で作られるメタルプラグ８
２の長さは、仕上がり予定値に対して誤差を含むが、メ
タルプラグ８２は外から見えないため、メタルプラグ８
２の長さを測定することはできない。図１１は、メタル
プラグ８２の長さが仕上がり予定値よりも長くなった誤
差が生じた例を示している。
【０００６】また、図１０（ｂ）に示した砥石による裏
面研削工程においては、図１２に示すように、Ｓｉ基板
８１上に研削用テープ８３を貼り付け、研削用テープ８
３上に研削テーブル８４を貼り付けた状態で、Ｓｉ基板
８１の裏面を削る。このとき、砥石による裏面研削量を
モニターするために、接触式の厚さモニターを用い、Ｓ
ｉ基板８１および研削用テープ８３の合計膜厚を測定す
る。
【０００７】しかし、研削用テープ８３の膜厚のばらつ
きが大きいため（例えば±１０μｍ）、砥石による裏面
研削量にはばらつきが生じる。したがって、図１０
（ｃ）のエッチング工程またはＣＭＰ工程において、エ
ッチング量または研磨量が正確にコントロールされたと
しても、メタルプラグ８２の突出量にばらつきが生じ、
メタルプラグ８２の形状にばらつきが生じる。
【０００８】接続、封止のアセンブリ条件はメタルプラ
グ８２の形状によって変化する。そのため、メタルプラ
グ８２の突出量がばらつき、メタルプラグ８２の形状に
ばらつきが生じると、以降のアセンブリ工程は大きな影
響を受ける。これは、接続不良、信頼性低下の原因とな
り、歩留まりの低下を招く。
【０００９】また、Ｓｉ基板（Ｓｉウェハ）８１を裏面
から薄くする方法でコスト的に有利なものとしては、例
えば図１３に示すダミー基板（ダミーウェハ）を用いる
方法がある。この方法は、図１３（ａ）に示すように、
Ｓｉ基板８１を研削用テープ８５によりダミー基板（仮
固定基板）８６に固定してから、図１３（ｂ）に示すよ
うに、Ｓｉ基板８１の裏面から基板厚を薄くするという
ものである。仮固定基板としてダミー基板８６を用いる
ことで、コストを下げることが可能となる。
【００１０】図１３（ａ）は、Ｓｉ基板８１とダミー基
板８６を合わせずれなく貼り合わせた場合を示している
が、実際には、Ｓｉ基板８１とダミー基板８６とが同径
であるため、図１３（ｃ）に示すように、合わせずれが
生じてしまう。
【００１１】その結果、Ｓｉ基板８１の裏面から基板厚
を薄くする工程で、ダミー基板８６のエッジ部下のＳｉ
基板８１の箇所８７に大きな荷重がかかり、Ｓｉ基板８
１が割れるという問題が生じる。これは、歩留まりの低
下を招く。また、研削用テープ８５を用いているので、
図１２の方法と同様に、裏面研削量のばらつきの問題が
ある。
【００１２】
【発明が解決しようとする課題】上述の如く、従来のチ
ップ直接積層型のマルチチップ半導体装置は、チップを
貫通するチップスループラグが必要である。従来のチッ
プスループラグの形成方法は、チップ裏面を機械的に研
削し、チップをある程度薄くする工程と、その後エッチ
ング等によってチップ裏面からチップスループラグを突
出させる工程を含む。しかし、前者の工程で研削量には
ばらつきが生じ、その結果としてチップ裏面からのチッ
プスループラグの突出量がばらつくという問題があっ
た。
【００１３】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、基板を貫通するプラグ
の突出量のばらつきを小さくできる半導体装置およびそ
の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。
【００１５】すなわち、上記目的を達成するために、本
発明に係る半導体装置は、第１の基板と、前記第１の基
板を貫通する第１のプラグと、前記第１の基板を貫通す
る第２のプラグと、前記第１の基板と対向配置され、前
記第１のプラグを介して前記第１の基板内の素子と電気
的に接続され、かつ前記第２のプラグを介して前記第１
の基板内の素子と電気的に接続されていない第２の基板
と備えていることを特徴とする。
【００１６】このような構成であれば、以下の本発明に
係る半導体装置の製造方法により、基板を貫通するプラ
グの突出量のばらつきを小さくできるようになる。
【００１７】本発明に係る半導体装置の製造方法は、基
板の表面に第１の溝および該第１の溝よりも深い第２の
溝を形成し、少なくとも前記第１の溝内に第１のプラグ
を埋込み形成する工程と、前記第２の溝の底面が露出す
るまで、前記基板の裏面から該基板を研磨する工程（第
１の基板薄膜化工程）と、前記第２の溝の底面が露出し
た前記基板の裏面を後退させ、前記第１のプラグを前記
基板の裏面から露出させる工程（第２の基板薄膜化工
程）とを有することを特徴とする。
【００１８】上記第１の基板薄膜化工程において、接触
式の厚さモニターを用い、基板と研削用テープとの合計
膜厚を測定することは不要である。必要なことは、第２
の溝の底面が露出するまで、基板の裏面から該基板を研
磨することである。これは、例えば基板の裏面をモニタ
しながら、基板の裏面から該基板を研磨することによ
り、ばらつき無く行える。
【００１９】上記第２の基板薄膜化工程において、基板
の裏面から該基板を所定量よりも多く薄くするが、上記
所定量は実施の形態で詳説するように容易に求まる。ま
た、上記第２の基板薄膜化工程は、例えばエッチングや
ＣＭＰを用いることで、ばらつき無く行える。
【００２０】したがって、上記第１および第２の基板薄
膜化工程は、ばらつき無く行えるので、第１のプラグの
突出量のばらつきを小さくできるようになる。
【００２１】本発明に係る他の半導体装置の製造方法
は、基板の表面に溝を形成し、該溝内にプラグを形成す
るとともに、前記基板のエッジ部の前記表面の少なくと
も一部分を、前記溝の深さよりも深く除去し、肉薄部を
形成する工程と、前記肉薄部が消滅するまで、前記基板
の裏面から該基板を研磨する工程と、前記肉薄部が消滅
した前記基板の裏面を後退させ、前記プラグを前記基板
の裏面から突出させる工程とを有することを特徴とす
る。
【００２２】このような半導体装置の製造方法でも、先
の半導体装置の製造方法と同様に、接触式の厚さモニタ
ーを用い、基板と研削用テープとの合計膜厚を測定する
ことは不要である。また、薄肉部が消滅するまで、基板
の裏面から該基板を研磨することは、基板の裏面から薄
肉部をモニタすることにより、ばらつき無く行える。さ
らに、基板の裏面から該基板を所定量よりも多く薄くす
ることも、先の半導体装置の製造方法と同様に、ばらつ
き無く行える。したがって、プラグの突出量のばらつき
を小さくできるようになる。
【００２３】本発明の上記ならびにその他の目的と新規
な特徴は、本明細書の記載および添付図面によって明ら
かになるであろう。
【００２４】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施形態を説明する。
【００２５】（第１の実施形態）図１は、本発明の第１
の実施形態に係るチップ直接積層型のマルチチップ半導
体装置を示す断面図である。
【００２６】本実施形態のマルチチップ半導体装置は、
３つのチップ１1 ，１2 ，１3 が積層された構成となっ
ている。各チップ１1 ，１2 ，１3 は、それぞれ、大き
く分けて、表面に素子が集積形成されたＳｉ基板１０
と、集積形成された素子を覆う絶縁膜１１と、集積形成
された素子を所定の関係に接続するための多層配線層１
６と、チップ同士を電気的に接続するためのチップスル
ープラグとしてのメタルプラグ１５ｃと、Ｓｉ基板１０
の裏面研削時に検出部として利用されたメタルプラグ１
５ｄとから構成されている。メタルプラグ１５ｄはチッ
プ同士の電気的な接続には利用されていない。メタルプ
ラグ１５ｄを備えていることが従来のマルチチップ半導
体装置との構造上の相違点である。
【００２７】多層配線層１６は、例えば、第１の層間絶
縁膜と、この第１の層間絶縁膜および絶縁膜１１に開孔
された第１の接続孔を介して素子に接続する第１の配線
層と、第１の層間絶縁膜上に形成され、第１の配線層を
覆う第２の層間絶縁膜と、この第２の層間絶縁膜に開孔
された第２の接続孔を介して第１の配線層と接続する第
２の配線層とを有する。３層以上の多層配線層であって
も良い。
【００２８】メタルプラグ１５ｃは素子形成領域の外側
に形成され、メタルプラグ１５ｄはさらにその外側に形
成されている。また、メタルプラグ１５ｃ，１５ｄとこ
れらが埋め込まれた貫通孔との間には絶縁膜１４が設け
られている。
【００２９】チップスループラグおよび検出部の本体は
それぞれメタルプラグ１５ｃおよびメタルプラグ１５ｄ
であるが、絶縁膜１４もチップスループラグおよび検出
部を構成するものである。
【００３０】メタルプラグ１５ｃの材料がＣｕの場合、
Ｃｕの拡散を防止する膜（バリアメタル膜）も貫通孔の
内壁に形成する。この場合、バリアメタル膜もチップス
ループラグおよび検出部を構成するものとなる。
【００３１】また、各チップ１1 ，１2 ，１3 の多層配
線層１６には、それぞれ、パッド１７が設けられてい
る。Ｓｉ基板１０の裏面は絶縁膜１８で被覆されてい
る。
【００３２】チップ１1 のメタルプラグ１５ｃは、半田
バンプ１９を介して、チップ１2 の多層配線層１６に設
けられたパッド１７に電気的に接続している。これによ
り、チップ１1 はチップ１2 と電気的に接続することに
なる。なお、半田バンプ１９以外のバンプを用いても良
い。
【００３３】同様に、チップ１2 のメタルプラグ１５ｃ
は、半田バンプ１９を介して、チップ１3 の多層配線層
１６に設けられたパッド１７に電気的に接続し、チップ
１2はチップ１3 と電気的に接続している。このように
してチップ１1 ，１2 ，１3間は電気的に接続されるこ
とになる。
【００３４】ここでは、チップ数が３個の場合について
説明したが、４個以上のチップも同様にして接続でき
る。また、メタルプラグ１５ｃを有するチップの全てが
必ずしもメタルプラグ１５ｃを介して接続する必要はな
い。すなわち、放熱性の改善の目的のみでメタルプラグ
１５ｃを形成したチップがあっても良い。
【００３５】次に、本実施形態のマルチチップ半導体装
置の製造方法について、図２および図３を用いて説明す
る。
【００３６】まず、図２（ａ）に示すように、厚さ６０
０〜７００μｍ程度のＳｉ基板１０を用意する。このＳ
ｉ基板１０は素子形成後のものであり、その表面は絶縁
膜１１で覆われている。この絶縁膜１１の材料には、窒
化シリコンのようにＳｉＯ2とエッチング選択比が取れ
るものが選ばれている。
【００３７】次に、図２（ｂ）に示すように、ＳｉＯ2
からなる厚さ１μｍのマスクパターン１２を絶縁膜１１
上に形成した後、マスクパターン１２をマスクにして、
エッチングガスがＦ系ガスのＲＩＥプロセスにより、絶
縁膜１１およびＳｉ基板１０をエッチングし、絶縁膜１
１を貫通し、かつＳｉ基板１０を貫通しないトレンチ１
３ｃ，１３ｄを形成する。
【００３８】トレンチ１３ｃの深さは１００μｍ程度で
ある。トレンチ１３ｄの深さはトレンチ１３ｃのそれよ
りも深い。トレンチ１３ｄをトレンチ１３ｃよりも深く
形成するには、トレンチ１３ｄの開口径や開口形状を変
えるだけで実現できる。トレンチの開口径や開口形状に
よってエッチング速度が異なるためである。
【００３９】例えば、ＲＩＥプロセスを用いる場合、ト
レンチ１３ｄの開口径をトレンチ１３ｃの開口径よりも
広くし、トレンチ１３ｄの開口面積をトレンチ１３ｃの
開口面積よりも大きくすることにより、マイクロローデ
ィング効果によって、トレンチ１３ｄの深さをトレンチ
１３ｃの深さよりも深くできる。
【００４０】トレンチ１３ｃ，１３ｄの深さの関係は、
例えば、予め行った実験結果から見積もることができ
る。上記例のように開口径の違いによって深さを変える
場合であれば、開口径が広いほどエッチングレートは速
くなる。そのため、複数の異なる開口径についてエッチ
ングレートを実験により取得しておけば、補間等の計算
によって任意の開口径におけるエッチングレートが求ま
る。したがって、トレンチ１３ｃ，１３ｄの深さの絶対
値はエッチング時間（エッチング条件）によって変わる
が、互いのエッチング時間が同じであれば、開口径が異
なるトレンチ１３ｃ，１３ｄの深さの差は分かる。
【００４１】ここでは、トレンチ１３ｃ，１３ｄを同じ
工程で形成したがそれぞれ別の工程で形成しても良い。
ただし、トレンチ１３ｃ，１３ｄの深さの差をほぼ一定
にする観点からは、トレンチ１３ｃ，１３ｄを同じ工程
で形成することが好ましい。
【００４２】次に、トレンチ１３ｃ，１３ｄの形成の際
に生じたＳｉ基板１０の欠陥を回復するためのアニール
を行い、その後、図２（ｃ）に示すように、トレンチ１
３ｃ，１３ｄの内壁を被覆するように全面に絶縁膜１４
を堆積する。絶縁膜１４は、例えばＬＰＣＶＤ法を用い
て順次堆積したＳｉＯ2 膜／Ｓｉ3 Ｎ4 膜の積層膜であ
る。絶縁膜１４は単層でも良い。
【００４３】次に、図２（ｄ）に示すように、メタルプ
ラグ１５ｃ，１５ｄとなる金属膜１５をトレンチ１３
ｃ，１３ｄから溢れる厚さに全面に形成して、トレンチ
１３ｃ，１３ｄを金属膜１５で埋め込む。
【００４４】ここで、金属膜１５としては、例えば、Ｗ
膜、Ｍｏ膜、Ｎｉ膜、Ｔｉ膜、Ｃｕ膜またはこれらの金
属シリサイド膜があげられる。また、金属膜１５の形成
方法としては、例えばＣＶＤ法、スパッタ法またはメッ
キ法があげられる。
【００４５】次に、図２（ｅ）に示すように、例えばＣ
ＭＰ法またはエッチバック法を用いて、絶縁膜１１の表
面が露出するまで、金属膜１５、絶縁膜１４を後退さ
せ、メタルプラグ１５ｃ，１５ｄを形成する。この後、
多層配線層１６を形成する。
【００４６】次に、図３（ｆ）に示すように、多層配線
層１６の表面に溝を形成し、この溝の底面にパッド１７
を露出させる。
【００４７】次に、図３（ｇ）に示すように、メタルプ
ラグ１５ｄが露出するまで、Ｓｉ基板１０の裏面を砥石
による機械研磨により研削する。具体的には、Ｓｉ基板
１０の裏面を例えば画像認識によりｉｎ−ｓｉｔｕでモ
ニタしながら、Ｓｉ基板１０の裏面を砥石による機械研
磨により研削し、モニタによってメタルプラグ１５ｄの
露出を検出したら、Ｓｉ基板１０の裏面の研削を停止す
ることにより、図３（ｇ）に示した構造が得られる。
【００４８】この工程では、接触式の厚さモニターを用
い、Ｓｉ基板１０と研削用テープとの合計膜厚を測定す
ることは不要である。必要なことは、メタルプラグ１５
ｄが露出するまで、Ｓｉ基板１０を裏面から薄くするこ
とである。これは、上述したように、Ｓｉ基板１０の裏
面をモニタしながら、基板１０を裏面から研削すること
により、ばらつき無く行える。
【００４９】ここでは、メタルプラグ１５ｄが露出した
時点を砥石による裏面研削の終了時点としたが、メタル
プラグ１５ｄ下の絶縁膜１４が露出した時点を終了時点
とする方法もある。
【００５０】次に、図３（ｈ）に示すように、メタルプ
ラグ１５ｃ下の絶縁膜１４が除去され、メタルプラグ１
５ｃ，１５ｄが基板裏面から数μｍ突出するまで、ＣＭ
Ｐおよびエッチングを用いてＳｉ基板１０を裏面から薄
くする。具体的には、メタルプラグ１５ｃ，１５ｄが露
出し、メタルプラグ１５ｃ，１５ｄを含む基板裏面が平
坦になるまでＣＭＰを行い、その後基板裏面（Ｓｉ）を
ウエットエッチングまたはドライエッチングにより選択
的に後退させ、メタルプラグ１５ｃ，１５ｄを基板裏面
から数μｍ突出させる。
【００５１】トレンチ１３ｃ，１３ｄの深さの差は、上
述したように例えば開口径の違いから見積もることが可
能であり、トレンチ１３ｄの深さ−トレンチ１３ｃの深
さに対応した基板厚（所定量）だけ、Ｓｉ基板１０を裏
面から薄くすることにより、メタルプラグ１５ｃは露出
する。したがって、メタルプラグ１５ｃ，１５ｄの突出
量を数μｍにするには、上記所定量よりもさらに数μｍ
基板厚を薄くすれば良いことになる。これは、上記のよ
うにＣＭＰおよびエッチングを用いることで、ばらつき
なく行える。
【００５２】図３（ｈ）において、プラグ１５ｄとプラ
グ１５ｃの長さが同じになっている理由は、ＣＭＰを用
いた場合、プラグ１５ｄとプラグ１５ｃの長さが一致す
るまで研磨が進んだ後は、プラグ１５ｄとプラグ１５ｃ
は同じ量だけ研磨されるからである。
【００５３】なお、メタルプラグ１５ｃ，１５ｄは必ず
しも基板裏面から突出させる必要はなく、ＣＭＰでメタ
ルプラグ１５ｃ，１５ｄを含む基板裏面を平坦にするだ
けでも良い。
【００５４】また、ウエットエッチングまたはドライエ
ッチングを用いた場合、プラグ１５ｄとプラグ１５ｃは
同じ量だけエッチングされるので、プラグ１５ｄはプラ
グ１５ｃよりも長くなる。プラグ１５ｄとプラグ１５ｃ
の長さの差が許容範囲内であれば、ＣＭＰの代わりに、
ウエットエッチングまたはドライエッチングを用いても
良い。
【００５５】このように、本実施形態によれば、メタル
プラグ１５ｃ，１５ｄの突出量のばらつきを十分に小さ
くでき、メタルプラグ１５ｃ，１５ｄの形状のばらつき
を十分に小さくできるようになる。さらに、突出量や形
状のばらつきを十分に小さくできることから、これらの
ばらつきに起因するアセンブリ工程における問題、例え
ば接続不良、信頼性低下、歩留まりの低下を解決でき
る。
【００５６】なお、従来の図１０（ｃ）の工程において
基板裏面をｉｎ−ｓｉｔｕでモニタしながら、エッチン
グまたはＣＭＰを行い、モニタによってメタルプラグの
露出を検出した後、さらにエッチングまたはＣＭＰで基
板裏面を数μｍ薄くすることによっても、図１０（ｂ）
の工程で接触式の厚さモニタを用いた砥石による裏面研
削量のモニタを不要化してばらつきの問題を解決するこ
とは一見可能である。
【００５７】しかしながら、裏面研削量を全くモニタす
ることなく砥石による機械研磨を進めると、メタルプラ
グが露出する手前で研削を停止することができず、図１
０（ｂ）の工程において、突出量が一切コントロールさ
れることなくメタルプラグが突出してしまうという恐れ
がある。
【００５８】逆に、図１０（ｂ）の工程でメタルプラグ
が突出してしまうことを恐れ、砥石による機械的研磨を
早く停止しすぎると、その後のエッチング等は砥石によ
る機械研磨に比べてレートが２桁ほど遅いため、図１０
（ｃ）の工程における時間がかかりすぎ、生産性が悪く
なる。したがって、レートの早い砥石による機械研磨の
際の裏面研削量をコントロール可能な本実施形態の方法
が有効である。
【００５９】次に、図３（ｉ）に示すように、基板裏面
から突出したメタルプラグ１５ｃ，１５ｄを覆うよう
に、ＳｉＯ2 膜等の絶縁膜１８を例えばプラズマＣＶＤ
法を用いてＳｉ基板１０の裏面に形成する。
【００６０】次に、図３（ｊ）に示すように、メタルプ
ラグ１５ｃ，１５ｄが露出するまで、ＣＭＰ法を用いて
絶縁膜１８を研磨する。その後、パッド１７上に半田バ
ンプ１９を形成する。
【００６１】以上述べたチップの形成方法によりチップ
１1 ，１2 ，１3 を形成し、その後チップ１1 とチップ
１2 およびチップ１2 とチップ１3 をそれぞれ接続する
ことにより、図１に示したマルチチップ半導体装置が得
られる。
【００６２】なお、Ｓｉ基板１０の裏面を絶縁膜１８で
覆う必要がない場合には、図３（ｈ）の工程後、上記チ
ップ同士を接続する工程に進む。
【００６３】本実施形態では、検出部のメタルプラグ１
５ｄの材料として、チップスループラグであるメタルプ
ラグ１５ｃと同じ材料を使用したが、異なる材料を使用
しても良い。例えば、ＳｉＯ2 等の絶縁材料、ポリシリ
コン等の半導体材料を用いても良い。さらに、検出部と
して、内部が充填されていないトレンチ１３ｄを利用し
ても良い。
【００６４】絶縁材料を用いる場合、トレンチ１３ｄの
開口径をトレンチ１３ｃの開口径よりも小さくすること
により、トレンチ１３ｄの内部を絶縁材料（絶縁膜）で
容易に埋め込むことが可能となる。ただし、トレンチ１
３ｄの開口面積はトレンチ１３ｃの開口面積よりも広く
し、トレンチ１３ｄがトレンチ１３ｃよりも深くなるよ
うにする。これは、例えば図２（ｂ）のトレンチ１３ｄ
の紙面に垂直方向の寸法を長くすることにより可能であ
る。
【００６５】また、図３（ｇ）、図３（ｈ）のＳｉ基板
１０の基板厚を薄くする工程はウェハごと行っても良い
し、またはチップ単位で行っても良い。さらに、先ダイ
シングと呼ばれるプロセスを用い、ウェハ上の各チップ
の周囲に溝を予め形成し、ウェハを薄くする工程中で、
ウェハをチップに分離する方法を用いても良い。
【００６６】（第２の実施形態）図４は、本発明の第２
の実施形態に係るマルチチップ半導体装置を構成するチ
ップの製造工程を示す断面図である。図４（ａ）は図２
（ｅ）に相当し、図４（ｂ）は図３（ｇ）に相当する。
ここでは、簡単のために、Ｓｉ基板１０とメタルプラグ
１５ｃ，１５ｄとしか示していない。また、図１〜図３
と対応する部分には図１〜図３と同一符号を付してあ
り、詳細な説明は省略する。同様に、図５以降の図にお
いても、前出した図と同一符号は相当部分を示してあ
り、詳細な説明は省略する。
【００６７】本実施形態が第１の実施形態と異なる点
は、図４（ａ）に示すように、検出部として、深さの異
なる複数のメタルプラグ１５ｄを形成することにある。
メタルプラグ１５ｄをメタルプラグ１５ｃよりも深くす
る場合と同様に、深さの異なる複数のメタルプラグ１５
ｄを形成するには、これらが埋め込まれるトレンチの開
口径や開口面積を変えるだけで実現できる。図４では、
右から順番にメタルプラグ１５ｄの長さが長くなってい
るが、どのような順番で配列されていても良い。
【００６８】次に、図４（ｂ）に示すように、Ｓｉ基板
１０の裏面を砥石により機械的に研削する。その後、Ｓ
ｉ基板１０の裏面に露出しているメタルプラグ１５ｃの
数を検出し、研削後のＳｉ基板１０の厚さを見積もる。
これにより、メタルプラグ１５ｃを露出するために、次
工程のエッチングまたはＣＭＰで、残りどれだけＳｉ基
板１０を薄くしなければならないかを、正確に求めるこ
とが可能となる。
【００６９】例えば、メタルプラグ１５ｄの長さが短い
順に１１０μｍ、１１５μｍ、１２０μｍだとすると、
図４（ｂ）では２個のメタルプラグ１５ｄが露出してい
るので、研削後のＳｉ基板１０の厚さは１１０μｍより
厚く１２０μｍ以下となる。
【００７０】したがって、メタルプラグ１５ｃの長さが
１００μｍであるならば、Ｓｉ基板１０の裏面をエッチ
ングまたはＣＭＰし、Ｓｉ基板１０を１５μｍ（所定
量）薄くすることにより、メタルプラグ１５ｃは露出す
る（図４（ｃ））。そして、メタルプラグ１５ｃ，１５
ｄの基板裏面からの突出量を数μｍにするならば、さら
に数μｍＳｉ基板１０を薄くすれば良い。
【００７１】本実施形態によれば、Ｓｉ基板１０の裏面
に露出しているメタルプラグ１５ｃの数の検出を、図４
（ｂ）のＳｉ基板１０の研削工程の後に行うことが可能
となる。すなわち、図４（ｂ）のＳｉ基板１０の研削工
程において、Ｓｉ基板１０の裏面をｉｎ−ｓｉｔｕでモ
ニタする必要がないという効果が得られる。さらに、深
さの異なるメタルプラグ１５ｄの数を増やすことによ
り、より正確な見積もりが可能となる。
【００７２】なお、Ｓｉ基板１０の裏面に露出している
メタルプラグ１５ｄの数を検出する方法としては、例え
ば、画像認識を用いる方法、メタルプラグ１５ｄの材料
を化学的に分析する方法、研削時のトルクを管理する方
法などがあげられる。
【００７３】図５、図６に、第１、第２の実施形態にお
けるメタルプラグ１５ｃ，１５ｄの配置例の平面図を示
す。図５（ａ）はメタルプラグ１５ｄが一つの場合の配
置例を示しており、図１の断面図は図５（ａ）の矢視Ａ
−Ａ’断面図に相当する。図５（ｂ）は２個のメタルプ
ラグ１５ｃのそれぞれの外側にメタルプラグ１５ｄを設
けた配置例を示している。
【００７４】図５（ｃ）はチップの４つのコーナー部
（四隅）にそれぞれ複数のメタルプラグ１５ｄを設けた
配置例を示している。上記複数のメタルプラグ１５ｄ
は、製造途中では、例えば第２の実施形態と同様に深さ
が異なるものである。四隅の全てに設ける必要は必ずし
も必要ではなく、一箇所でも構わない場合もある。
【００７５】一般に、マルチチップに使用されるチップ
は薄いので、時にチップのコーナー部でチップがめくれ
易い。図５（ｃ）に示すように、４つのコーナー部にそ
れぞれ複数のメタルプラグ１５ｄを設けると、チップの
コーナー部での反りが緩和され、めくれを防止できるよ
うになる。なお、図５（ａ）や図５（ｂ）に示される場
合でも、基板を貫通するプラグの数を増やしたことで、
チップの反りは緩和される。
【００７６】また、メタルプラグ１５ｄはＳｉ基板１０
の裏面で露出しているので、メタルプラグ１５ｄをチッ
プの裏面ボンディング時の位置合わせマークに利用する
ことが可能である。本実施形態も第１の実施形態と同様
に種々の変形例が可能である。例えば、メタルプラグ１
５ｄの代わりにトレンチを用いることが可能である。
【００７７】図６（ａ），図６（ｂ）はメタルプラグ１
５ｃの数が３個以上の配置例を示しており、それぞれは
図５（ｂ）、図５（ｃ）に相当するものである。
【００７８】（第３の実施形態）図７は、本発明の第３
の実施形態に係るマルチチップ半導体装置を構成するチ
ップの製造工程を示す断面図である。
【００７９】本実施形態は、図７（ａ）に示すように、
Ｓｉ基板１０のエッジ部に、Ｓｉ基板１０の厚みの検出
に利用する薄肉部２０を形成し、薄肉部２０をモニター
することにより、機械研磨の終点を検出する例である。
薄肉部２０の平面形状は、例えばリング状である。
【００８０】薄肉部２０の形成方法としては、例えば、
メタルプラグ１５ｃが埋め込まれるトレンチをエッチン
グにより形成するときに、Ｓｉ基板１０のエッジ部もエ
ッチングして、薄肉部２０を形成する方法がある。この
とき、薄肉部２０の表面が上記トレンチの底よりも下に
なるようにする。上記エッチングは例えばレジストパタ
ーンをマスクに用いて行う。また、メタルプラグ１５ｃ
の形成が終了した後、Ｓｉ基板１０のエッジ部をエッチ
ングし、薄肉部２０を形成する方法もある。なお、簡単
のために、多層配線層等は省略してあり、Ｓｉ基板１０
とメタルプラグ１５ｃ，１５ｄとしか示していない。
【００８１】薄肉部２０は、Ｓｉ基板１０のエッジ部の
表面側を除去して得られるものである。そのため、本実
施形態は、チップ内にメタルプラグ１５ｄを形成する第
１および第２の実施形態に比べて、コスト的に有利であ
る。
【００８２】次に、図７（ｂ）に示すように、Ｓｉ基板
１０の表面側に研削用テープ２１を貼り付け、研削用テ
ープ２１上に研削テーブル２２を貼り付ける。
【００８３】次に、図７（ｃ）に示すように、Ｓｉ基板
１０の裏面を砥石により機械的に研削する。このとき、
画像認識モニター２３により薄肉部２０を観察し、薄肉
部２０がなくなった時点を研削の終点とする。
【００８４】このとき、接触式の厚さモニターを用い、
Ｓｉ基板１０と研削用テープ２１との合計膜厚を測定す
ることは不要である。上記の如きに薄肉部２０が消滅す
るまで、Ｓｉ基板１０をその裏面から薄くすることは、
画像認識モニター２３により薄肉部２０をモニターしな
がら、Ｓｉ基板１０を研削することにより、ばらつきな
く行える。
【００８５】しかも、基板裏面から肉薄部２０の上面ま
での距離とメタルプラグ１５ｃが埋め込まれるトレンチ
の深さとの差は、第１の実施形態のトレンチ１３ｃ，１
３ｄの深さの差の場合と同様の理由により、互いのエッ
チング時間が同じであれば、ほぼ一定となる。
【００８６】したがって、基板表面から薄肉部２０の上
面までの距離と、メタルプラグ１５ｃが埋め込まれるト
レンチの深さとの差（所定量）だけＳｉ基板１０を裏面
から薄くすれば、メタルプラグ１５ｃは露出する。よっ
て、メタルプラグ１５ｃの基板裏面からの突出量を数μ
ｍにするには、上記所定量よりもさらに数μｍ基板厚を
薄くすれば良いことになる。これは、エッチングまたは
ＣＭＰを用いることによりばらつきなく行える。ただし
ここでは、メタルプラグ１５ｃの長さの仕上がり予定面
および予め求めておいた基板表面から薄肉部２０の上面
までの距離に基づいて、エッチングまたはＣＭＰによる
基板のエッチング量または研磨量を決定しても良い。
【００８７】したがって、本実施形態によれば、メタル
プラグ１５ｃの突出量のばらつきを十分に小さくでき、
メタルプラグ１５ｃの形状のばらつきを十分に小さくで
きるようになる。さらに、突出量や形状のばらつきを十
分に小さくできることから、これらのばらつきに起因す
るアセンブリ工程における問題、例えば接続不良、信頼
性低下、歩留まりの低下を解決できる。
【００８８】ここでは、Ｓｉ基板１０の砥石による裏面
研削、およびＳｉ基板１０のエッチングまたはＣＭＰに
よる裏面加工を、Ｓｉ基板１０を研削テーブル２２に仮
固定して行う方法について説明したが、製造コストを下
げるという観点からは、Ｓｉ基板１０と同径、同材料の
基板（ダミー基板）を用いると良い。Ｓｉ基板１０がＳ
ｉウェハである場合はダミーＳｉウェハとなる。
【００８９】図８は、ダミー基板２４を用いた場合の図
７（ｂ）に相当する断面図である。Ｓｉ基板１０は研削
用テープ２１を介してダミー基板２４と仮固定される。
Ｓｉ基板１０のエッジ部には薄肉部２０がある。その結
果、Ｓｉ基板１０の接着面２５の径はダミー基板２４の
接着面２６の径よりも短くなる。そのため、Ｓｉ基板１
０とダミー基板２４との間に合わせずれが生じても、Ｓ
ｉ基板１０の接着面２５はダミー基板２４の接着面２６
内に収まり、これによりＳｉ基板１０を裏面から薄くす
る工程における、Ｓｉ基板１０の割れの問題を解決でき
るようになる。
【００９０】ここでは、Ｓｉ基板１０の厚みを検出する
ために、Ｓｉ基板１０のエッジ部に形成した薄肉部２０
を利用したが、図９に示すように、Ｓｉ基板１０のエッ
ジ部に形成したトレンチ２７を利用しても良い。トレン
チ２７はメタルプラグ１５ｃが埋め込まれるトレンチよ
りも深い。トレンチ２７の平面形状は、例えばリング状
である。
【００９１】トレンチ２７を利用する利点としては、Ｓ
ｉ基板１０の裏面研削時に、Ｓｉ基板１０のエッジ部が
薄くなることで生じ得るチッピングを防止できることが
あげられる。
【００９２】メタルプラグ１５ｃが埋め込まれるトレン
チとトレンチ２７とを同じ工程で形成した場合に、トレ
ンチ２７内にメタルプラグ１５ｃが埋め込まれないよう
にするには、例えば、メタルプラグ１５ｃをメッキ法に
より形成する。このとき、トレンチ２７内にシードとな
る金属薄膜が形成されないようにする。これは、例えば
トレンチ２７をマスクした状態で、金属薄膜の成膜を行
うことで実現できる。
【００９３】また、先ダイシングを用いる場合、トレン
チ２７として、先ダイシングに用いるトレンチを利用す
ることが可能である。これは、例えば先ダイシングに用
いるトレンチをＲＩＥにより形成し、トレンチの深さを
正確に制御することで可能となる。この場合、チップ厚
検出用のトレンチ２７を新たに形成する必要がないの
で、ウェハの回路面積率を高めることができるようにな
る。
【００９４】なお、本発明は、上記実施形態に限定され
るものではない。例えば、上記実施形態では、基板とし
てＳｉ基板を用いたが、ＳＯＩ基板、歪みＳｉ基板、あ
るいはＳＯＩ基板と歪みＳｉ基板を組み合わせた基板を
用いても良い。また、基板の材料はＳｉに限定されず、
ＳｉＧｅでも良い。
【００９５】また、マルチチップ半導体装置の例として
は、ＮＡＮＤ型ＥＥＰＲＯＭ、ＮＯＲ型ＥＥＰＲＯＭ、
ＤＲＡＭ等の半導体メモリのチップを積層したマルチチ
ップ半導体装置や、半導体メモリとＣＰＵとから構成さ
れた情報処理を行うチップを積層したマルチチップ半導
体装置があげられる。
【００９６】さらに、本発明は、チップ直接積層型のマ
ルチチップ半導体装置には限定されず、例えば、チップ
を積層しないで、基板上に１個または２個以上のチップ
を搭載した半導体装置にも適用できる。また、本発明
は、インターポーザを含む半導体装置にも適用できる。
この場合、第１の基板はインターポーザ、第２の基板は
インターポーザ上に搭載されたチップとなり、さらにイ
ンターポーザ（第１の基板）を介してチップ（第２の基
板）に接続する第３の基板も存在する。
【００９７】さらにまた、上記実施形態には種々の段階
の発明が含まれており、開示される複数の構成要件にお
ける適宜な組み合わせにより種々の発明が抽出され得
る。例えば、実施形態に示される全構成要件から幾つか
の構成要件が削除されても、発明が解決しようとする課
題の欄で述べた課題を解決できる場合には、この構成要
件が削除された構成が発明として抽出され得る。
【００９８】その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施できる。
【００９９】
【発明の効果】以上詳説したように本発明によれば、基
板を貫通する接続用のプラグの突出量のばらつきを小さ
くできるようになる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るマルチチップ半
導体装置を示す断面図
【図２】本発明の第１の実施形態に係るマルチチップ半
導体装置の製造工程を示す図
【図３】図２に続く同マルチチップ半導体装置の製造工
程を示す図
【図４】本発明の第２の実施形態に係るマルチチップ半
導体装置を構成するチップの製造工程を示す断面図
【図５】メタルプラグ（チップスループラグ）およびメ
タルプラグ（検出部）の配置例を示す平面図
【図６】他のメタルプラグ（チップスループラグ）およ
びメタルプラグ（検出部）の配置例を示す平面図
【図７】本発明の第３の実施形態に係るマルチチップ半
導体装置を構成するチップの製造工程を示す断面図
【図８】同実施形態において研削テーブルの代わりにダ
ミー基板を用いた変形例を説明するための断面図
【図９】同実施形態において薄肉部の代わりにトレンチ
を用いた変形例を説明するための断面図
【図１０】従来のチップスループラグの形成工程を示す
断面図
【図１１】従来のチップスループラグの形成方法の問題
点を説明するための断面図
【図１２】図１０の従来のチップスループラグの形成工
程のうち、砥石による裏面研削工程の詳細を説明するた
めの断面図
【図１３】従来の他のチップスループラグの形成工程を
示す断面図
【符号の説明】
１1 ，１2 ，１3 …チップ １０…Ｓｉ基板 １１…絶縁膜 １２…マスクパターン １３ｃ，１３ｄ…トレンチ １４…絶縁膜 １５ｃ…メタルプラグ（チップスループラグ；第１のプ
ラグ） １５ｄ…メタルプラグ（検出部；第２のプラグ） １６…多層配線層 １７…パッド １８…絶縁膜 １９…半田バンプ ２０…薄肉部 ２１…研削用テープ ２２…研削テーブル ２３…画像認識モニター ２４…ダミー基板 ２５…Ｓｉ基板の接着面 ２６…ダミー基板の接着面 ２７…トレンチ

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】第１の基板と、前記第１の基板を貫通する
    第１のプラグと、 前記第１の基板を貫通する第２のプラグと、 前記第１の基板と対向配置され、前記第１のプラグを介
    して前記第１の基板内の素子と電気的に接続され、かつ
    前記第２のプラグを介して前記第１の基板内の素子と電
    気的に接続されていない第２の基板とを具備してなるこ
    とを特徴とする半導体装置。
  2. 【請求項２】前記第２のプラグは、前記第１のプラグと
    同じ材料で形成されていることを特徴とする請求項１に
    記載の半導体装置。
  3. 【請求項３】前記第２のプラグは、半導体または絶縁体
    で形成されていることを特徴とする請求項１に記載の半
    導体装置。
  4. 【請求項４】前記第１および第２の基板はチップである
    ことを特徴とする請求項１に記載の半導体装置。
  5. 【請求項５】差替前記第１の基板はチップ、前記第２の
    基板は前記チップを搭載する基板であることを特徴とす
    る請求項１に記載の半導体装置。
  6. 【請求項６】前記第１の基板の隅に前記第２のプラグが
    設けられていることを特徴とする請求項１に記載の半導
    体装置。
  7. 【請求項７】基板の表面に第１の溝および該第１の溝よ
    りも深い第２の溝を形成し、少なくとも前記第１の溝内
    に第１のプラグを形成する工程と、前記第２の溝の底面
    が露出するまで、前記基板の裏面から該基板を研磨する
    工程と、 前記第２の溝の底面が露出した前記基板の裏面を後退さ
    せ、前記第１のプラグを前記基板の裏面から露出させる
    工程とを有することを特徴とする半導体装置の製造方
    法。
  8. 【請求項８】前記基板の裏面をモニターしながら、前記
    第２の溝の底面を検出するまで前記基板の裏面から該基
    板を研磨することを特徴とする請求項７に記載の半導体
    装置の製造方法。
  9. 【請求項９】前記第２の溝の底面が露出した前記基板の
    裏面を、前記第２の溝の深さと前記第１の溝の深さとの
    差に対応した基板厚以上後退させることを特徴とする請
    求項８に記載の半導体装置の製造方法。
  10. 【請求項１０】前記第２の溝を深さを変えて複数形成す
    るとともに、前記複数の第２の溝のうち、少なくとも最
    も深い第２の溝の底面が露出するまで前記基板の裏面か
    ら該基板を研磨することを特徴とする請求項７に記載の
    半導体装置の製造方法。
  11. 【請求項１１】基板の表面に溝を形成し、該溝内にプラ
    グを形成するとともに、前記基板のエッジ部の前記表面
    の少なくとも一部分を、前記溝の深さよりも深く除去
    し、肉薄部を形成する工程と、 前記肉薄部が消滅するまで、前記基板の裏面から該基板
    を研磨する工程と、前記肉薄部が消滅した前記基板の裏
    面を後退させ、前記プラグを前記基板の裏面から突出さ
    せる工程とを有することを特徴とする半導体装置の製造
    方法。
  12. 【請求項１２】前記肉薄部が消滅した前記基板の裏面
    を、前記基板の裏面からの前記薄肉部の上面までの距離
    と前記溝の深さとの差に対応した基板厚以上後退させる
    ことを特徴とする請求項１１に記載の半導体装置の製造
    方法。
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Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005142402A (ja) * 2003-11-07 2005-06-02 Seiko Epson Corp 半導体装置の製造方法及び半導体装置、回路基板及び電子機器
JP2005310817A (ja) * 2004-04-16 2005-11-04 Seiko Epson Corp 半導体装置の製造方法、回路基板、並びに電子機器
JP2006245311A (ja) * 2005-03-03 2006-09-14 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
US7375007B2 (en) 2004-01-09 2008-05-20 Seiko Epson Corporation Method of manufacturing a semiconductor device
JP2009021462A (ja) * 2007-07-13 2009-01-29 Disco Abrasive Syst Ltd ウェーハの加工方法
JP2009260008A (ja) * 2008-04-16 2009-11-05 Nikon Corp 半導体装置製造装置および半導体装置の製造方法
JP2009295659A (ja) * 2008-06-03 2009-12-17 Oki Semiconductor Co Ltd 基板厚み測定方法、基板、半導体装置、及び半導体装置の製造方法
JP2009295859A (ja) * 2008-06-06 2009-12-17 Oki Semiconductor Co Ltd 半導体装置および半導体装置の製造方法
JP2010114199A (ja) * 2008-11-05 2010-05-20 Oki Semiconductor Co Ltd 半導体装置および半導体装置の製造方法
US7883985B2 (en) 2004-01-28 2011-02-08 Renesas Electronics Corporation Chip and multi-chip semiconductor device using the chip, and method for manufacturing same
WO2011033601A1 (ja) * 2009-09-21 2011-03-24 株式会社 東芝 ３次元集積回路製造方法、及び装置
WO2011036819A1 (ja) * 2009-09-28 2011-03-31 株式会社 東芝 半導体装置の製造方法
JP2011517114A (ja) * 2008-04-11 2011-05-26 マイクロン テクノロジー， インク． ダイ積層を介した小直径、高密度スルーウェーハのためのアラインメント／センタリングガイドの生成方法
KR20110106915A (ko) * 2009-01-13 2011-09-29 인터내셔널 비지네스 머신즈 코포레이션 쓰루-실리콘 비아들을 노출 및 접촉시키는 고-수율 방법
JP2012222161A (ja) * 2011-04-08 2012-11-12 Elpida Memory Inc 半導体装置
JP2012222141A (ja) * 2011-04-08 2012-11-12 Elpida Memory Inc 半導体チップ
JP2013526001A (ja) * 2009-12-17 2013-06-20 クアルコム，インコーポレイテッド 半導体ダイの反りを制御する装置及び方法
JP2014053352A (ja) * 2012-09-05 2014-03-20 Disco Abrasive Syst Ltd ウエーハの加工方法
CN104112669A (zh) * 2013-04-17 2014-10-22 富士电机株式会社 半导体装置的生产方法
WO2015159338A1 (ja) * 2014-04-14 2015-10-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JPWO2014003056A1 (ja) * 2012-06-29 2016-06-02 日立化成株式会社 半導体装置の製造方法
KR20180041585A (ko) * 2016-10-14 2018-04-24 가부시기가이샤 디스코 웨이퍼의 가공 방법
KR20180123689A (ko) * 2016-03-15 2018-11-19 레이던 컴퍼니 인-시츄 모니터링 구조 및 반도체 공정에서의 사용 방법

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG139508A1 (en) * 2001-09-10 2008-02-29 Micron Technology Inc Wafer dicing device and method
SG102639A1 (en) * 2001-10-08 2004-03-26 Micron Technology Inc Apparatus and method for packing circuits
JP3895987B2 (ja) * 2001-12-27 2007-03-22 株式会社東芝 半導体装置およびその製造方法
SG142115A1 (en) * 2002-06-14 2008-05-28 Micron Technology Inc Wafer level packaging
SG119185A1 (en) * 2003-05-06 2006-02-28 Micron Technology Inc Method for packaging circuits and packaged circuits
JP2006019493A (ja) * 2004-07-01 2006-01-19 Disco Abrasive Syst Ltd ウェーハの分割方法
US7632747B2 (en) * 2004-08-19 2009-12-15 Micron Technology, Inc. Conductive structures for microfeature devices and methods for fabricating microfeature devices
US7675153B2 (en) * 2005-02-02 2010-03-09 Kabushiki Kaisha Toshiba Semiconductor device having semiconductor chips stacked and mounted thereon and manufacturing method thereof
US20080099924A1 (en) * 2005-05-04 2008-05-01 Icemos Technology Corporation Silicon Wafer Having Through-Wafer Vias With A Predetermined Geometric Shape
US7474005B2 (en) * 2006-05-31 2009-01-06 Alcatel-Lucent Usa Inc. Microelectronic element chips
TWI307406B (en) * 2006-07-06 2009-03-11 Au Optronics Corp Misalignment detection devices
US7544605B2 (en) * 2006-11-21 2009-06-09 Freescale Semiconductor, Inc. Method of making a contact on a backside of a die
US7939941B2 (en) * 2007-06-27 2011-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of through via before contact processing
US20090008794A1 (en) * 2007-07-03 2009-01-08 Weng-Jin Wu Thickness Indicators for Wafer Thinning
US9293418B2 (en) 2007-07-03 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Backside through vias in a bonded structure
US8193092B2 (en) * 2007-07-31 2012-06-05 Micron Technology, Inc. Semiconductor devices including a through-substrate conductive member with an exposed end and methods of manufacturing such semiconductor devices
US8853830B2 (en) * 2008-05-14 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. System, structure, and method of manufacturing a semiconductor substrate stack
JP2010080897A (ja) * 2008-09-29 2010-04-08 Panasonic Corp 半導体装置及びその製造方法
US8691664B2 (en) * 2009-04-20 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Backside process for a substrate
US8148824B2 (en) 2010-04-16 2012-04-03 Nanya Technology Corp. Semiconductor device with through substrate via
US8928159B2 (en) 2010-09-02 2015-01-06 Taiwan Semiconductor Manufacturing & Company, Ltd. Alignment marks in substrate having through-substrate via (TSV)
US8546961B2 (en) * 2011-01-10 2013-10-01 International Business Machines Corporation Alignment marks to enable 3D integration
JP5584146B2 (ja) * 2011-01-20 2014-09-03 株式会社東芝 半導体装置およびその製造方法
US20130015504A1 (en) * 2011-07-11 2013-01-17 Chien-Li Kuo Tsv structure and method for forming the same
US8519516B1 (en) * 2012-03-12 2013-08-27 Micron Technology, Inc. Semiconductor constructions
JP6034095B2 (ja) * 2012-08-21 2016-11-30 株式会社東芝 半導体装置およびその製造方法
US9764153B2 (en) 2013-03-14 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of forming same
US9666523B2 (en) 2015-07-24 2017-05-30 Nxp Usa, Inc. Semiconductor wafers with through substrate vias and back metal, and methods of fabrication thereof
US10541205B1 (en) * 2017-02-14 2020-01-21 Intel Corporation Manufacture of interconnects for integration of multiple integrated circuits
CN112164688B (zh) * 2017-07-21 2023-06-13 联华电子股份有限公司 芯片堆叠结构及管芯堆叠结构的制造方法
KR102646903B1 (ko) 2018-09-04 2024-03-12 삼성전자주식회사 이미지 센서
US12009324B2 (en) * 2020-07-21 2024-06-11 Changxin Memory Technologies, Inc. Semiconductor structure and method for forming semiconductor structure

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5200362A (en) * 1989-09-06 1993-04-06 Motorola, Inc. Method of attaching conductive traces to an encapsulated semiconductor die using a removable transfer film
KR100215847B1 (ko) * 1996-05-16 1999-08-16 구본준 반도체 장치의 금속 배선 및 그의 형성 방법
US6809421B1 (en) * 1996-12-02 2004-10-26 Kabushiki Kaisha Toshiba Multichip semiconductor device, chip therefor and method of formation thereof
JP3920399B2 (ja) 1997-04-25 2007-05-30 株式会社東芝 マルチチップ半導体装置用チップの位置合わせ方法、およびマルチチップ半導体装置の製造方法・製造装置
JP3563604B2 (ja) * 1998-07-29 2004-09-08 株式会社東芝 マルチチップ半導体装置及びメモリカード
JP3631380B2 (ja) * 1998-08-28 2005-03-23 株式会社東芝 半導体装置及びその製造方法
US6365504B1 (en) * 1999-10-15 2002-04-02 Tsmc-Acer Semiconductor Manufacturing Corporation Self aligned dual damascene method
JP3779524B2 (ja) * 2000-04-20 2006-05-31 株式会社東芝 マルチチップ半導体装置及びメモリカード
TW452879B (en) * 2000-07-27 2001-09-01 Promos Technologies Inc Method for removing polishing stop layer
KR100374552B1 (ko) * 2000-08-16 2003-03-04 주식회사 하이닉스반도체 엘리베이티드 소스/드레인을 갖는 반도체 소자 제조방법
US6677235B1 (en) * 2001-12-03 2004-01-13 National Semiconductor Corporation Silicon die with metal feed through structure
JP3895987B2 (ja) * 2001-12-27 2007-03-22 株式会社東芝 半導体装置およびその製造方法

Cited By (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005142402A (ja) * 2003-11-07 2005-06-02 Seiko Epson Corp 半導体装置の製造方法及び半導体装置、回路基板及び電子機器
US7375007B2 (en) 2004-01-09 2008-05-20 Seiko Epson Corporation Method of manufacturing a semiconductor device
US7883985B2 (en) 2004-01-28 2011-02-08 Renesas Electronics Corporation Chip and multi-chip semiconductor device using the chip, and method for manufacturing same
JP4492196B2 (ja) * 2004-04-16 2010-06-30 セイコーエプソン株式会社 半導体装置の製造方法、回路基板、並びに電子機器
JP2005310817A (ja) * 2004-04-16 2005-11-04 Seiko Epson Corp 半導体装置の製造方法、回路基板、並びに電子機器
JP2006245311A (ja) * 2005-03-03 2006-09-14 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP4688526B2 (ja) * 2005-03-03 2011-05-25 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
JP2009021462A (ja) * 2007-07-13 2009-01-29 Disco Abrasive Syst Ltd ウェーハの加工方法
US9136259B2 (en) 2008-04-11 2015-09-15 Micron Technology, Inc. Method of creating alignment/centering guides for small diameter, high density through-wafer via die stacking
JP2011517114A (ja) * 2008-04-11 2011-05-26 マイクロン テクノロジー， インク． ダイ積層を介した小直径、高密度スルーウェーハのためのアラインメント／センタリングガイドの生成方法
JP2009260008A (ja) * 2008-04-16 2009-11-05 Nikon Corp 半導体装置製造装置および半導体装置の製造方法
JP2009295659A (ja) * 2008-06-03 2009-12-17 Oki Semiconductor Co Ltd 基板厚み測定方法、基板、半導体装置、及び半導体装置の製造方法
JP2009295859A (ja) * 2008-06-06 2009-12-17 Oki Semiconductor Co Ltd 半導体装置および半導体装置の製造方法
JP2010114199A (ja) * 2008-11-05 2010-05-20 Oki Semiconductor Co Ltd 半導体装置および半導体装置の製造方法
US8796856B2 (en) 2008-11-05 2014-08-05 Lapis Semiconductor Co., Ltd. Semiconductor device and manufacturing method thereof
KR101589782B1 (ko) 2009-01-13 2016-02-12 인터내셔널 비지네스 머신즈 코포레이션 쓰루-실리콘 비아들을 노출 및 접촉시키는 고-수율 방법
KR20110106915A (ko) * 2009-01-13 2011-09-29 인터내셔널 비지네스 머신즈 코포레이션 쓰루-실리콘 비아들을 노출 및 접촉시키는 고-수율 방법
JP2012515432A (ja) * 2009-01-13 2012-07-05 インターナショナル・ビジネス・マシーンズ・コーポレーション シリコン貫通電極（ｔｓｖ）を露出させ接触させる高歩留まりの方法
WO2011033601A1 (ja) * 2009-09-21 2011-03-24 株式会社 東芝 ３次元集積回路製造方法、及び装置
US8535977B2 (en) 2009-09-28 2013-09-17 Kabushiki Kaisha Toshiba Semiconductor device manufacturing method
JP5377657B2 (ja) * 2009-09-28 2013-12-25 株式会社東芝 半導体装置の製造方法
WO2011036819A1 (ja) * 2009-09-28 2011-03-31 株式会社 東芝 半導体装置の製造方法
US8710629B2 (en) 2009-12-17 2014-04-29 Qualcomm Incorporated Apparatus and method for controlling semiconductor die warpage
JP2013526001A (ja) * 2009-12-17 2013-06-20 クアルコム，インコーポレイテッド 半導体ダイの反りを制御する装置及び方法
JP2012222141A (ja) * 2011-04-08 2012-11-12 Elpida Memory Inc 半導体チップ
JP2012222161A (ja) * 2011-04-08 2012-11-12 Elpida Memory Inc 半導体装置
US9385067B2 (en) 2011-04-08 2016-07-05 Ps4 Luxco S.A.R.L. Semiconductor device with through silicon via and alignment mark
JPWO2014003056A1 (ja) * 2012-06-29 2016-06-02 日立化成株式会社 半導体装置の製造方法
JP2014053352A (ja) * 2012-09-05 2014-03-20 Disco Abrasive Syst Ltd ウエーハの加工方法
CN104112669A (zh) * 2013-04-17 2014-10-22 富士电机株式会社 半导体装置的生产方法
WO2015159338A1 (ja) * 2014-04-14 2015-10-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JPWO2015159338A1 (ja) * 2014-04-14 2017-04-13 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10141273B2 (en) 2014-04-14 2018-11-27 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
US10312199B2 (en) 2014-04-14 2019-06-04 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
KR20180123689A (ko) * 2016-03-15 2018-11-19 레이던 컴퍼니 인-시츄 모니터링 구조 및 반도체 공정에서의 사용 방법
JP2019512163A (ja) * 2016-03-15 2019-05-09 レイセオン カンパニー その場モニタリング構造、及び半導体処理での使用方法
KR102183785B1 (ko) * 2016-03-15 2020-11-27 레이던 컴퍼니 인-시츄 모니터링 구조 및 반도체 공정에서의 사용 방법
KR20180041585A (ko) * 2016-10-14 2018-04-24 가부시기가이샤 디스코 웨이퍼의 가공 방법
CN107958841A (zh) * 2016-10-14 2018-04-24 株式会社迪思科 晶片的加工方法
KR102325715B1 (ko) 2016-10-14 2021-11-11 가부시기가이샤 디스코 웨이퍼의 가공 방법
CN107958841B (zh) * 2016-10-14 2023-04-18 株式会社迪思科 晶片的加工方法

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