JP2013526001A - 半導体ダイの反りを制御する装置及び方法 - Google Patents

半導体ダイの反りを制御する装置及び方法 Download PDF

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Abstract

半導体ダイは、反りを低減するために配置される貫通シリコンビアを有する。貫通シリコンビアは、半導体ダイの熱膨張係数を調整し、基板の変形を可能にし、また残留応力を緩和する。貫通シリコンビアは、半導体ダイの端部及び／又は角部に位置し得る。貫通シリコンビアは、半導体ダイの反りを低減する丸い角部のビアに補完されることができる応力緩和ビアである。

Description

本発明は、広く半導体ダイの製造方法に関する。より具体的には、本発明の開示は、半導体ダイを製造しながら、反りを制御することに関する。
半導体ウエハ及びダイの残留応力は、反りを引き起こす。例えば、ウエハ上の成膜された材料（例えば、トランジスタを生成する）は、不均衡な応力をもたらす基板とは異なる応力を有するように設計される。他の場合には、応力は、設計されず、単に異なる材料からもたらされる。基板と成膜された材料との間の応力が不均衡にされる場合、基板は、平衡応力に達するように撓み又は屈曲し得る。
さらに、パッケージされたダイが経験する温度の変化は、撓みを引き起こし得る。パッケージの熱膨張係数（ＣＴＥ）は、ダイの熱膨張係数と異なる。撓みは、パッケージ及びダイの材料の組合せ間のＣＴＥ不整合の結果として起こる。パッケージ及びダイの間に実質的に厚さの差がある場合、撓みは悪化する。
パッケージ及びダイの間に実質的な厚さの差を有する生成物の一例は、積層ＩＣである。一般的に、薄いウエハは、貫通シリコンビアの製造を補助するために積層ＩＣに使用される。ある場合には、ダイは、１ｍｍのパッケージの厚さを変化させることなく、５０ミクロン未満まで薄膜化され得る。実質的な厚さの差の結果として、重大な反りが生じ得る。
反りが重大である場合、パッケージに対するダイの不十分な結合が生じる。言い換えると、反りは、あるバンプ又はピラーが、パッケージ組立工程中に基板に付着することを妨げる。組立後に反りが生じる場合、最終素子が消費者にあるときに、バンプ又はピラーは、取り外れかもれしない。
図３に示されるように、撓んだパッケージ基板３１０は、撓んだダイ３２０に中心において接続される。すなわち、中心に位置する相互接続３３０は、パッケージ基板３１０に接触しない。示されていないが、熱不整合は、角部の相互接続３３０に応力を与え、ダイ３２０からパッケージ基板３１０を分断する。
さらに、ダイ及びパッケージ基板の間の熱膨張係数（ＣＴＥ）が不整合である場合、相互接続寿命は増加する。温度が変化すると、組立体は、膨張の不整合に対応するように屈曲する。測定装置及び機械モデルに基づいて、撓みは、ダイの周囲、特に角部において生じることが見られる。チップの角部に集中した歪は、角部から伝搬するクラックをもたらす。クラックが伝搬すると、それは、チップ−アンダーフィル界面又は他の弱い界面を開け、チップ誘電体の相互接続疲労又は電気的不全を引き起こす。
ダイの誘電体界面を含む応力設計解決法が存在するけれども、このような解決法は、比較的複雑で高価である。従って、ダイの撓みを効率的に制御する必要がある。
本発明の開示の一側面によれば、半導体ダイは、周囲領域に位置する貫通シリコンビアを有する。貫通シリコンビアは、半導体ダイの撓みを低減する。
他の側面において、半導体ダイの製造方法は、ダイの撓みを低減するために、信号を伝達しない複数の貫通シリコンビアを半導体ダイの周囲領域に組み立てることを含む。
他の側面において、半導体ダイは、半導体ダイの周囲領域に位置する半導体ダイの熱膨張係数（ＣＴＥ）を増加する手段を有する。
他の側面において、半導体ダイを設計するためのコンピュータ化された方法は、ダイの撓みを低減するために、応力緩和貫通シリコンビアの位置を決定することを含む。
以下に続く詳細な説明がより理解され得るようにするために、前述のものは、本発明の特徴及び技術的な利点をある程度広く説明している。追加の特徴及び利点は、以下に記載され、本発明の特許請求の範囲の主題を形成する。開示された観念及び特定の実施形態が、本発明と同一の目的を実行するための他の構造体を修正又は設計するための基礎として容易に利用され得ることは、当業者には理解されるべきである。このような等価な構成が、添付された特許請求の範囲に記載の発明の技術から逸脱しないことは、当業者には理解されるべきである。さらなる目的及び利点と共にその機構及び動作方法の両方に関して本発明の特徴であると考えられる新規な特徴は、添付の図面と共に検討した際に以下の説明から理解されるだろう。しかしながら、図面の各々が、例示及び記載目的で提供され、本発明の制限の定義として意図するものではないことは、明確に理解される。
図１は、本発明の一実施形態が有利に採用され得る例示的な無線通信方式を示すブロック図である。 図２は、開示された半導体ダイの回路及び配置デザインにおけるデザインワークステーションを示すブロック図である。 図３は、歪んだ半導体ダイ及びパッケージング基板を示すブロック図である。 図４は、応力緩和ビアを有する半導体ダイの上面図を示すブロック図である。 図５は、応力緩和ビア及び丸い角のビアを有する半導体ダイの上面図を示すブロック図である。
本発明のより完全な理解のために、添付の図面と共に以下の詳細な説明が参照される。
図１は、開示の一実施形態が有利に採用され得る例示的な無線通信方式を示すブロック図である。例示の目的で、図１は、３つのリモートユニット１２０、１３０、１５０及び２つのベースステーション１４０を示す。無線通信方式がより多くのユニット及びベースステーションを有し得ることが認識される。リモートユニット１２０、１３０、１５０は、開示された半導体ダイを含むＩＣ素子１２５Ａ、１２５Ｂ、１２５Ｃを含む。ＩＣを含むあらゆる装置が、ベースステーション、スイッチング装置及びネットワーク装備を含む、ここに開示されたダイも含み得ることが認識される。図１は、ベースステーション１４０からリモートユニット１２０、１３０、１５０へのフォワードリンク信号１８０、及び、リモートユニット１２０、１３０、１５０からベースステーション１４０へのリバースリンク信号１９０を示す。
図１において、リモートユニット１２０は、携帯電話として示され、リモートユニット１３０は、ポータブルコンピュータとして示され、リモートユニット１５０は、ワイヤレルローカルループシステムにおける固定された位置リモートユニットとして示される。例えば、リモートユニットは携帯電話、ノート型パーソナルコミュニケーションシステム（ＰＣＳ）ユニット、携帯端末などの携帯型データユニット、ＧＰＳ可能装置、ナビゲーション装置、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテイメントユニット、メーターリーディング装備などの固定位置データユニット、又は、データ若しくはコンピュータ指示又はそれらの組合せを保存又は読み出す他の装置であり得る。図１は、開示された教示に従うリモートユニットを示すけれども、この開示は、これらの例示的な示されたユニットに限定されない。この開示の実施形態は、集積回路を含むあらゆる装置に適切に採用され得る。
図２は、開示された半導体集積回路の回路及び配置デザインにおけるデザインワークステーションを示すブロック図である。デザインワークステーション２００は、オペレーティングシステムソフトウエア、サポートファイル、及びケイデンス（Ｃａｄｅｎｃｅ）又はオアキャド（Ｏｒｃａｄ）などのデザインソフトウエアを含むハードディスク２０１を含む。デザインワークステーション２００は、回路の設計及びレイアウトを容易にするためにディスプレイも含む。回路及びレイアウト２１０は、以下に開示されるようなビア配置を含み得る。記憶媒体２０４は、回路及びレイアウト設計２１０を明白に保存するために提供される。回路及びレイアウト設計２１０は、ＧＤＳＩＩ又はＧＥＲＢＥＲなどのファイル形式の記憶媒体２０４に記憶され得る。記憶媒体２０４は、ＣＤ−ＲＯＭ、ＤＶＤ、ハードディスク、フラッシュメモリ又は他の適切な装置であり得る。さらに、デザインワークステーション２００は、記憶媒体２０４から入力を受け取り、又は記憶媒体２０４に出力を書き込むための駆動装置２０３を含む。
記憶媒体２０４に記録されたデータは、論理回路構成、フォトリソグラフィマスク用のパターンデータ、又は、電子線リソグラフィなどの一連の書き込みツール用のマスクパターンデータを特定し得る。データは、タイミングチャートなどの論理検証データ、又は論理シミュレーションに関連するネット回路をさらに含み得る。記憶媒体２０４にデータを提供することは、半導体集積回路を設計するための工程の数を減少させることによって、回路の設計及びレイアウト２１０を容易にする。
本開示によれば、導電性充填剤（例えば、金属）を用いた貫通シリコンビアは、反りを制御するために半導体ダイ（又はウエハ）内に製造される。貫通シリコンビアは、ダイ／基板の熱膨張係数（ＣＴＥ）の整合性を改善する。従って、相互接続の疲労寿命及び信頼性は、増加する。
さらに、貫通シリコンビアは、残留応力を緩和し、緩和した反りを変形するために基板に対してより大きな空間を生成する。一実施形態において、貫通シリコンビアは、応力緩和ビアであり、ダイの周囲に提供される丸い角部のビアである。
図４に示されるように、ダイ４０は、応力緩和ビア４２を含む。応力緩和ビアは、反りを制御し、また残留応力を緩和するためにダイの角部の周囲に配置される貫通シリコンビアである。さらに、応力緩和ビア４４は、残留応力を再分配するために中心に配置され得る。残留応力ビア４４は、設計パラメータに適合するようにダイ４０の重要な機能ブロックの応力を低減し又は増加するのに役立ち得る。
一実施形態において、応力緩和ビア４２は、金属で充填され、熱膨張係数（ＣＴＥ）の不整合を改善するのに役立つ。例示的で限定的ではない充填材料は、銅及びタングステンを含む。適切な充填材料の選択は、所望のパッケージ性能及びコストに依存する。タングステンは、より大きいモジュラスを有するが、より小さい熱膨張係数（ＣＴＥ）を有する。例えば、積層されたダイ（２つの段階（ティア））パッケージにおいて、タングステン充填材料は、積層体の段階（ティア）間のダイ相互接続に対して、ビアのより低い応力とダイのより高い応力とをもたらす。従って、充填材料を選択する際に、ビア及び相互接続間に性能のトレードオフが存在する。
一実施形態において、応力緩和ビア４２、４４は、信号を伝達しない。しかしながら、一実施形態において、応力緩和ビア４２、４４は、信号を伝達する。
応力緩和ビア４２、４４の数及び正確な位置は、特にダイのサイズ、ビアの直径、及び、応力緩和ビアの充填材料に基づいてダイによって変化する。応力緩和ビア４２、４４の所望の数及び応力緩和ビア４４の位置は、ダイ４０の熱機械的モデルを解析することによって、半導体ダイ設計段階中に算出され得る。応力緩和ビア４２をダイの角部に位置させることの１つの利点は、この領域がダイ４０の機能性ビアのために殆ど使用されないことである。
図５に示されるように、ダイ５０は、応力緩和ビア４２に加えて、丸い角部のビア５５を含む。一実施形態において、応力緩和ビア４２は、応力緩和のための一次機構である。応力緩和ビアがそれ自体によって応力を緩和するために不十分な場合、丸い角部のビア５５は、二次機構として採用される。他の実施形態において、丸い角部のビア５５は、一次機構である。
丸い角部のビア５５は、ダイ５０の熱膨張係数を増加させるのに役立つ金属で充填され得る。ダイ５０の熱膨張係数を増加することによって、ダイ５０の熱膨張係数は、より良好にパッケージ（示されない）の熱膨張係数に適合し、反りを低減する。さらに、追加のダイ切り取り領域は、基板変形に対するより大きな空間を生成し、残留応力を緩和する。
丸い角部のビア５５の形態は、変更し得る。一実施形態において、拡大図に示されるように、形態は、貫通シリコンビアの配列である。
丸い角部のビア５５及び応力緩和ビア４２の特定の配置は、熱機械的モデリング及び予想される反りの量に基づいて決定され得る。反りが非常に大きい場合、丸い角部のビア５５が、応力緩和ビア４２より多くのダイ材料を取り除き、変形するためのより大きな空間をダイに与えるので、丸い角部のビア５５が提供される。親指の一般的な原則として、ダイ領域に対するビア領域の比が増加した場合、反りはより制御される。言い換えると、より多くのダイ材料を取り除くことが、より良好に反りを制御する。
一実施形態において、ダイ５０の機能に使用されない領域は、応力緩和ビア４２、４４及び丸い角部のビア５５を位置させる場所の決定に影響を与える。あるいは、反りの問題がより重要になる場合、ダイ５０の機能ブロックは、応力緩和ビア４２、４４及び丸い角部のビア５５を収容するように設計される。
応力緩和ビア４２、４４及び丸い角部のビア５５は、通常の貫通シリコンビア形成工程中に製造され得る。従って、追加の製造工程が必要とされない。さらに、応力緩和ビア４２、４４及び丸い角部のビア５５が容易に製造することができるので、コストが殆ど追加されず又は全く追加されない。最後に、応力緩和ビア４２、４４及び丸い角部のビア５５は、ＣＴＥ不整合を減少させることによって、パッケージ基板／ダイ相互接続の信頼性を高める。すなわち、相互接続の疲労寿命が増加する。
“貫通シリコンビア”という専門用語が、シリコンという用語を含むけれども、貫通シリコンビアは、必ずしもシリコン内に構成される必要はない。むしろ、この材料は、あらゆる装置基板材料であり得る。
本発明及びその利点が詳細に記載されているけれども、様々な変更、置換及び修正が、添付された特許請求の範囲によって定義されるような本発明の技術から離れることなく、ここでなされることが理解されるべきである。さらに、本出願の範囲は、本明細書に記載された特定の実施形態の工程、機械、製造、物の組成、手段、方法及び段階に限定されるものではない。当業者がこの開示から容易に理解するように、同一の機能を実質的に行い、又はここに記載された対応する実施形態と同一の結果を実質的に達成する、既に存在し又は後に開発される、工程、機械、製造、物の組成、手段、方法又は段階が、本発明に従って利用することができる。従って、添付された特許請求の範囲は、それらの範囲内に、このような工程、機械、製造、物の組成、手段、方法又は段階を含むことを意図するものである。
４０ ダイ
４２ 応力緩和ビア
４４ 応力緩和ビア
５０ ダイ
５５ ビア
１２０ リモートユニット
１２５Ａ ＩＣ素子
１２５Ｂ ＩＣ素子
１２５Ｃ ＩＣ素子
１３０ リモートユニット
１４０ ベースステーション
１５０ リモートユニット
１８０ フォワードリンク信号
１９０ リバースリンク信号
２００ デザインワークステーション
２０１ ハードディスク
２０３ 駆動装置
２０４ 記憶媒体
２１０ レイアウト
３１０ パッケージ基板
３２０ ダイ
３３０ 相互接続

Claims (19)

  1. 半導体ダイであって、
    前記半導体ダイの周囲領域に位置する複数の貫通シリコンビアを備え、
    前記貫通シリコンビアが、前記半導体ダイの反りを低減する、半導体ダイ。
  2. 前記貫通シリコンビアが、信号を伝達しない貫通シリコンビアである、請求項１に記載の半導体ダイ。
  3. 前記半導体ダイの機能ブロックに近接した中心領域に位置する、信号を伝達しない少なくとも１つの追加的な貫通シリコンビアをさらに備える、請求項２に記載の半導体ダイ。
  4. 前記貫通シリコンビアが、応力緩和ビアを含む、請求項２に記載の半導体ビア。
  5. 前記応力緩和ビアが、丸い角部のビアを含む、請求項４に記載の半導体ビア。
  6. 各々の丸い角部のビアが、貫通シリコンビアの配列を含む、請求項５に記載の半導体ビア。
  7. 前記周囲領域が、前記半導体ダイの少なくとも１つの角部を含む、請求項２に記載の半導体ビア。
  8. 前記周囲領域が、前記半導体ダイの少なくとも１つの端部を含む、請求項２に記載の半導体ビア。
  9. 携帯端末及びパーソナルコンピュータからなる群から選択される物に組み込まれる、請求項１に記載の半導体ダイ。
  10. 積層集積回路に組み込まれる、請求項１に記載の半導体ダイ。
  11. 半導体ダイの製造方法であって、
    信号を伝達しない複数の貫通シリコンビアを前記ダイの反りを低減するために前記半導体ダイの周囲領域に組み立てることを含む、半導体ダイの製造方法。
  12. 前記信号を伝達しない貫通シリコンビアを組み立てるのと実質的に同時に信号を伝達する貫通シリコンビアを組み立てることをさらに含む、請求項１１に記載の半導体ダイの製造方法。
  13. 信号を伝達しない少なくとも１つの追加的な貫通シリコンビアを前記半導体ダイの機能ブロックに近接した中心領域にさらに備える、請求項１１に記載の半導体ダイの製造方法。
  14. 前記組み立てることは、信号を伝達しない貫通シリコンビアの少なくとも１つの配列を前記半導体ダイの角部に組み立てることを含む、請求項１１に記載の半導体ダイの製造方法。
  15. 前記少なくとも１つの配列を組み立てることは、少なくとも１つの角部のビアを組み立てることを含む、請求項１４に記載の半導体ダイの製造方法。
  16. 携帯端末及びパーソナルコンピュータからなる群から選択される物に前記半導体ダイを集積することをさらに含む、請求項１１に記載の半導体ダイの製造方法。
  17. 半導体ダイであって、
    前記半導体ダイの周囲領域に位置する前記半導体ダイの熱膨張係数（ＣＴＥ）を増加する手段を備え、前記ＣＴＥが、前記半導体ダイの反りを低減する、半導体ダイ。
  18. ダイの反りを低減するために応力緩和貫通シリコンビアの位置を決定することを含む、半導体ダイを設計するためのコンピュータ制御された方法。
  19. 前記決定することは、パッケージ基板の熱膨張係数に対する前記半導体基板の熱膨張係数を解析することを含む、請求項１８に記載のコンピュータ制御された方法。
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