JP5605958B2 - 薄い半導体のためのパネル化裏面処理を用いた半導体製造方法及び半導体デバイス - Google Patents

薄い半導体のためのパネル化裏面処理を用いた半導体製造方法及び半導体デバイス Download PDF

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Description

本開示は、一般に、集積回路（ＩＣ）に関する。より詳細には、本開示は、集積回路を製造することに関する。
半導体ダイは、基板上に製作された活性層のトランジスタおよび他の部品の集まりを含む。一般に、これらの基板は、半導体材料であり、とりわけ、シリコンである。さらに、これらの基板は、従来、望ましいデバイスの挙動を得るには必要以上に厚い。通常は、帯状にされた、またはダイシングされた半導体ウエハの上に、層を堆積させて、半導体ダイを形成する。
厚い基板は、トランジスタの挙動を除けば、半導体の製造中に、利点を有する。ウエハおよび／またはダイの製造中、基板は、多くの処理、高熱、およびツール間での、またはさらには製作現場間での移動に耐える。これらの移動の間に、基板が割れて、結果として時間およびリソースの損失となることがある。厚い基板は、製造中に基板が割れる可能性がより少ない。
基板に堆積された材料が、基板とは異なる応力を有して、不均衡な応力をもたらすことがある。基板と堆積材料との応力が不均衡であるとき、基板は、反って、または曲がって、平衡応力に達することがある。厚い基板は、薄い基板に比べて、堆積材料により課された応力を、よりよく釣り合わせることができる。製造中に薄い基板を使用することによる問題は、従来、接着剤によって薄い基板を厚い支持基板に取り付けることによって、解決されてきた。支持基板は、キャリアウエハと呼ばれる。キャリアウエハは、その間に薄い基板が破断する危険性のある、製造プロセスのある部分が完了した後に、取り外される。
キャリアウエハの使用は、いくつかの理由により望ましくない。キャリアウエハは、製造コストを増大するが、最終的な製品に有形の価値を加えることはない。さらに、キャリアウエハを薄い基板に取り付ける接着剤が、半導体ウエハの薄い基板に残留物を残す。キャリアウエハは製造中に安定性を提供するものの、薄い基板をキャリアウエハから取り外すことは、製造課題を表している。
薄い基板を使用する製造の一例に、積層ＩＣの構造がある。積層ＩＣは、デバイスの機能性を向上させて、ダイを垂直に積層することにより、ダイのサイズを減少させる。より小さな土地面積により多くのオフィス空間を収める高層タワーに似て、積層ＩＣは、同じ面積を占有しながら、トランジスタおよび他の部品のためのより多くの空間を提供する。
積層ＩＣでは、第２のダイを、第１のダイに積層して、３次元（３Ｄ）に拡張するための構造を可能にする。積層ＩＣは、より多くの数の部品を有する製品が小さなフォームファクタに収まることを可能にする。半導体ダイの部品密度は、ダイ面積によって分割されるダイにおける部品の数である。たとえば、ダイを同一のダイの上に積層することは、結果として同じ面積における部品の数を約２倍にして、部品密度を２倍にする。第２のダイを第１のダイに積層するとき、２つのダイは同じパッケージングを共有し、パッケージングを介して外部デバイスと通信する。
従来、第２のダイは、第１のダイに位置するシリコン貫通ビアにより、パッケージングおよび外部デバイスに結合される。シリコン貫通ビアは、部分的には、選択された製造方法に基づいたアスペクト比に限定される。結果として、第１のダイの高さは、シリコン貫通ビアが第１のダイの全体の高さに延在可能であることを確実にするように、限定される。シリコン貫通ビアは、パッケージング基板から第２のダイまでの導電路を得るために、全体の高さに延在するべきである。シリコン貫通ビアの製造に対応するために、第１のダイの高さが減少するにつれて、第１のダイは、構造強度を失う。
積層ＩＣを製造することは、従来、第１のダイを薄くする前に、第１のダイを、支持のためのキャリアウエハに取り付けることを含む。次いで第１のダイを、シリコン貫通ビアの高さに対応するように薄くする。第１のダイのウエハは、積層ＩＣをパッケージするために、薄くした後に、キャリアウエハから外されるべきである。しかしながら、一旦キャリアウエハから外されると、第１のダイは、第１のダイの基板と、ダイの任意の活性層との間で、不均衡な応力を有することがある。
したがって、キャリアウエハを使用せずに、薄い基板へのリスクを削減する、薄い基板の半導体製造の必要性が存在する。
本開示の一態様に従って、半導体製造方法は、第１のダイを基板パネルに取り付けるステップを含む。方法はまた、第１のダイを基板パネルに取り付けた後に、第１のダイおよび基板パネルにモールド化合物を適用するステップを含む。方法は、モールド化合物を適用した後に、第１のダイおよびモールド化合物を薄くするステップをさらに含む。
本開示の別の態様に従って、半導体製造方法が、ウエハを第１の層ダイ（ｔｉｅｒ ｄｉｅ）にダイシングするステップを含む。方法はまた、第１の層ダイを基板パネルに取り付けるステップを含む。方法は、第１の層ダイおよび基板パネルに第１のモールド化合物を適用するステップをさらに含む。方法はまた、第１の層ダイおよび第１のモールド化合物を裏面研削するステップを含む。方法はさらにまた、第２の層ダイを第１の層ダイに取り付けるステップを含む。方法は、第１の層ダイおよび第２の層ダイに第２のモールド化合物を適用するステップをさらに含む。
本開示のさらに別の態様によれば、半導体デバイスは、基板パネルを含む。デバイスはまた、基板パネルに取り付けられた第１のダイを含む。デバイスは、部分的に第１のダイを取り囲み、基板パネルと同一平面上にあるモールド化合物をさらに含む。
本開示のさらなる態様によれば、半導体デバイスは、電子処理するための手段を含む。デバイスはまた、電子処理するための手段を所定の位置に固定するための手段を含む。デバイスは、固定するための手段および電子処理するための手段と同一平面上にある、電子処理するための手段をパッケージングするための手段をさらに含む。
以上は、以下に続く詳細な説明をよりよく理解することができるように、本開示の特徴および技術的な効果を、むしろ大まかに概説したものである。本開示の特許請求の範囲の主題を形成する追加的な特徴および効果は、以下で説明される。開示される概念および特定の実施形態は、本開示の同じ目的を実施するための他の構造を修正する、または設計するための基礎として容易に利用されてよいことが、当業者によって認識されるべきである。そのような均等な構造は、添付の特許請求の範囲において記されるような本開示の技術から逸脱しないことが、当業者によってやはり理解されるべきである。本開示の特性であると考えられる新規な特徴は、その構成および動作の方法の両方に関して、さらなる目的および効果と共に、添付の図を併用して検討するときに、以下の説明からよりよく理解されるであろう。しかしながら、図のそれぞれは、例示および説明のみの目的のために提供され、本開示の範囲の定義としての意図はないことが、明確に理解されるべきである。
次に、本開示のより完全な理解のために、添付の図面を併用して、以下の説明への参照がなされる。
本開示の実施形態が有利に利用されてよい、例示的なワイヤレス通信システムを示すブロック図である。 以下で説明するような半導体部品の回路、レイアウト、および論理設計のために使用される設計ワークステーションを示すブロック図である。 積層ＩＣを示すブロック図である。 引張応力下のダイを示すブロック図である。 従来の積層ＩＣ製造を示す流れ図である。 従来の積層ＩＣ製造プロセスを示すブロック図である。 従来の積層ＩＣ製造プロセスを示すブロック図である。 従来の積層ＩＣ製造プロセスを示すブロック図である。 従来の積層ＩＣ製造プロセスを示すブロック図である。 従来の積層ＩＣ製造プロセスを示すブロック図である。 従来の積層ＩＣ製造プロセスを示すブロック図である。 従来の積層ＩＣ製造プロセスを示すブロック図である。 従来の積層ＩＣ製造プロセスを示すブロック図である。 従来の積層ＩＣ製造プロセスを示すブロック図である。 従来の積層ＩＣ製造プロセスを示すブロック図である。 従来の積層ＩＣ製造プロセスを示すブロック図である。 一実施形態に従ってＩＣを製造するための例示的なプロセスを示す流れ図である。 一実施形態に従って積層ＩＣを製造するための例示的なプロセスを示す流れ図である。 一実施形態に従った例示的な積層ＩＣ製造プロセスを示すブロック図である。 一実施形態に従った例示的な積層ＩＣ製造プロセスを示すブロック図である。 一実施形態に従った例示的な積層ＩＣ製造プロセスを示すブロック図である。 一実施形態に従った例示的な積層ＩＣ製造プロセスを示すブロック図である。 一実施形態に従った例示的な積層ＩＣ製造プロセスを示すブロック図である。 一実施形態に従った例示的な積層ＩＣ製造プロセスを示すブロック図である。 一実施形態に従った例示的な積層ＩＣ製造プロセスを示すブロック図である。 一実施形態に従った例示的な積層ＩＣ製造プロセスを示すブロック図である。 一実施形態に従った例示的な積層ＩＣ製造プロセスを示すブロック図である。 一実施形態に従った例示的な積層ＩＣ製造プロセスを示すブロック図である。 一実施形態に従った例示的な積層ＩＣ製造プロセスを示すブロック図である。 一実施形態に従った例示的な積層ＩＣ製造プロセスを示すブロック図である。
図１は、本開示の実施形態が有利に利用されてよい、例示的なワイヤレス通信システム１００を示すブロック図である。説明目的のために、図１は、３つのリモートユニット１２０、１３０、および１５０と、２つの基地局１４０とを示す。典型的なワイヤレス通信システムは、さらに多くのリモートユニットおよび基地局を有してよいことが理解されるであろう。リモートユニット１２０、１３０、および１５０は、ここで開示されたプロセスにより製造された回路を含むＩＣデバイス１２５Ａ、１２５Ｂ、および１２５Ｃを含む。ＩＣを収容する任意のデバイスはまた、基地局、スイッチングデバイス、およびネットワーク機器を含む、開示される特徴および／またはここで開示されるプロセスにより製造された部品を有する半導体部品を含んでよいことが理解されるであろう。図１は、基地局１４０からリモートユニット１２０、１３０、および１５０への順方向リンク信号１８０と、リモートユニット１２０、１３０、および１５０から基地局１４０への逆方向リンク信号１９０とを示す。
図１において、リモートユニット１２０は移動電話として示され、リモートユニット１３０はポータブルコンピュータとして示され、リモートユニット１５０は、ワイヤレスローカルループシステムにおける固定位置リモートユニットとして示される。たとえば、リモートユニットは、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニット、およびコンピュータなどのデバイスであってよい。図１は、本開示の教示に従って、リモートユニットを図示しているが、本開示は、これらの例示的に図示されたユニットに限定されない。本開示は、以下で説明するような半導体部品を含む任意のデバイスにおいて好適に利用されてよい。
図２は、以下で説明するような半導体部品の回路、レイアウト、および論理設計のために使用される設計ワークステーションを示すブロック図である。設計ワークステーション２００は、オペレーティングシステムソフトウェア、サポートファイル、およびＣａｄｅｎｃｅまたはＯｒＣＡＤなどの設計ソフトウェアを収容するハードディスク２０１を含む。設計ワークステーション２００はまた、回路２１０の、またはウエハもしくはダイなどの半導体部品２１２の設計を容易にするための表示装置を含む。記憶媒体２０４は、回路設計２１０または半導体部品２１２を有形に記憶するために提供される。回路設計２１０は、または半導体部品２１２は、ＧＤＳＩＩまたはＧＥＲＢＥＲなどのファイル形式で、記憶媒体２０４に記憶されてよい。記憶媒体２０４は、ＣＤ−ＲＯＭ、ＤＶＤ、ハードディスク、フラッシュメモリ、または他の適切なデバイスであってよい。さらに、設計ワークステーション２００は、記憶装置２０４からの入力を受け入れる、または記憶媒体２０４に出力を書き込むためのドライブ装置２０３を含む。
記憶媒体２０４に記録されているデータは、論理回路構成、フォトリソグラフィマスクのためのパターンデータ、または電子ビームリソグラフィなどのシリアル書き込みツールのためのマスクパターンデータを指定することができる。データは、論理シミュレーションに関連付けられたタイミング図またはネット回路（ｎｅｔ ｃｉｒｃｕｉｔｓ）などの、論理検証データをさらに含むことができる。記憶媒体２０４にデータを提供することは、半導体ウエハを設計するためのプロセス数を減らすことによって、回路設計２１０または半導体部品２１２の設計を容易にする。
図３は、積層ＩＣを示すブロック図である。積層ＩＣ３００は、パッケージング基板３１０を含む。パッケージング基板３１０は、ボールグリッドアレイのバンプなどのパッケージング接続部３２２を介して、第１の層ダイ３２０に結合されている。代替的には、ピンまたは他の好適なパッケージング接続部が使用されてよい。第２の層ダイ３３０は、ボールグリッドアレイのバンプなどのパッケージング接続部３３２を介して、第１の層ダイ３２０に結合されている。第１の層ダイ３２０は、シリコン貫通ビア３２４を含む。シリコン貫通ビア３２４は、第１の層ダイ３２０の全体の高さに延在し、パッケージング基板３１０をパッケージング接続部３３２に結合して、パッケージング基板３１０から、第１の層ダイ３２０または第２の層ダイ３３０への通信を可能にする。追加的なダイ（図示せず）を、第２の層ダイ３３０の上にさらに積層してもよい。
積層ＩＣ３００のような積層ＩＣは、３Ｄ積層によって、２Ｄ ＩＣで達成することができるよりも、高い密度のＩＣの製造を可能にする。たとえば、第２の層ダイ３３０は、メモリデバイスまたはキャッシュデバイスであってよく、第１の層ダイ３２０は、プロセッサまたは他の論理回路であってよい。マイクロプロセッサのダイ面積の大部分は、Ｌ２キャッシュによって占有される。キャッシュを論理回路に積層することにより、マイクロプロセッサのダイのサイズを縮小することができる。代替的には、マイクロプロセッサから分離してダイの上に位置するＤＲＡＭ部品を、マイクロプロセッサに積層してもよい。ＤＲＡＭ部品をマイクロプロセッサに積層することにより、マザーボードの空間制約を削減することができる。加えて、ＤＲＡＭ部品をマイクロプロセッサに近づけて配置することにより、待ち時間を削減することができ、より高いクロック速度など、ＤＲＡＭ部品への帯域幅を上昇させる方法を使用することを可能にする。少なくともこれらの理由により、積層ＩＣを使用して到達可能な部品のより高い密度は、将来のＩＣの開発をサポートすることを期待されている。
第２の層ダイ３３０が第１の層ダイ３２０に取り付けられるとき、第１の層ダイ３２０にかけられる物理的な力の結果として、損傷が生じる可能性がある。第１の層ダイ３２０の厚さは、これらの物理的な力に持ちこたえるためのその機械的強度に対応する。したがって、シリコン貫通ビア３２４を露出させるように第１の層ダイ３２０を薄くすると、第２の層ダイ３３０を取り付けている間に第１の層ダイ３２０に損傷が生じる可能性は、より高くなる。
図４は、引張応力下のダイを示すブロック図である。ダイ４００は、基板４１２、および活性層４１４を有する。基板４１２は、たとえば、シリコン、または他の半導体材料であってよい。活性層４１４は、たとえば、トランジスタなどの部品を含むことができる。活性層４１４はまた、部品を外部デバイス（図示せず）に結合するためのインターコネクトおよびビアを含むことができる。シリコン貫通ビア４１６は、基板４１２中に配置されて、基板４１２の前面４１３と、基板４１２の裏面４１１との結合を可能にする。たとえば、ダイ４００は、パッケージング基板（図示せず）に搭載された積層ＩＣの第１の層であってよい。このケースでは、シリコン貫通ビア４１６は、積層ＩＣの第２の層をパッケージング基板に結合することができる。
シリコン貫通ビア４１６は、たとえば、反応イオンエッチング、ウェットエッチング、またはレーザドリル加工などの、エッチング技法により形成される。シリコン貫通ビア４１６の高さは、部分的には、シリコン貫通ビア４１６の幅によって制限され、決定される。たとえば、エッチングプロセスは、エッチング比１０：１を有することができ、これはエッチングを、シリコン貫通ビア４１６の幅の１０倍の深さだけ続行することができることを示す。このケースでは、１μｍのシリコン貫通ビアを、１０μｍの深さにエッチングすることができる。したがって、基板４１２の高さは、選択されたエッチングプロセス、およびシリコン貫通ビア４１６の幅によって許容されるものよりも小さくあるべきである。
基板４１２の機械的強度は、基板４１２の高さに比例する。したがって、シリコン貫通ビア４１６が前面４１３から裏面４１１にまで延在することを可能にするように、基板４１２の高さを縮小することは、基板４１２の機械的強度を削減する。活性層４１４は、基板４１２を薄くしている間、一定の高さのままである。したがって、基板４１２の高さに関わらず活性層４１４において増大した同じレベルの応力を支持するには、基板４１２の強度は少ない。活性層４１４における応力は、活性層４１４を構成する膜の数およびタイプに応じて、残留圧縮または残留引張であってよい。基板４１２の上に正味残留圧縮応力があると、基板４１２は、外側に押し出る傾向となり、全体のアセンブリは、しかめ顔の形（ｆｒｏｗｎ ｓｈａｐｅ）の形に曲がることになる。基板４１２の上に正味残留引張応力があると、基板４１２は、内側に押し出る傾向となり、全体のアセンブリは、笑顔の形（ｓｍｉｌｅ ｓｈａｐｅ）の形に曲がることになる。
さらに、活性層４１４および基板４１２の応力に、温度が影響することがある。たとえば、温度が上昇するにつれ、異なる材料は異なる速度で膨張することがある。活性層４１４が基板４１２よりも早い速度で膨張した場合、基板４１２は、機械的強度の不足のために反ることがある。反りは、活性層４１４のデバイスを損傷する、または製造の後の方で問題を引き起こすことがある。
その上、活性層４１４の部品は、特定の応力範囲において適正に機能するように設計されている。たとえば、活性層４１４における引張応力が、ｎＦＥＴデバイスのキャリア移動度を改善する。
活性層４１４において増大した応力に加えて、製造プロセスは、基板４１２の前面４１３を損傷する。損傷は、反応イオンエッチングおよび金属堆積などのプラズマプロセスの間に、基板４１２上のエネルギー粒子の衝撃によって引き起こされる。損傷はまた、ウェットエッチングまたはクリーニングの間に使用される化学薬品にさらされることによって引き起こされることがある。基板４１２の前面４１３が損傷すると、損傷部分の応力が、基板４１２の大部分と異なる。これらの応力の差異が、製造中のさらなる反りの問題につながる。
図５は、従来の積層ＩＣ製造を示す流れ図である。ブロック５１５で、ウエハは、キャリアウエハに取り付けられる。キャリアウエハは、製造中のウエハに支持を提供する。ブロック５２０で、シリコン貫通ビアを露出させるように、ウエハを薄くする。ブロック５２５で、ウエハは加工される。例示的なプロセスは、活性層の堆積、トランジスタ接点の製造、およびトランジスタインターコネクトの製造を含む。ウエハを薄くし、活性層を堆積させた後、ウエハにおける不均衡な応力のために反りが生じることがある。キャリアウエハは、薄くした後の反りを防ぐために、追加的な支持を提供する。ブロック５３０で、キャリアウエハが、ウエハから取り外される。キャリアウエハの取り外しは、接着剤の溶解、およびウエハの接着剤残留物のクリーニングを含む。残留物を完全に取り除くことは困難であり、クリーニングは、ウエハを損傷する可能性がある強い化学薬品を使用する。
ブロック５３５で、ウエハを、個々の第１の層ダイにダイシングする。ブロック５４０で、第１の層ダイは、基板パネルに取り付けられる。ブロック５４５で、第２の層ダイが、第１の層ダイに取り付けられる。ブロック５５０で、第１の層ダイ、第２の層ダイ、および基板パネルが一緒に成形される。ブロック５５０の後に、マーキング、およびボールグリッドなどのパッケージング接続部の取付けを含む、追加的な製造を完了させてよい。従来の積層ＩＣ製造を、図６を参照して、以下でより詳細に説明する。
図６Ａ〜６Ｋは、従来の積層ＩＣ製造を示すブロック図である。図６Ａは、シリコン貫通ビア６１２およびパッケージング接続部６１１を有するウエハ６１０を含む。図６Ｂで、ウエハ６１０は、キャリアウエハ６１６に取り付けられる。キャリアウエハ６１６は、薄くするプロセス、およびそれに続く製造プロセスの間、ウエハ６１０に追加的な支持を提供する。支持が提供されない場合、ウエハ６１０は、図４を参照して上で説明したように反ることがある。キャリアウエハ６１６は、最終的な製品の一部ではない、追加的な材料およびリソースを消費する。したがって、キャリアウエハ６１６は、製造コストを付加するものの、最終製品に有形の利益を提供しない。その上、キャリアウエハ６１６は、製造の後の方で取り除かれる場合があり、製造の時間を長引かせる。キャリアウエハ６１６への取付けの後は、ウエハ６１０を、反りの可能性を減少させて薄くすることができる。
図６Ｃを参照すると、シリコン貫通ビア６１２が露出させるように、ウエハ６１０を薄くする。図６Ｄで、分離層６２６を、ウエハ６１０に堆積させる。図６Ｅで、分離層６２６をエッチングし、導電層６３１を、分離層６２６のエッチングされた領域に堆積させる。図６Ｆで、パッケージング接続部６３６が導電層６３１に結合される。図６Ｇで、キャリアウエハ６１６が取り外される。図６Ｈで、次いでウエハ６１０を、ダイ６４６およびダイ６４７のような複数のダイにダイシングする。図６Ｉに示すように、ダイ６４６、６４７のそれぞれは、パッケージング接続部６１１を介して、基板パネル６５１に取り付けられる。基板パネル６５１はまた、インターコネクション６５２を収容してよい。図６Ｊで、第２の層ダイ６５６がダイ６４６に取り付けられ、パッケージング接続部６３６を介して結合される。第２の層ダイ６５６は、ダイ６４６よりも大きな高さである。したがって、第２の層ダイ６５６がダイ６４６に取り付けられるとき、ウエハ６２１が経験する高い力によって、ウエハ６２１を損傷する可能性がある。図６Ｋで、第２の層ダイ６５６がダイ６４６に取り付けられた後、第２の層ダイ６５６は、モールド化合物６６１に封入される。
製造中、ウエハを薄くする前に、ウエハをキャリアウエハの代わりに基板パネルに取り付けることにより、不均衡な応力から生じるウエハの反りに対処する間の損傷を防ぐように、機械的支持を提供する。キャリアウエハとは異なり、基板パネルは製品の一部であり、取り除かれることはない。キャリアウエハ、ならびに、接着剤およびクリーニング溶剤などの他の不必要な材料を製造から排除することにより、コストおよび複雑性を削減する。
図７は、一実施形態に従ってＩＣを製造するための例示的なプロセスを示す流れ図である。ブロック７２０で、ウエハをダイシングして、第１の層ダイを形成する。ブロック７２５で、第１の層ダイは、基板パネルに取り付けられる。基板パネルは、最終的な製品に使用される大きな厚さで半導体ダイを生産するよりも、低いコストで半導体ダイに支持を提供する。一実施形態において、基板パネルを取り付ける前に、ウエハを薄くする。ブロック７３０で、第１の層ダイおよび基板パネルが、モールド化合物に封入される。モールド化合物は、電子部品およびアセンブリに適用されて、支持および保護を提供する。モールド化合物は、エポキシ樹脂、フィラー、および添加物を含む化合物であってよい。フィラーおよび添加物は、たとえば、熱膨張係数などを調整するために付加される。ブロック７３５で、第１の層ダイを薄くする。これは、さらなる処理のためにウエハを準備することであってよい。たとえば、積層ＩＣにおいて、薄くすることにより、少なくとも１つのシリコン貫通ビアを露出させる。ブロック７４０で、パッケージング接続部の堆積を含む、第１の層ダイでの追加的な製造を完了させる。
単層ＩＣを所望する場合、製造流れ図７００は、ブロック７４０の後に終了してよい。代替的には、以下で説明するように、第２の層ダイまたはさらなるダイを、第１の層ダイに積層するための追加的な製造が使用されてよい。単層ＩＣは、シリコン貫通ビアを含んでも、含まなくてもよい。
ブロック７４５で、第２の層ダイが、第１の層ダイに取り付けられる。ブロック７５０で、第２の層ダイ、第１の層ダイ、および基板パネルが、モールド化合物に封入される。積層ＩＣを製造する例示的なプロセスの特定の実施形態の詳細を、図８を参照して以下で提示する。
図８は、一実施形態に従った例示的な積層ＩＣの製造を示す流れ図である。ブロック８１５で、ウエハを、たとえば裏面研削またはエッチングによって、任意に薄くしてもよい。基板パネルへの取付けの前に薄くすることは、モールド化合物の均一な裏面研削の助けとなる。一実施形態によれば、ウエハをおよそ１００μｍに薄くする。積層ＩＣ製造前、ウエハは５０〜３００μｍであってよい。ブロック８２０で、ウエハを、第１の層ダイにダイシングする。ダイシングは、たとえば、ダイヤモンドスクライブによるスクライビング、ダイヤモンドソーによるソーイング、またはレーザによるカッティングによって実現されてよい。
ブロック８２５で、第１の層ダイが、基板パネルに取り付けられる。基板パネルは、たとえば、繊維強化樹脂、有機膜、または半導体であってよい。基板パネルは、最終的な積層ＩＣ製品の一部である。したがって、基板パネルは、製造の後の方で取り除かれることなく、第１の層ダイに支持を提供する。
ブロック８３０で、第１の層ダイおよび基板パネルが、モールド化合物に封入される。基板パネルによって提供される支持に加えて、モールド化合物が、第１の層ダイに追加的な支持を提供する。ブロック８３５で、シリコン貫通ビアを露出させるように、さらなる裏面研削が第１の層ダイを薄くする。さらなる裏面研削の後、第１の層ダイは、一実施形態によれば、高さ５０μｍ未満であってよい。第１の層ダイをさらに薄くするために、シリコンリセスエッチングを使用してもよい。
ブロック８４０で、分離層を第１の層ダイに堆積させる。分離層は、たとえば、シリコン窒化物、シリコン酸化物、またはポリマーであってよい。ブロック８４５で、分離層をパターニングし、導電層をエッチングされた領域に堆積させる。分離層のパターニングは、たとえば、フォトレジスト材料を堆積させ、フォトリソグラフィツールのマスクを介してフォトレジストを露出させ、分離層をエッチングし、フォトレジスト材料を取り除くことによって、実現されてよい。分離層のエッチングされた領域に堆積された金属層が、たとえば、第１の層ダイのシリコン貫通ビアに結合してもよい。導電層は、銅、アルミニウム、または銅、アルミニウムの合金、および他の元素であってよい。
ブロック８５０で、マイクロバンプを第１の層ダイに堆積させる。マイクロバンプを堆積させることは、たとえば、シーディングし、アンダーバンプ冶金（ＵＢＭ）を実施し、パターニングし、金属をめっきすることによって、実現されてよい。マイクロバンプは、第２の層ダイへの結合のために使用されてよい。ブロック８５５で、第２の層ダイは、第１の層ダイに取り付けられ、マイクロバンプを介して結合される。第２の層ダイは、第１の層ダイと同じタイプのダイであっても、一実施形態においては補足的なダイであってもよい。たとえば、第２の層ダイのメモリデバイスが、第１の層ダイの論理ユニットを補足してよい。ブロック８６０で、第１の層ダイ、第２の層ダイ、および基板パネルが、モールド化合物に封入される。
図９Ａ〜９Ｌは、一実施形態に従った例示的な積層ＩＣ製造プロセスを示すブロック図である。ウエハ９１０は、パッケージング接続部９１１と、シリコン貫通ビア９１２とを含む。一実施形態において、ウエハ９１０は、５０〜３００μｍの厚さを有する。ウエハ９１０を、裏面研削によって薄くし、図９Ｂのウエハ９１５を形成する。一実施形態において、ウエハ９１５は、１００μｍの厚さであってよい。ウエハ９１５をダイシングして、図９Ｃの第１の層ダイ９２１および第１の層ダイ９２２を形成する。
図９Ｄで、第１の層ダイ９２１、９２２は、インターコネクト９２７を有する基板パネル９２６に取り付けられる。一実施形態によれば、基板パネル９２６は、たとえば、繊維強化樹脂または有機膜であってよい。基板パネル９２６は、最終的な製品に使用される大きな厚さで半導体ウエハを生産するよりも、低いコストで半導体ウエハに支持を提供する。
図９Ｅで、モールド化合物９３１が、第１の層ダイ９２１、９２２の周りに位置付けられて、第１の層ダイ９２１、９２２を基板パネル９２６に固定する。一実施形態において、モールド化合物９３１は、モールド化合物をチェースの中に位置付け、次いでモールド化合物を第１の層ダイ９２１、９２２の周りに堆積させることによって、形成される。製造コストを削減するために、最小量のモールド化合物が、第１の層ダイ９２１、９２２を覆う。第１の層ダイ９２１、９２２に適用された余分なモールド化合物は、裏面研削によって取り除かれるべきである。
図９Ｆで、第１の層ダイ９２１、９２２、およびモールド化合物９３１を、シリコン貫通ビア９１２を露出させるように、裏面研削またはリセスエッチングによって薄くする。一実施形態において、厚さは、５０μｍ未満である。図９Ｇで、分離層９４１を、第１の層ダイ９２１、９２２に堆積させる。図９Ｈで、分離層９４１を、リソグラフィおよびエッチングを使用してパターニングし、金属接続部９４６をエッチングされた領域に堆積させる。任意のバックエンドオブライン（ＢＥＯＬ）処理を実施する前にモールド化合物９３１を適用した結果として、分離層９４１および他のバックエンドオブライン（ＢＥＯＬ）層（図示せず）は、基板９２６と同一平面上にある。
図９Ｉで、マイクロバンプ９５１または他のパッケージング接続部を堆積させる。図９Ｊで、第２の層ダイ９５２が第１の層ダイ９２１に取り付けられ、第２の層ダイ９５３が第１の層ダイ９２２に取り付けられる。図９Ｋで、モールド化合物９６１が第２の層ダイ９５２、９５３の上に位置付けられて、第２の層ダイ９５２、９５３を固定する。
モールド化合物９６１が固化された後に、第２の層ダイ９５２、９５３が、個々の積層ＩＣに単一化されてよい。図９Ｌは、ウエハから単一化された積層ＩＣを示すブロック図である。
上で説明した図はいくつかのプロセスを図示しており、必ずしも一定の縮尺で描かれているわけではない。上で説明したプロセスは、任意のサイズのデバイスの製造に適用されてよい。
製造中に、ウエハのための支持として基板パネルを利用するダイの例示的な製造により、薄いウエハの反りおよびリスクへの対処を低減する。例示的な製造はまた、キャリアウエハの使用、およびキャリアウエハを取り付けるのに使用される関連する接着剤の使用を排除する。製造はさらに、薄いダイの上に厚いダイを取り付けることに関連した、第２の層または追加的な層の取付けに関連付けられたリスクを削減する。例示的な製造プロセスは、積層ＩＣに適用されてよい。上で説明したように、製造プロセスは、既存の製造技法を活用して、２Ｄ ＩＣから３Ｄ ＩＣへの容易な移行を可能にする。
用語「シリコン貫通ビア」は、シリコンという言葉を含むものの、シリコン貫通ビアは、必ずしもシリコンで構成されていないことに留意されたい。むしろ、材料は、いかなるデバイス基板材料であってもよい。
本開示およびその効果を詳細に説明してきたが、さまざまな変更形態、代替形態、および改変形態が、添付の特許請求の範囲によって定義されるような本開示の技術から逸脱することなく、本明細書においてなされてよいことを理解すべきである。さらに、本出願の範囲は、本明細書で説明したプロセス、マシン、製造、組成物、手段、方法、およびステップの特定の実施形態に限定することを意図していない。当業者であれば本開示から容易に認識するように、現存する、あるいは今後開発される、本明細書で説明した対応する実施形態と実質的に同じ機能を実行する、または実質的に同じ結果を達成する、プロセス、マシン、製造、組成物、手段、方法、またはステップも、本開示に従って利用することができる。したがって、添付の特許請求の範囲は、その範囲内に、そのようなプロセス、マシン、製造、組成物、手段、方法、またはステップを含むことを意図している。
１００ ワイヤレス通信システム
１２０ リモートユニット
１３０ リモートユニット
１５０ リモートユニット
１４０ 基地局
１２５Ａ ＩＣデバイス
１２５Ｂ ＩＣデバイス
１２５Ｃ ＩＣデバイス
１８０ 順方向リンク信号
１９０ 逆方向リンク信号
２００ 設計ワークステーション
２０１ ハードディスク
２０３ ドライブ装置
２０４ 記憶媒体
２１０ 回路／回路設計
２１２ 半導体部品
９１０ ウエハ
９１１ パッケージング接続部
９１２ シリコン貫通ビア
９１５ ウエハ
９２１ 第１の層ダイ
９２２ 第１の層ダイ
９２６ 基板パネル
９２７ インターコネクト
９３１ モールド化合物
９４１ 分離層
９４６ 金属接続部
９５１ マイクロバンプ
９５２ 第２の層ダイ
９５３ 第２の層ダイ
９６１ モールド化合物

Claims (15)

  1. 半導体製造方法であって、
    第１のダイを形成したウエハを裏面研削するステップと、
    前記第１のダイを基板パネルに取り付ける前に、ウエハを前記第１のダイにダイシングするステップと、
    前記第１のダイを前記基板パネルに取り付けるステップと、
    前記第１のダイを前記基板パネルに取り付けた後に、前記第１のダイおよび前記基板パネルにモールド化合物を適用するステップと、
    前記モールド化合物を適用した後に、前記第１のダイおよび前記モールド化合物を薄くするステップと
    を含む方法。
  2. 前記第１のダイを薄くするステップが、少なくとも１つのシリコン貫通ビアを露出させる、請求項１に記載の方法。
  3. 薄くするステップの後に、
    分離層を前記第１のダイに堆積させるステップと、
    パッケージング接続部を前記第１のダイに堆積させるステップと
    をさらに含む請求項２に記載の方法。
  4. 前記パッケージング接続部を、前記第１のダイの前記少なくとも１つのシリコン貫通ビアに結合するステップをさらに含む請求項３に記載の方法。
  5. 第２のダイを前記パッケージング接続部に取り付けるステップをさらに含む請求項４に記載の方法。
  6. 前記第２のダイに第２のモールド化合物を適用するステップをさらに含む請求項５に記載の方法。
  7. 前記第１のダイを、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニット、およびコンピュータからなる群から選択されるデバイスの中に組み込むステップをさらに含む請求項１に記載の方法。
  8. 前記モールド化合物を適用するステップが、エポキシベースのモールドを適用するステップを含む、請求項１に記載の方法。
  9. 前記モールド化合物を適用するステップが、モールドチェースをモールド化合物で満たすステップと、前記モールドチェースを前記第１のダイに適用するステップとを含む、請求項１に記載の方法。
  10. 半導体製造方法であって、
    ウエハを裏面研削するステップと、
    前記ウエハを第１のダイにダイシングするステップと、
    前記第１のダイを基板パネルに取り付けるステップと、
    前記第１のダイおよび前記基板パネルに第１のモールド化合物を適用するステップと、
    前記第１のダイおよび前記第１のモールド化合物を裏面研削するステップと、
    分離層を前記第１のダイに堆積させるステップと、
    前記分離層に第１のダイのシリコン貫通ビアに結合するパッケージング接続部を形成するステップと、
    第２のダイを前記パッケージング接続部に取り付けて前記第２のダイを前記第１のダイに取り付けるステップと、
    前記第１のダイおよび前記第２のダイに第２のモールド化合物を適用するステップと
    を含む方法。
  11. 基板と、
    シリコン貫通ビアと、第１の表面と、第１の表面の反対側の第２の表面とを有し、第１の表面が前記基板によって支持される、第１のダイと、
    前記基板と前記第１のダイとの間の通信を容易にするためにシリコン貫通ビアに結合された、前記基板と前記第１のダイとの間のパッケージング接続部と、
    前記第１のダイを部分的に取り囲み、第１のモールド化合物の側壁が前記基板の側壁と同一平面上にある、前記基板と前記第１のダイとの間の第１のモールド化合物と、
    前記第１のダイに結合された第２のダイと、
    前記第２のダイを部分的に取り囲み、第２のモールド化合物の側壁が前記第１のモールド化合物の側壁および分離層の側壁と同一平面上にあり、第２のモールド化合物の表面が前記分離層の第２の表面と隣接する、第２のモールド化合物と、
    前記第１のダイと前記第２のダイとの間に配置されるとともに、第１のモールド化合物によって部分的に支持され、実質的に前記基板の長さに延在する分離層と、
    を含む半導体デバイス。
  12. 前記第１のモールド化合物と同一平面上のバックエンドオブライン層をさらに含む請求項１１に記載の半導体デバイス。
  13. 基板と、
    シリコン貫通ビアと、第１の表面と、第１の表面の反対側の第２の表面とを有し、第１の表面が前記基板によって支持されるダイと、
    前記基板と前記ダイとの間の通信を容易にするためにシリコン貫通ビアに結合された、前記基板と前記ダイとの間のパッケージング接続部と、
    前記基板と前記ダイとの間にあり、前記ダイを部分的に取り囲み、封入手段の側壁が前記基板の側壁と同一平面上にある、ダイを封入するための手段と、
    前記ダイの上に配置されるとともに、封入手段によって部分的に支持され、実質的に前記基板の長さに延在する、ダイを電気的に分離する手段と、
    を含む半導体デバイス。
  14. 前記半導体デバイスが、通信デバイス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、携帯情報端末（ＰＤＡ）、および固定位置データユニットの少なくとも１つに組み込まれる請求項１３に記載の半導体デバイス。
  15. 前記半導体デバイスが、通信デバイス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、携帯情報端末（ＰＤＡ）、および固定位置データユニットの少なくとも１つに組み込まれる請求項１１に記載の半導体デバイス。
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