KR20120018787A - 얇은 반도체들에 대한 패널화된 후면 공정 - Google Patents

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Abstract

반도체 제조 방법은 기판 패널에 제1 다이를 부착하는 단계를 포함한다. 상기 방법은 또한, 기판 패널에 제1 다이를 부착한 후 제1 다이 및 기판 패널에 몰드 컴파운드(mold compound)를 도포하는 단계를 포함한다. 상기 방법은 몰드 컴파운드를 도포한 후 제1 다이 및 몰드 컴파운드를 씨닝(thining)하는 단계를 더 포함한다. 씨닝 이전에 기판 패널에 다이를 부착하는 것은 얇은 반도체들을 처리할 때 캐리어 웨이퍼의 사용을 제거한다.

Description

얇은 반도체들에 대한 패널화된 후면 공정{PANELIZED BACKSIDE PROCESSING FOR THIN SEMICONDUCTORS}
본 발명은 일반적으로는 집적 회로(IC)들에 관한 것이다. 더 구체적으로, 본 발명은 집적 회로들의 제조에 관한 것이다.
반도체 다이들은 기판들 상에 제조된 활성층의 트랜지스터들 및 다른 컴포넌트들의 집합(collection)들을 포함한다. 일반적으로, 이들 기판들은 반도체 물질들이며, 구체적으로, 실리콘이다. 추가적으로, 이들 기판들은 통상적으로, 바람직한 디바이스 동작을 획득하기 위해 필요한 것보다 더 두껍다. 통상적으로, 층들은 반도체 다이들을 형성하기 위해 띠모양으로 되거나(cingulated) 다이싱(dicing)되는 반도체 웨이퍼들 상에 증착된다.
두꺼운 기판들은 트랜지스터 동작 외에 반도체 제조 동안 장점들을 가진다. 웨이퍼들 및/또는 다이들의 제조 동안, 기판은 수십 가지의 공정들, 고온들 및 툴(tool)들 혹은 심지어 제조 사이트(site)들 간의 이동(transfer)들을 견뎌낸다. 이들 이동들 동안, 기판은 파손되어, 시간과 자원들의 손실을 초래할 수 있다. 두꺼운 기판들은 제조 동안 파손될 가능성이 덜하다.
기판 상에 증착된 물질들은 기판과는 상이한 응력(stress)을 가져서 불균형한 응력을 초래할 수 있다. 기판과 증착된 물질들 사이의 응력이 불균형한 경우, 기판은 평형 응력에 도달하기 위해 휘거나 구부러질 수 있다. 두꺼운 기판들은 얇은 기판들보다 더 양호하게 증착된 물질들에 의해 가해지는 응력의 균형을 잡을 수 있다. 제조 동안 얇은 기판들을 사용하는 것의 문제점들은 통상적으로 접착제들에 의해 두꺼운 지지 기판(support substrate)에 얇은 기판을 부착함으로써 해결되었다. 지지 기판은 캐리어 웨이퍼로 지칭된다. 얇은 기판이 파쇄(fracturing)의 위험에 있는 제조 공정의 일부분들이 완료된 후 캐리어 웨이퍼가 분리된다.
캐리어 웨이퍼의 사용은 몇몇 이유들로 바람직하지 않다. 캐리어 웨이퍼는 제조 비용을 추가하지만, 최종 제품에 실제(tangible) 가치를 추가하지 못한다. 추가적으로, 얇은 기판에 캐리어 웨이퍼를 부착하는 접착제들은 반도체 웨이퍼의 얇은 기판 상에 잔류물을 남긴다. 캐리어 웨이퍼가 제조 동안 안정성을 제공함에도 불구하고, 캐리어 웨이퍼로부터 얇은 기판을 릴리즈(release)하는 것은 제조 난제를 나타낸다.
얇은 기판을 사용하여 제조하는 한 가지 예는 적층 IC(stacked IC)들의 구성이다. 적층 IC들은 디바이스 기능을 증가시키고, 다이들을 수직으로 적층함으로써 다이 사이즈(size)를 감소시킨다. 더 좁은 지역 내에 더 많은 오피스 공간이 들어 있는 고층 타워들과 유사하게, 적층 IC들은 동일한 영역을 점유하면서 트랜지스터들 및 다른 컴포넌트들에 대해 더 많은 공간을 제공한다.
적층 IC들에서, 제2 다이는 제1 다이 상에 적층되어 구성이 3차원(3D)들로 확장하도록 한다. 적층 IC들은 훨씬 더 많은 수의 컴포넌트들을 가진 제품들이 작은 폼 팩터(form factor)들에 적합하도록(fit in) 한다. 반도체 다이의 컴포넌트 밀도는 다이 영역에 의해 분할된 다이 내의 컴포넌트들의 수이다. 예를 들어, 동일한 다이 상에 다이를 적층하는 것은 동일한 영역 내의 컴포넌트들의 수를 거의 두 배로 하여 컴포넌트 밀도가 두 배가 되게 한다. 제2 다이가 제1 다이 상에 적층되면, 2개의 다이들은 동일한 패키징(packaging)을 공유하고 패키징을 통해 외부 디바이스들과 통신한다.
통상적으로, 제2 다이는 제1 다이에 위치된 스루 실리콘 비아들에 의해 패키징 및 외부 디바이스들에 결합된다(coupled). 스루 실리콘 비아들은 선택된 제조 기법에 부분적으로 기초하는 종횡비(aspect ratio)에 제한된다. 그 결과, 스루 실리콘 비아가 제1 다이의 전체 높이를 확장할 수 있음을 보장하기 위해 제1 다이의 높이가 제한된다. 스루 실리콘 비아는 패키징 기판으로부터 제2 다이까지 도전 경로를 획득하기 위해 전체 높이를 확장해야 한다. 제1 다이의 높이가 스루 실리콘 비아 제조를 수용하기 위해 감소함에 따라, 제1 다이는 구조적 강도를 유실한다.
적층 IC의 제조는 통상적으로 제1 다이들의 씨닝(thining) 이전에 지지용 캐리어 웨이퍼에 제1 다이를 부착하는 것을 포함한다. 이후, 제1 다이들은 스루 실리콘 비아들의 높이를 수용하기 위해 씨닝된다. 제1 다이들의 웨이퍼는 적층 IC를 패키징하기 위해 씨닝한 이후 캐리어 웨이퍼로부터 릴리즈되어야 한다. 그러나, 일단 캐리어 웨이퍼로부터 릴리즈되면, 제1 다이는 제1 다이들의 기판들과 다이들 내의 임의의 활성층들 사이에 불균형한 응력을 가질 수 있다.
따라서, 캐리어 웨이퍼를 사용하지 않고 얇은 기판들에 대한 위험성을 감소시키는, 얇은 기판들의 반도체 제조에 대한 필요성이 존재한다.
본 발명의 일 양상에 따르면, 반도체 제조 방법은 기판 패널에 제1 다이(die)를 부착하는 단계를 포함한다. 상기 방법은 또한, 기판 패널에 제1 다이를 부착한 후 제1 다이 및 기판 패널에 몰드 컴파운드(mold compound)를 도포(apply)하는 단계를 포함한다. 상기 방법은 몰드 컴파운드를 도포한 후 제1 다이 및 몰드 컴파운드를 씨닝하는 단계를 더 포함한다.
본 발명의 다른 양상에 따르면, 반도체 제조 방법은 웨이퍼를 제1 계층(tier) 다이로 다이싱(dicing)하는 단계를 포함한다. 상기 방법은 또한 기판 패널에 제1계층 다이를 부착하는 단계를 포함한다. 상기 방법은 제1 계층 다이 및 기판 패널에 제1 몰드 컴파운드를 도포하는 단계를 더 포함한다. 상기 방법은 또한 제1 몰드 컴파운드와 제1 계층 다이를 백그라인딩(backgrinding)하는 단계를 포함한다. 상기 방법은 또한 제1 계층 다이에 제2 계층 다이를 부착하는 단계를 포함한다. 상기 방법은 제1 계층 다이 및 제2 계층 다이에 제2 몰드 컴파운드를 도포하는 단계를 더 포함한다.
본 발명의 또 다른 양상에 따르면, 반도체 디바이스는 기판 패널을 포함한다. 상기 디바이스는 또한 기판 패널 상에 부착된 제1 다이를 포함한다. 상기 디바이스는 제1 다이를 부분적으로 둘러싸고 기판 패널과 동일 평면에 있는 몰딩 컴파운드를 더 포함한다.
본 발명의 또 다른 양상에 따르면, 반도체 디바이스는 전자적 처리를 위한 수단을 포함한다. 상기 디바이스는 또한, 전자적 처리를 위한 수단을 제자리에 고정하기 위한 수단을 포함한다. 디바이스는 전자적 처리를 위한 수단 및 고정하기 위한 수단과 동일 평면의 전자적 처리를 위한 수단을 패키징하기 위한 수단을 더 포함한다.
전술 내용은 후속하는 상세한 설명이 더 잘 이해될 수 있게 하기 위해 본 발명의 특징들 및 기술적 장점들을 다소 넓게 개요를 서술하였다. 본 발명의 청구항들의 요지를 형성하는 추가적인 특징들 및 장점들이 하기에 설명될 것이다. 개시된 개념 및 특정 실시예들이 본 발명의 동일한 목적들을 실행하기 위한 다른 구조들을 수정 또는 설계하기 위한 기본서로서 용이하게 이용될 수 있다는 점이 당업자에 의해 이해될 것이다. 또한, 이러한 균등 구성들이 첨부된 청구항들에 설명된 본 발명의 기술로부터 벗어나지 않는다는 점이 당업자에 의해 인지되어야 한다. 본 발명의 구조(organization) 및 동작 방법 둘다에 대하여 본 발명의 특징인 것으로 믿어지는 신규한 특징들은, 추가적인 목적들 및 장점들과 함께, 첨부 도면과 관련하여 고려될 때 후속하는 설명으로부터 더 잘 이해될 것이다. 그러나 도면들 각각이 단지 예시 및 설명의 목적으로만 제공되며, 본 발명의 제한의 정의로서 의도되지 않아야 한다는 점이 명시적으로 이해될 것이다.
본 발명의 더 완전한 이해를 위해, 이제 첨부 도면들과 함께 취해지는 하기의 설명에 대한 참조가 이루어진다.
도 1은 본 발명의 실시예가 유리하게 사용될 수 있는 예시적인 무선 통신 시스템을 도시하는 블록도이다.
도 2는 하기에 개시되는 바와 같은 반도체 컴포넌트의 회로, 레이아웃 및 로직 설계를 위해 사용되는 설계 워크스테이션을 예시하는 블록도이다.
도 3은 적층 IC를 예시하는 블록도이다.
도 4는 인장 응력 하에서의 다이를 예시하는 블록도이다.
도 5는 종래의 적층 IC 제조를 예시하는 흐름도이다.
도 6a-6k는 종래의 적층 IC 제조 공정을 예시하는 블록도들이다.
도 7은 일 실시예에 따라 IC를 제조하기 위한 예시적인 공정을 예시하는 흐름도이다.
도 8은 일 실시예에 따라 적층 IC를 제조하기 위한 예시적인 공정을 예시하는 흐름도이다.
도 9a-9l는 일 실시예에 따라 예시적인 적층 IC 제조 공정을 예시하는 블록도들이다.
도 1은 본 발명의 실시예가 유리하게 사용될 수 있는 예시적인 무선 통신 시스템(100)을 도시하는 블록도이다. 예시의 목적으로, 도 1은 3개의 원격 유닛들(120, 130 및 150) 및 2개의 기지국들(140)을 도시한다. 통상적인 무선 통신 시스템들이 다수의 더 많은 원격 유닛들 및 기지국들을 가질 수 있다는 점이 인지될 것이다. 원격 유닛들(120, 130 및 150)은 여기서 개시된 공정들에 의해 제조되는 회로를 포함하는 IC 디바이스들(125A, 125B 및 125C)을 포함한다. IC를 포함하는 임의의 디바이스가 또한, 개시된 특징들을 가지는 반도체 컴포넌트들, 및/또는 기지국들, 스위칭 디바이스들, 및 네트워크 장비를 포함하는, 여기서 개시된 공정들에 의해 제조되는 컴포넌트들을 포함할 수 있다는 점이 인지될 것이다. 도 1은 기지국(140)으로부터 원격 유닛들(120, 130, 및 150)로의 순방향 링크 신호들(180), 및 원격 유닛들(120, 130, 및 150)로부터 기지국들(140)로의 역방향 링크 신호들(190)을 도시한다.
도 1에서, 원격 유닛(120)은 모바일 전화로서 도시되고, 원격 유닛(130)은 휴대용 컴퓨터로서 도시되고, 원격 유닛(150)은 무선 로컬 루프 시스템 내의 고정된 위치 원격 유닛으로서 도시된다. 예를 들어, 원격 유닛들은, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 개인 휴대용 정보 단말(PDA), 고정된 위치 데이터 유닛 및 컴퓨터와 같은 디바이스일 수 있다. 도 1이 본 발명의 교시들에 따른 원격 유닛들을 예시하지만, 본 발명은 이들 예시적인 예시된 유닛들에 제한되지 않는다. 본 발명은, 하기에 설명된 바와 같이, 반도체 컴포넌트들을 포함하는 임의의 디바이스에서 적절하게 사용될 수 있다.
도 2는 하기에 개시된 반도체 컴포넌트의 회로, 레이아웃 및 로직 설계를 위해 사용되는 설계 워크스테이션을 예시하는 블록도이다. 설계 워크스테이션(200)은 운영 체제 소프트웨어, 지원 파일들, 및 Cadence 또는 OrCAD와 같은 설계 소프트웨어를 포함하는 하드 디스크(201)를 포함한다. 또한, 설계 워크스테이션(200)은 웨이퍼 또는 다이와 같은 반도체 컴포넌트(212) 또는 회로(210)의 설계를 용이하게 하기 위한 디스플레이를 포함한다. 저장 매체(204)는 회로 설계(210) 또는 반도체 컴포넌트(212)를 실제로(tangibly) 저장하기 위해 제공된다. 회로 설계(210) 또는 반도체 컴포넌트(212)는 GDSII 또는 GERBER와 같은 파일 포맷으로 저장 매체(204) 상에 저장될 수 있다. 저장 매체(204)는 CD-ROM, DVD, 하드 디스크, 플래시 메모리, 또는 다른 적절한 디바이스일 수 있다. 또한, 설계 워크스테이션(200)은 저장 매체(204)로부터의 입력을 수용(accept)하거나 또는 저장 매체(204)에 출력을 기록하기 위한 드라이브 장치(203)를 포함한다.
저장 매체(204) 상에 레코딩된(recorded) 데이터는 로직 회로 구성들, 포토리소그래피 마스크들에 대한 패턴 데이터, 또는 전자 빔 리소그래피와 같은 직렬 기록 툴(tool)들에 대한 마스크 패턴 데이터를 특정할 수 있다. 데이터는 로직 시뮬레이션들과 연관된 타이밍도들 또는 네트(net) 회로들과 같은 로직 검증 데이터를 더 포함할 수 있다. 저장 매체(204) 상에 데이터를 제공하는 것은 반도체 웨이퍼들을 설계하기 위한 공정들의 수를 감소시킴으로써 반도체 컴포넌트(212) 또는 회로 설계(210)의 설계를 용이하게 한다.
도 3은 적층 IC를 예시하는 블록도이다. 적층 IC(300)는 패키징 기판(310)을 포함한다. 패키징 기판(310)은 볼 그리드 어레이(BGA: ball grid array) 내의 범프(bump)들과 같은 패키징 접속부(322)를 통해 제1 계층 다이(320)에 결합된다. 대안적으로, 핀들 또는 다른 적절한 패키징 접속부들이 사용될 수 있다. 제2 계층 다이(330)는 BGA(ball grid array) 내의 범프들과 같은 패키징 접속부(332)를 통해 제1 계층 다이(320)에 결합된다. 제1 계층 다이(320)는 스루 실리콘 비아들(324)을 포함한다. 스루 실리콘 비아들(324)은 제1 계층 다이(320)의 전체 높이를 확장시키고, 패키징 접속부(332)에 패키징 기판(310)을 결합시켜서, 패키징 기판(310)으로부터 제1 계층 다이(320) 또는 제2 계층 다이(330)로의 통신을 허용한다. 추가 다이들(미도시)이 제2 계층 다이(330)의 최상부에 추가로 적층될 수 있다.
적층 IC(300)과 같은 적층 IC들은 2D IC 상에서 달성될 수 있는 것보다 3D 적층을 통해 더 높은 밀도의 IC들의 제조를 허용한다. 예를 들어, 제2 계층 다이(330)는 메모리 또는 캐시 메모리일 수 있고, 제1 계층 다이(320)는 프로세서 또는 다른 로직 회로일 수 있다. 마이크로프로세서의 다이 영역의 큰 부분은 L2 캐시에 의해 점유된다. 로직 회로 상에 캐시를 적층하는 것은 마이크로프로세서의 다이 사이즈를 감소시킬 수 있다. 대안적으로, 마이크로프로세서로부터 분리된 다이들 상에 위치된 DRAM 컴포넌트들은 마이크로프로세서 상에 적층될 수 있다. 마이크로프로세서 상에 DRAM 컴포넌트들을 적층하는 것은 마더보드(motherboard)에 대한 공간 제약들을 감소시킬 수 있다. 대안적으로, 마이크로프로세서에 더 가깝게 DRAM 컴포넌트들을 위치시키는 것은 레이턴시(latency)를 감소시킬 수 있고, 더 높은 클록 레이트들과 같이, DRAM 컴포넌트들에 대한 대역폭을 증가시키는 방법들의 사용을 허용한다. 적어도 이들 이유들로, 적층 IC들을 사용하여 달성가능한 더 높은 밀도의 컴포넌트들은 향후 IC들의 개발을 지원하도록 기대된다.
제2 계층 다이(330)가 제1 계층 다이(320)에 부착되는 경우, 제1 계층 다이(320)에 가해진 물리적 힘의 결과로서 손상이 발생할 수 있다. 제1 계층 다이(320)의 두께는 이러한 물리적 힘들을 견디기 위한 기계적 강도에 대응한다. 따라서, 제1 계층 다이(320)가 스루 실리콘 비아들(324)을 노출시키도록 씨닝되는 경우, 제2 계층 다이(330)의 부착동안 제1 계층 다이(320)에 대해 손상이 발생할 가능성이 더 크다.
도 4는 인장 응력 하에서의 다이를 예시하는 블록도이다. 다이(400)는 기판(412) 및 활성층(414)을 가진다. 기판(412)은, 예를 들어, 실리콘 또는 다른 반도체 물질들일 수 있다. 활성층(414)은 예를 들어, 트랜지스터들과 같은 컴포넌트들을 포함할 수 있다. 활성층(414)은 또한 컴포넌트들을 외부 디바이스들(미도시)에 결합하기 위한 상호접속부들 및 비아들을 포함할 수 있다. 스루 실리콘 비아들(416)은 기판(412)의 전면(front side)(413)과 기판(412)의 후면(back side)(411) 사이의 결합을 허용하도록 기판(412)에 위치된다. 예를 들어, 다이(400)는 패키징 기판(미도시)에 장착된(mounted) 적층 IC 내의 제1 계층일 수 있다. 이 경우, 스루 실리콘 비아들(416)은 적층 IC의 제2 계층을 패키징 기판에 결합시킬 수 있다.
스루 실리콘 비아들(416)은 예를 들어, 반응성 이온 에칭, 습식 에칭, 또는 레이저 드릴링과 같은 에칭 기법들을 이용하여 형성된다. 스루 실리콘 비아들(416)의 높이는 스루 실리콘 비아들(416)의 폭에 의해, 부분적으로, 제한 및 결정된다. 예를 들어, 에칭 공정은 10:1의 에칭비를 가질 수 있으며, 이는 에칭이 스루 실리콘 비아들(416)의 넓이에 비해 오직 10배만큼 깊게 진행할 수 있음을 나타낸다. 이러한 경우, 1 μm 스루 실리콘 비아는 10 μm 깊이로 에칭될 수 있다. 따라서, 기판(412)의 높이는 스루 실리콘 비아들(416)의 폭 및 선택된 에칭 공정에 의해 허용되는 것보다 더 작아야 한다.
기판(412)의 기계적 강도는 기판(412)의 높이에 비례한다. 따라서, 스루 실리콘 비아들(416)이 전면(413)으로부터 후면(411)까지 확장하도록 하기 위해 기판(412)의 높이를 감소시키는 것은 기판(412)의 기계적 강도를 감소시킨다. 활성층(414)은 기판(412)의 씨닝 동안 고정된 높이로 유지된다. 따라서, 기판(412)은, 기판(412)의 높이와는 무관하게 활성층(414)에 형성된(built up) 동일한 레벨의 응력들을 지지하기 위해 더 적은 강도를 가진다. 활성층(414)에서의 응력들은 활성층(414)을 구성하는 필름(film)들의 수 및 타입에 따라 잔류 압축성(residual compressive) 또는 잔류 인장성(residual tensile)일 수 있다. 기판(412) 상에 순(net) 잔류 압축 응력이 존재하는 경우, 기판(412)은 바깥쪽으로 푸시(push)하려는 경향이 있을 것이며, 전체 어셈블리는 찌푸린(frown) 형상으로 구부러질 것이다. 기판(412) 상에 순 잔류 인장 응력이 존재하는 경우, 기판(412)은 안쪽으로 푸시하려는 경향이 있을 것이며, 전체 어셈블리는 스마일(smile) 형상으로 구부러질 것이다.
또한, 온도는 활성층(414) 및 기판(412)에서의 응력에 영향을 미칠 수 있다. 예를 들어, 온도가 상승함에 따라, 상이한 물질들은 상이한 레이트(rate)들로 팽창할 수 있다. 활성층(414)이 기판(412)보다 더 빠른 레이트로 팽창하는 경우, 기판(412)은 기계적 강도의 결여(lack)로 인해 휘어질 수 있다. 휨은 활성층(414)에서 디바이스들을 손상시킬 수 있거나, 또는 제조시 추후 문제점들을 야기할 수 있다.
또한, 활성층(414) 내의 컴포넌트들은 특정 응력 범위들 내에서 적절하게 기능하도록 설계된다. 예를 들어, 활성층(414) 내의 인장 응력은 nFET 디바이스들에서 캐리어 이동도(mobility)를 개선시킨다.
활성층(414) 내에 형성된 응력에 추가하여, 제조 공정들이 기판(412)의 전면(413)을 손상시킨다. 손상은 반응성 이온 에칭 및 금속 증착과 같은 플라즈마 공정들 동안 기판(412) 상에서의 에너지 입자들의 충돌(impact)에 의해 야기된다. 또한, 손상은 습식 에칭 또는 세정 동안 사용되는 화학물질들에의 노출로 인해 야기될 수 있다. 기판(412)의 전면(413)이 손상되는 경우, 손상된 부분의 응력은 기판(412)의 벌크(bulk)와는 상이하다. 응력에 있어서의 이러한 차이들은 제조시 추가적인 휨 문제들을 초래한다.
도 5는 종래의 적층 IC 제조를 예시하는 흐름도이다. 블록(515)에서, 웨이퍼가 캐리어 웨이퍼에 부착된다. 캐리어 웨이퍼는 제조 동안 웨이퍼에 대한 지지를 제공한다. 블록(520)에서, 웨이퍼는 스루 실리콘 비아를 노출시키도록 씨닝된다(thinned). 블록(525)에서, 웨이퍼가 처리된다. 예시적인 공정들은 활성층들의 증착, 트랜지스터 콘택들의 제작, 및 트랜지스터 상호접속부들의 제작을 포함한다. 웨이퍼가 씨닝되고 활성층들이 증착된 후, 웨이퍼에서의 불균형한 응력으로 인해 휨이 발생할 수 있다. 캐리어 웨이퍼는 씨닝 이후 휨을 방지하기 위한 추가적인 지지를 제공한다. 블록(530)에서, 캐리어 웨이퍼는 웨이퍼로부터 분리된다. 캐리어 웨이퍼의 분리는 접착제를 용해시키고 접착제 잔류물이 있는 웨이퍼를 세정(cleaning)하는 것을 포함한다. 잔류물은 완전히 제거하기 어려우며, 세정은 웨이퍼를 손상시킬 수 있는 매우 강한(harsh) 화학물질들을 사용한다.
블록(535)에서, 웨이퍼는 개별 제1 계층 다이들로 다이싱된다(diced). 블록(540)에서, 제1 계층 다이는 기판 패널에 부착된다. 블록(545)에서, 제2 계층 다이는 제1 계층 다이상에 부착된다. 블록(550)에서, 제1 계층 다이, 제2 계층 다이, 및 기판 패널은 함께 몰딩된다. 추가적인 제조는 볼 그리드와 같은 패키징 접속부들의 부착 및 마킹(marking)을 포함하는 블록(550) 이후에 완료될 수 있다. 종래의 적층 IC 제조는 도 6을 참조하여 하기에 더 상세하게 설명된다.
도 6a-6k는 종래의 적층 IC 제조를 예시하는 블록도들이다. 도 6a는 패키징 접속부(611) 및 스루 실리콘 비아들(612)을 가지는 웨이퍼(610)를 포함한다. 웨이퍼(610)는 도 6b의 캐리어 웨이퍼(616) 상에 부착된다. 캐리어 웨이퍼(616)는 씨닝 및 후속적인 제조 공정들 동안 웨이퍼(610)에 대한 추가적인 지지를 제공한다. 어떠한 지지도 제공되지 않는 경우, 웨이퍼(610)는 도 4를 참조하여 전술된 바와 같이 휠 수 있다. 캐리어 웨이퍼(616)는 최종 제품의 일부분이 아닌 추가적인 물질들 및 자원들을 소모한다. 따라서, 캐리어 웨이퍼(616)는 제조 비용을 추가하지만, 최종 제품에 어떠한 실제 이점도 제공하지 않는다. 부가적으로, 캐리어 웨이퍼(616)는 제조시 추후 제거될 수 있어서, 제조 기간을 추가한다. 캐리어 웨이퍼(616)에의 부착 이후, 웨이퍼(610)는 휘어질 가능성이 감소하여 씨닝될 수 있다.
도 6c를 참조하면, 웨이퍼(610)는 스루 실리콘 비아들(612)을 노출시키도록 씨닝된다. 도 6d에서, 절연층(626)이 웨이퍼(610) 상에 증착된다. 도 6e에서, 절연층(626)이 에칭되고, 절연층(626)의 에칭된 영역들에 도전층(631)이 증착된다. 도 6f에서, 패키징 접속부(636)가 도전층(631)에 결합된다. 도 6g에서, 캐리어 웨이퍼(616)가 분리된다. 이후, 도 6h에서, 웨이퍼(610)는 다이(646) 및 다이(647)와 같은 다수의 다이들로 다이싱된다. 다이들(646, 647) 각각은 도 6i에 도시된 바와 같이 패키징 접속부(611)를 통해 기판 패널(651)에 부착된다. 기판 패널(651)은 또한 상호접속부들(652)을 포함할 수 있다. 도 6j에서, 제2 계층 다이(656)는 다이(646) 상에 부착되고 패키징 접속부(636)를 통해 결합된다. 제2 계층 다이(656)는 다이(646)보다 더 높이 있다. 따라서, 제2 계층 다이(656)가 다이(646) 상에 부착되는 경우, 웨이퍼(621)에 의해 경험되는 큰(high) 힘들을 통해 웨이퍼(621)가 손상될 가능성이 있다. 도 6k에서, 다이(646) 상에 제2 계층 다이(656)를 부착한 후, 제2 계층 다이(656)는 몰드 컴파운드(661)로 캡슐화된다.
웨이퍼가 씨닝되기 전 제조 동안 캐리어 웨이퍼 대신 기판 패널에 웨이퍼를 부착하는 것은 불균형한 응력으로부터 초래되는 웨이퍼의 휨 또는 핸들링 동안의 손상을 방지하기 위한 기계적 지지를 제공한다. 캐리어 웨이퍼와는 달리, 기판 패널은 제품의 일부분이며, 제거되지 않을 것이다. 제조로부터 캐리어 웨이퍼 및 다른 불필요한 물질들, 예를 들어, 접착제들 및 세정 용액들을 제거하는 것은 비용 및 복잡도를 감소시킨다.
도 7은 일 실시예에 따라 IC의 제조를 위한 예시적인 공정을 예시하는 흐름도이다. 블록(720)에서, 웨이퍼는 제1 계층 다이를 형성하기 위해 다이싱된다. 블록(725)에서, 제1 계층 다이는 기판 패널에 부착된다. 기판 패널은 최종 제품들에서 사용되는 큰 두께로 반도체 다이들을 제작하는 것보다 더 낮은 비용으로 반도체 다이들에 대한 지지를 제공한다. 일 실시예에서, 웨이퍼는 기판 패널들의 부착 이전에 씨닝된다. 블록(730)에서, 제1 계층 다이 및 기판 패널은 몰드 컴파운드로 캡슐화된다. 몰드 컴파운드는 지지 및 보호를 제공하기 위해 전자 부분들 및 어셈블리들에 도포된다. 몰드 컴파운드들은 에폭시 수지, 필러(filler) 및 첨가제를 포함하는 화합물들이다. 필러 및 첨가제는, 예를 들어, 열 팽창 계수를 조정하기 위해 추가된다. 블록(735)에서, 제1 계층 다이가 씨닝된다. 이는 추가 공정을 위해 웨이퍼를 준비하는 것일 수 있다. 예를 들어, 적층 IC에서, 씨닝은 적어도 하나의 스루 실리콘 비아를 노출시킨다. 블록(740)에서, 패키징 접속부들의 증착을 포함한 추가적인 제조 공정이 제1 계층 다이 상에서 완료된다.
단일 계층 IC가 요구되는 경우, 제조 흐름도(700)는 블록(740) 이후 종료할 수 있다. 대안적으로, 추가 제조 공정은 하기에 설명된 바와 같이 제1 계층 다이 상에 제2 계층 다이 또는 추가 다이들을 적층하기 위해 사용될 수 있다. 단일 계층 IC들은 스루 실리콘 비아들을 포함할 수 있거나 포함하지 않을 수 있다.
블록(745)에서, 제2 계층 다이는 제1 계층 다이 상에 부착된다. 블록(750)에서, 제2 계층 다이, 제1 계층 다이, 및 기판 패널은 몰드 컴파운드로 캡슐화된다. 적층 IC들을 제조하기 위한 예시적인 공정에 대한 특정 실시예의 세부사항들이 도 8을 참조하여 하기에 제시될 것이다.
도 8은 일 실시예에 따른 적층 IC의 예시적인 제조를 예시하는 흐름도이다. 블록(815)에서, 웨이퍼는, 예를 들어, 백그라인딩 또는 에칭에 의해 선택적으로 씨닝될 수 있다. 기판 패널에 부착하기 전에 씨닝하는 것은 몰드 컴파운드의 균일한 백그라인딩을 지원한다. 일 실시예에 따라, 웨이퍼는 대략 100 μm로 씨닝된다. 적층 IC 제조 이전에, 웨이퍼는 50 - 300 μm일 수 있다. 블록(820)에서, 웨이퍼는 제1 계층 다이들로 다이싱된다. 다이싱은, 예를 들어, 다이아몬드 스크라이브(scribe)로 스크라이빙(scribing)하는 것, 다이아몬드 톱(saw)으로 톱질(sawing)하는 것, 또는 레이저로 절단하는 것에 의해 달성될 수 있다.
블록(825)에서, 제1 계층 다이들이 기판 패널에 부착된다. 기판 패널은, 예를 들어, 섬유 강화 수지, 유기 필름, 또는 반도체일 수 있다. 기판 패널은 최종 적층 IC 제품의 일부분이다. 따라서, 기판 패널은 제조 시 추후 제거되지 않고 제1 계층 다이들에 대한 지지를 제공한다.
블록(830)에서, 제1 계층 다이들 및 기판 패널은 몰드 컴파운드로 캡슐화된다. 몰드 컴파운드는 기판 패널에 의해 제공되는 지지 뿐만 아니라 제1 계층 다이에 대한 추가적인 지지를 제공한다. 블록(835)에서, 추가적인 백그라인딩은 스루 실리콘 비아를 노출시키기 위해 제1 계층 다이를 씨닝한다. 추가적인 백그라인딩 이후, 제1 계층 다이는, 일 실시예에 따라, 50 μm 미만의 높이일 수 있다. 실리콘 리세스(recess) 에칭은 제1 계층 다이를 추가로 씨닝하기 위해 사용될 수 있다.
블록(840)에서, 절연층이 제1 계층 다이 상에 증착된다. 절연층은, 예를 들어, 실리콘 질화물, 실리콘 산화물, 또는 폴리머일 수 있다. 블록(845)에서, 절연층이 패터닝되고, 도전층이 에칭된 영역들에 증착된다. 절연층의 패터닝은, 예를 들어, 포토레지스트 물질을 증착시키고, 포토리소그래피 툴에서 마스크를 통해 포토레지스트를 노출시키고, 절연층을 에칭시키고, 포토레지스트 물질을 제거함으로써 달성될 수 있다. 절연층의 에칭된 영역들에 증착된 금속층은, 예를 들어, 제1 계층 다이 내의 스루 실리콘 비아들에 결합될 수 있다. 도전층은 구리, 알루미늄, 또는 구리, 알루미늄 및 다른 원소들의 합금일 수 있다.
블록(850)에서, 마이크로범프들이 제1 계층 다이 상에 증착된다. 마이크로범프들의 증착은, 예를 들어, 시딩(seeding), UBM(under bump metallurgy)의 수행, 패터닝, 및 금속들의 플레이팅(plating)에 의해 달성될 수 있다. 마이크로범프들은 제2 계층 다이에 결합하기 위해 사용될 수 있다. 블록(855)에서, 제2 계층 다이가 제1 계층 다이 상에 부착되고 마이크로범프들을 통해 결합된다. 제2 계층 다이는 제1 계층 다이와 동일한 타입의 다이일 수 있거나 또는 일 실시예에서 상보적 다이일 수 있다. 예를 들어, 제2 계층 다이의 메모리 디바이스는 제1 계층 다이의 로직 유닛을 보충할 수 있다. 블록(860)에서, 제1 계층 다이, 제2 계층 다이 및 기판 패널은 몰드 컴파운드로 캡슐화된다.
도 9a-9l은 일 실시예에 따른 예시적인 적층 IC 제조 공정을 예시하는 블록도들이다. 웨이퍼(910)는 패키징 접속부(911) 및 스루 실리콘 비아들(912)을 포함한다. 일 예에서, 웨이퍼(910)는 50-300 μm의 두께를 가진다. 웨이퍼(910)는 도 9b의 웨이퍼(915)를 형성하기 위해 백그라인딩을 통해 씨닝된다. 일 예에서, 웨이퍼(915)는 100 μm의 두께일 수 있다. 웨이퍼(915)는 도 9c의 제1 계층 다이(921) 및 제1 계층 다이(922)를 형성하기 위해 다이싱된다.
도 9d에서, 제1 계층 다이들(921, 922)은 상호접속부들(927)을 가지는 기판 패널(926)에 부착된다. 일 실시예에 따르면, 기판 패널(926)은, 예를 들어, 섬유 강화 수지 또는 유기 필름일 수 있다. 기판 패널(926)은 최종 제품들에서 사용되는 큰 두께들로 반도체 웨이퍼들을 제작하는 것보다 더 낮은 비용으로 반도체 웨이퍼들에 대한 지지를 제공한다.
도 9e에서, 몰드 컴파운드(931)는 기판 패널(926) 상에 제1 계층 다이들(921, 922)을 고정(fix)시키기 위해 제1 계층 다이들(921, 922) 주위에 배치된다. 일 실시예에서, 몰드 컴파운드(931)는 체이스(chase)에 몰드 컴파운드를 위치시키고 이후 제1 계층 다이들(921, 922) 주위에 몰드 컴파운드를 증착시킴으로써 형성된다. 제조 비용을 감소시키기 위해, 최소량의 몰드 컴파운드가 제1 계층 다이들(921, 922)을 커버(cover)한다. 제1 계층 다이들(921, 922)에 도포된 여분의 몰드 컴파운드는 백그라인딩을 통해 제거되어야 한다.
도 9f에서, 제1 계층 다이들(921, 922) 및 몰드 컴파운드(931)는 스루 실리콘 비아들(912)을 노출시키기 위해 백그라인딩 또는 리세스 에칭을 통해 씨닝된다. 일 예에서, 그 두께는 50 μm 미만이다. 도 9g에서, 절연층(941)이 제1 계층 다이들(921, 922) 상에 증착된다. 도 9h에서, 절연층(941)이 리소그래피 및 에칭을 사용하여 패터닝되고, 금속 접속부들(946)이 에칭된 영역들에 증착된다. 절연층(941) 및 다른 BEOL(back end of line) 층들(미도시)은, 임의의 BEOL 공정을 수행하기 전에 몰드 컴파운드(931)를 도포한 결과로서 기판 패널(926)과 동일 평면에 있다(co-planar).
도 9i에서, 마이크로범프들(951) 또는 다른 패키징 접속부들이 증착된다. 도 9j에서, 제2 계층 다이(952)가 제1 계층 다이(921) 상에 부착되고, 제2 계층 다이(953)가 제1 계층 다이(922) 상에 부착된다. 도 9k에서, 몰드 컴파운드(961)는 제2 계층 다이들(952, 953)을 고정시키기 위해 제2 계층 다이들(952, 953) 상에 위치된다.
몰드 컴파운드(961)가 세팅된 후, 제2 계층 다이들(952, 953)은 개별 적층 IC들로 싱귤레이트(singulate)될 수 있다. 도 9l은 웨이퍼로부터 싱귤레이팅된 적층 IC를 예시하는 블록도이다.
전술된 도면들은 몇몇 공정들을 예시하며, 반드시 실제대로 도시되어 있지 않다. 전술된 공정들은 임의의 사이즈의 디바이스의 제조에 적용될 수 있다.
제조 동안 웨이퍼에 대한 지지로서 기판 패널을 이용하는 다이들의 예시적인 제조는 얇은 웨이퍼 휨 및 핸들링 위험성들을 감소시킨다. 또한, 예시적인 제조는 캐리어 웨이퍼들 및 상기 캐리어 웨이퍼들을 부착하기 위해 사용되는 연관된 접착제들의 사용을 제거한다. 상기 제조는, 얇은 다이상에 두꺼운 다이를 부착하는 것과 연관된 제2 계층 또는 추가 계층들의 부착과 연관된 위험성들을 추가로 감소시킨다. 예시적인 제조 공정은 적층 IC들에 적용될 수 있다. 전술된 바와 같이, 제조 공정은 기존의 제조 기법들을 레버리지(leverage)하여 2D IC들에서 3D IC들로의 용이한 전이를 허용한다.
용어 "스루 실리콘 비아"가 단어 실리콘을 포함하지만, 스루 실리콘 비아가 반드시 실리콘으로 구성되지는 않는다는 점에 유의한다. 오히려, 물질은 임의의 디바이스 기판 물질일 수 있다.
본 발명 및 그 장점들이 상세하게 설명되었지만, 첨부된 청구항들에 의해 정의된 본 발명의 기술에서 벗어남이 없이 다양한 변경들, 대체들 및 변형들이 여기서 이루어질 수 있다는 점이 인식되어야 한다. 또한, 본 출원의 범위는 본 명세서에 설명된 공정, 기계, 제조, 물질 구성, 수단, 방법들 및 단계들의 특정 실시예들에 제한되는 것으로 의도되지 않는다. 당업자가 본 개시내용으로부터 용이하게 이해하는 바와 같이, 여기서 설명된 대응하는 실시예들과 실질적으로 동일한 결과를 달성하거나 실질적으로 동일한 기능을 수행하는, 현재 존재하거나 추후 개발될, 공정들, 기계들, 제조, 물질 구성들, 수단, 방법들 또는 단계들이 본 발명에 따라 이용될 수 있다. 따라서, 첨부된 청구항들은 이러한 공정들, 기계들, 제조, 물질 구성들, 수단, 방법들 또는 단계들을 그 범위 내에 포함하도록 의도된다.

Claims (18)

  1. 반도체 제조 방법으로서,
    기판 패널에 제1 다이(die)를 부착하는 단계;
    상기 기판 패널에 상기 제1 다이를 부착한 후 상기 제1 다이 및 상기 기판 패널에 몰드 컴파운드(mold compound)를 도포(apply)하는 단계; 및
    상기 몰드 컴파운드를 도포한 후 상기 제1 다이 및 상기 몰드 컴파운드를 씨닝(thining)하는 단계를 포함하는, 반도체 제조 방법.
  2. 제1항에 있어서,
    상기 기판 패널에 상기 제1 다이를 부착하기 전에 상기 제1 다이를 씨닝하는 단계를 더 포함하는, 반도체 제조 방법.
  3. 제1항에 있어서,
    상기 제1 다이를 씨닝하는 단계는 적어도 하나의 스루(through) 실리콘 비아를 노출시키는, 반도체 제조 방법.
  4. 제3항에 있어서,
    씨닝 이후에,
    상기 제1 다이 상에 절연층을 증착시키는 단계;
    상기 절연층에서 상호접속부(interconnect)들을 패터닝하는 단계; 및
    상기 제1 다이 상에 패키징 접속부를 증착시키는 단계를 더 포함하는, 반도체 제조 방법.
  5. 제4항에 있어서,
    상기 제1 다이의 상기 적어도 하나의 스루 실리콘 비아에 상기 패키징 접속부를 결합하는 단계를 더 포함하는, 반도체 제조 방법.
  6. 제5항에 있어서,
    상기 패키징 접속부에 제2 다이를 부착하는 단계를 더 포함하는, 반도체 제조 방법.
  7. 제6항에 있어서,
    상기 제2 다이에 제2 몰드 컴파운드를 도포하는 단계를 더 포함하는, 반도체 제조 방법.
  8. 제1항에 있어서,
    상기 기판 패널에 상기 제1 다이를 부착하기 전에 웨이퍼를 상기 제1 다이로 다이싱(dicing)하는 단계를 더 포함하는, 반도체 제조 방법.
  9. 제1항에 있어서,
    음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 개인 디지털 정보 단말(PDA), 고정 위치 데이터 유닛 및 컴퓨터로 구성된 그룹으로부터 선택된 디바이스에 상기 제1 다이를 통합시키는 단계를 더 포함하는, 반도체 제조 방법.
  10. 제1항에 있어서,
    상기 몰드 컴파운드를 도포하는 단계는 에폭시-기반 몰드를 도포하는 단계를 포함하는, 반도체 제조 방법.
  11. 제1항에 있어서,
    상기 몰드 컴파운드를 도포하는 단계는 몰드 체이스(mold chase)를 몰드 컴파운드로 채우고 상기 몰드 체이스를 상기 제1 다이에 도포하는 단계를 포함하는, 반도체 제조 방법.
  12. 반도체 제조 방법으로서,
    웨이퍼를 제1 계층(tier) 다이로 다이싱하는 단계;
    기판 패널에 상기 제1 계층 다이를 부착하는 단계;
    상기 제1 계층 다이 및 상기 기판 패널에 제1 몰드 컴파운드를 도포하는 단계;
    상기 제1 몰드 컴파운드와 상기 제1 계층 다이를 백그라인딩(backgrinding)하는 단계;
    상기 제1 계층 다이에 제2 계층 다이를 부착하는 단계; 및
    상기 제1 계층 다이 및 상기 제2 계층 다이에 제2 몰드 컴파운드를 도포하는 단계를 포함하는, 반도체 제조 방법.
  13. 제12항에 있어서,
    상기 웨이퍼를 다이싱하기 전에 상기 웨이퍼를 백그라인딩하는 단계를 더 포함하는, 반도체 제조 방법.
  14. 반도체 디바이스로서,
    기판 패널;
    상기 기판 패널 상에 부착된 제1 다이; 및
    상기 제1 다이를 부분적으로 둘러싸고 상기 기판 패널과 동일평면에 있는 몰드 컴파운드를 포함하는, 반도체 디바이스.
  15. 제14항에 있어서,
    상기 제1 다이에 결합된 제2 다이를 더 포함하는, 반도체 디바이스.
  16. 제15항에 있어서,
    상기 제2 다이를 부분적으로 둘러싸는 제2 몰드 컴파운드를 더 포함하는, 반도체 디바이스.
  17. 제14항에 있어서,
    상기 제1 다이 및 상기 몰드 컴파운드와 동일 평면의 증착된 층들을 더 포함하는, 반도체 디바이스.
  18. 반도체 디바이스로서,
    집적 회로 다이;
    전자적 처리를 위한 수단을 제자리에(in place) 고정하기 위한 수단; 및
    상기 전자적 처리를 위한 수단 및 상기 고정하기 위한 수단과 동일 평면의 전자적 처리를 위한 수단을 패키징하기 위한 수단을 포함하는, 반도체 디바이스.
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