ES2900265T3 - Procesamiento trasero panelizado para semiconductores delgados - Google Patents

Procesamiento trasero panelizado para semiconductores delgados Download PDF

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wafer
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Abstract

Un dispositivo semiconductor, que comprende: un panel de sustrato (926) que tiene interconexiones (927); un primer molde (921, 922) y un segundo molde (952, 953) acoplado a través de conexiones de empaquetado (951) al primer molde; comprendiendo el primer molde una primera superficie y una segunda superficie opuesta a la primera superficie, soportándose la primera superficie por el sustrato, el primer molde que comprende además vías de silicio pasantes (912) que se extienden desde la primera superficie del primer molde hasta la segunda superficie del primer molde; una conexión de empaquetado (911) entre el panel de sustrato y el primer molde, la conexión de empaquetado acoplada a las vías de silicio pasantes para facilitar la comunicación entre el sustrato y el primer molde; un primer compuesto de moldeo (931) entre el panel de sustrato y el primer molde, el primer compuesto de moldeo que rodea parcialmente el primer molde y se dispone para fijar el primer molde (921, 922) sobre el panel de sustrato (926), una pared lateral del primer compuesto de moldeo que se nivela con una pared lateral del panel de sustrato; una capa de aislamiento (941) depositada sobre la segunda superficie del primer molde y soportada en parte por el primer compuesto de moldeo; en el que la capa de aislamiento y las capas de final de línea son coplanares con el panel de sustrato; conexiones metálicas depositadas en regiones grabadas de dicha capa de aislamiento; un segundo compuesto de moldeo (961) que rodea parcialmente el segundo molde para fijarlo; en el que una pared lateral del segundo compuesto de moldeo se nivela con la pared lateral del primer compuesto de moldeo y una pared lateral de la capa de aislamiento, y una superficie del segundo compuesto de moldeo es adyacente a una segunda superficie de la capa de aislamiento.

Description

DESCRIPCIÓN
Procesamiento trasero panelizado para semiconductores delgados
Campo técnico
La presente invención se refiere en general a circuitos integrados (CI). Más específicamente, la presente invención se refiere a la fabricación de circuitos integrados.
Antecedentes
Los moldes semiconductores incluyen colecciones de transistores y otros componentes en una capa activa fabricada sobre sustratos. Habitualmente, estos sustratos son materiales semiconductores y, en particular, silicio. Además, estos sustratos son convencionalmente más gruesos de lo necesario para obtener el comportamiento deseable del dispositivo. Convencionalmente, las capas se depositan sobre obleas semiconductoras que se cingulan o se cortan en cubitos para formar moldes semiconductores.
Los sustratos gruesos tienen ventajas durante la fabricación de semiconductores fuera del comportamiento del transistor. Durante la fabricación de obleas y/o moldes, un sustrato soporta docenas de procesos, altas temperaturas y transferencias entre herramientas o incluso sitios de fabricación. Durante estas transferencias, el sustrato puede romperse, lo que da como resultado una pérdida de tiempo y recursos. Es menos probable que los sustratos gruesos se rompan durante la fabricación.
Los materiales depositados sobre el sustrato pueden tener una tensión diferente a la del sustrato, lo que da como resultado una tensión desequilibrada. Cuando la tensión entre el sustrato y los materiales depositados se desequilibra, el sustrato puede deformarse o doblarse para alcanzar una tensión de equilibrio. Los sustratos gruesos son capaces de contrarrestar la tensión impuesta por los materiales depositados mejor que los sustratos delgados. Los problemas con el uso de sustratos delgados durante la fabricación se han resuelto convencionalmente al unir el sustrato delgado a un sustrato de soporte grueso mediante adhesivos. El sustrato de soporte se denomina oblea portadora. La oblea portadora se separa después de completar las partes del procedimiento de fabricación durante las cuales el sustrato delgado corre el riesgo de fracturarse.
El uso de una oblea portadora no es deseable por varias razones. La oblea portadora agrega costos a la fabricación, pero no agrega valor tangible al producto final. Además, los adhesivos que unen la oblea portadora al sustrato delgado dejan residuos en el sustrato delgado de la oblea semiconductora. Aunque la oblea portadora proporciona estabilidad durante la fabricación, liberar el sustrato delgado de la oblea portadora representa un desafío de fabricación.
Un ejemplo de fabricación con un sustrato delgado es la construcción de circuitos integrados apilados. Los circuitos integrados apilados aumentan la funcionalidad del dispositivo y reducen el tamaño del molde al apilar los moldes verticalmente. Al igual que las torres de gran altura que se adaptan a más espacio de oficinas en un área de tierra más pequeña, los circuitos integrados apilados ofrecen más espacio para transistores y otros componentes mientras ocupan la misma área.
En los circuitos integrados apilados, se apila un segundo molde en un primer molde, lo que permite que la construcción se expanda en tres dimensiones (3D). Los circuitos integrados apilados permiten que los productos con una mayor cantidad de componentes se adapten a factores de forma pequeños. La densidad de los componentes de un molde semiconductor es el número de componentes del molde dividido por el área del molde. Por ejemplo, apilar un molde en un molde idéntico da como resultado aproximadamente el doble del número de componentes en la misma área para duplicar la densidad de los componentes. Cuando se apila un segundo molde en un primer molde, los dos moldes comparten el mismo empaquetado y se comunican con dispositivos externos a través del empaquetado.
Convencionalmente, el segundo molde se acopla a dispositivos externos y de empaquetado mediante vías de silicio pasantes que se ubican en el primer molde. Las vías de silicio pasantes se limitan en relación de aspecto, en parte, en base a la técnica de fabricación seleccionada. Como resultado, la altura del primer molde se limita para garantizar que la vía de silicio pasante pueda extenderse por toda la altura del primer molde. La vía de silicio pasante debe extenderse por toda la altura para obtener una trayectoria conductora desde un sustrato de empaquetado hasta el segundo molde. A medida que la altura del primer molde disminuye para acomodar la fabricación de la vía de silicio pasante, el primer molde pierde resistencia estructural.
La fabricación de un CI apilado incluye convencionalmente unir un primer molde a una oblea portadora como soporte antes de adelgazar los primeros moldes. A continuación, se adelgazan los primeros moldes para adaptarse a la altura de las vías de silicio pasantes. La oblea de los primeros moldes debe liberarse de la oblea portadora después de adelgazar para empaquetar el CI apilado. Sin embargo, una vez que se libera de la oblea portadora, el primer molde puede tener una tensión desequilibrada entre los sustratos de los primeros moldes y cualquier capa activa en los moldes.
Por tanto, existe la necesidad de fabricar semiconductores de sustratos delgados que reduzcan el riesgo para los sustratos delgados sin utilizar una oblea portadora.
El documento US 2007/126085 A1 divulga un dispositivo semiconductor que incluye un miembro de interconexión, un primer chip semiconductor, un segundo chip semiconductor, una capa de resina, una capa aislante inorgánica y un electrodo pasante. El primer chip semiconductor se monta boca abajo en el miembro de interconexión. La capa de resina cubre la superficie lateral del primer chip semiconductor. Esta capa aislante inorgánica está en contacto con la superficie trasera del primer chip semiconductor y cubre directamente la superficie trasera. Además, la capa aislante inorgánica se extiende sobre la capa de resina. El electrodo pasante penetra la capa aislante inorgánica y el sustrato semiconductor del primer chip semiconductor. El segundo chip semiconductor se monta boca abajo sobre la capa aislante inorgánica que cubre la superficie trasera del primer chip semiconductor en la capa superior.
El documento US 2004/115867 A1 divulga un dispositivo semiconductor de estructura chip sobre chip que tiene un chip semiconductor de soporte, un primer y segundo bloque de chips que se soportan y conectan en una superficie del chip semiconductor de soporte y un aislante dispuesto entre el primer y segundo bloque de chips. Cada uno del primer y segundo bloque de chips incluye uno o una pluralidad de chips semiconductores que tienen una superficie activa casi paralela a la única superficie del chip semiconductor de soporte. Dentro del aislante, un cableado intranivel se dispone en un plano de cableado como un plano que incluye una superficie inactiva o activa de cualquiera de los chips semiconductores que estructuran el primer o segundo bloque de chips.
La solicitud de patente KR 2008-0068334 A se refiere a un empaquetado de pila de chips y un procedimiento de fabricación que lamina chips semiconductores en tres dimensiones.
La patente US 6010392 se describe un dispositivo para sujetar un molde semiconductor contra un medio abrasivo con el fin de adelgazar el molde.
Breve sumario
La invención se refiere a un dispositivo semiconductor como se define en las reivindicaciones adjuntas.
Breve descripción de los dibujos
Para una comprensión más completa de la presente divulgación, se hace ahora referencia a la siguiente descripción tomada junto con los dibujos adjuntos.
La Figura 1 es un diagrama de bloques que muestra un sistema de comunicación inalámbrica ilustrativo en el que puede emplearse ventajosamente una realización de la divulgación.
La Figura 2 es un diagrama de bloques que ilustra una estación de trabajo de diseño que se usa para el diseño de circuitos, distribución y lógica de un componente semiconductor como se divulga a continuación.
La Figura 3 es un diagrama de bloques que ilustra un CI apilado.
La Figura 4 es un diagrama de bloques que ilustra un molde sometido a tensión de tracción.
La Figura 5 es un diagrama de flujo que ilustra la fabricación de circuitos integrados apilados convencionales.
Las Figuras 6A-6K son diagramas de bloques que ilustran un procedimiento de fabricación de circuitos integrados apilados convencionales.
La Figura 7 es un diagrama de flujo que ilustra un procedimiento ilustrativo para fabricar un CI de acuerdo con una realización.
La Figura 8 es un diagrama de flujo que ilustra un procedimiento ilustrativo para fabricar un CI apilado de acuerdo con una realización.
Las Figuras 9A-9L son diagramas de bloques que ilustran un procedimiento ilustrativo de fabricación de circuitos integrados apilados de acuerdo con una realización.
Descripción detallada
La Figura 1 es un diagrama de bloques que muestra un sistema de comunicación inalámbrica 100 ilustrativo en el que puede emplearse ventajosamente una realización de la divulgación. Con fines ilustrativos, la Figura 1 muestra tres unidades remotas 120, 130 y 150 y dos estaciones base 140. Se reconocerá que los sistemas de comunicación inalámbrica típicos pueden tener muchas más unidades remotas y estaciones base. Las unidades remotas 120, 130 y 150 incluyen dispositivos de IC 125A, 125B y 125C, que incluyen circuitos fabricados mediante los procedimientos divulgados aquí. Se reconocerá que cualquier dispositivo que contenga un IC también puede incluir componentes semiconductores que tengan las características divulgadas y/o componentes fabricados mediante los procedimientos divulgados aquí, lo que incluye las estaciones base, los dispositivos de conmutación y el equipo de red. La Figura 1 muestra señales de enlace directo 180 desde la estación base 140 a las unidades remotas 120, 130 y 150 y señales de enlace inverso 190 desde las unidades remotas 120, 130 y 150 a las estaciones base 140.
En la Figura 1, la unidad remota 120 se muestra como un teléfono móvil, la unidad remota 130 se muestra como un ordenador portátil y la unidad remota 150 se muestra como una unidad remota de ubicación fija en un sistema de bucle local inalámbrico. Por ejemplo, las unidades remotas pueden ser un dispositivo como un reproductor de música, un reproductor de video, una unidad de entretenimiento, un dispositivo de navegación, un dispositivo de comunicaciones, un asistente digital personal (PDA), una unidad de datos de ubicación fija y un ordenador. Aunque la Figura 1 ilustra las unidades remotas de acuerdo con las enseñanzas de la divulgación, la divulgación no se limita a estas unidades ilustrativas. La divulgación puede emplearse adecuadamente en cualquier dispositivo que incluya componentes semiconductores, como se describe a continuación.
La Figura 2 es un diagrama de bloques que ilustra una estación de trabajo de diseño que se usa para el diseño de circuitos, distribución y lógica de un componente semiconductor como se divulga a continuación. Una estación de trabajo de diseño 200 incluye un disco duro 201 que contiene el software del sistema operativo, archivos de soporte y software de diseño como Cadence u OrCAD. La estación de trabajo de diseño 200 también incluye una pantalla para facilitar el diseño de un circuito 210 o un componente semiconductor 212 tal como una oblea o un molde. Se proporciona un medio de almacenamiento 204 para almacenar tangiblemente el diseño de circuito 210 o el componente semiconductor 212. El diseño de circuito 210 o el componente semiconductor 212 puede almacenarse en el medio de almacenamiento 204 en un formato de archivo tal como GDSII o GERBER. El medio de almacenamiento 204 puede ser un CD-ROM, DVD, disco duro, memoria flash u otro dispositivo apropiado. Además, la estación de trabajo de diseño 200 incluye un aparato de accionamiento 203 para aceptar entradas o escribir salidas en el medio de almacenamiento 204.
Los datos registrados en el medio de almacenamiento 204 pueden especificar configuraciones de circuito lógico, datos de patrón para máscaras de fotolitografía o datos de patrón de máscara para herramientas de escritura en serie tales como litografía por haz de electrones. Los datos pueden incluir además datos de verificación lógica tales como diagramas de tiempo o circuitos de red asociados con simulaciones lógicas. Proporcionar datos en el medio de almacenamiento 204 facilita el diseño del diseño de circuito 210 o el componente semiconductor 212 al disminuir el número de procedimientos para diseñar obleas semiconductoras.
La Figura 3 es un diagrama de bloques que ilustra un CI apilado. Un IC apilado 300 incluye un sustrato de empaquetado 310. El sustrato de empaquetado 310 se acopla a un molde del primer nivel 320 a través de una conexión de empaquetado 322 tal como protuberancias en una matriz de rejilla de bolas. Alternativamente, pueden usarse pasadores u otras conexiones de empaquetado adecuadas. Un molde del segundo nivel 330 se acopla al molde del primer nivel 320 a través de una conexión de empaquetado 332 tal como protuberancias en una matriz de rejilla de bolas. El molde del primer nivel 320 incluye vías de silicio pasantes 324. Las vías de silicio pasantes 324 se extienden por toda la altura del molde del primer nivel 320 y acoplan el sustrato de empaquetado 310 a la conexión de empaquetado 332 para permitir la comunicación desde el sustrato de empaquetado 310 al molde del primer nivel 320 o al molde del segundo nivel 330. Pueden apilarse moldes adicionales (no se muestran) encima del molde del segundo nivel 330.
Los circuitos integrados apilados, como el IC apilado 300, permiten la fabricación de circuitos integrados de mayor densidad a través del apilamiento 3D de lo que podría lograrse en un circuito integrado 2D. Por ejemplo, el molde del segundo nivel 330 puede ser un dispositivo de memoria o caché, y el molde del primer nivel 320 puede ser un procesador u otro circuito lógico. Una gran parte del área del molde de un microprocesador se ocupa por la caché L2. Apilar la caché en los circuitos lógicos puede reducir el tamaño del molde del microprocesador. Alternativamente, los componentes de la DRAM, que se ubican en moldes separados de un microprocesador, pueden apilarse en el microprocesador. Apilar componentes de la DRAM en un microprocesador puede reducir las limitaciones de espacio en una placa base. Además, ubicar los componentes de la DRAM más cerca del microprocesador puede reducir la latencia y permitir el uso de procedimientos que aumentan el ancho de banda de los componentes de la DRAM, como velocidades de reloj más altas. Por al menos estas razones, se espera que las densidades más altas de componentes que se pueden lograr mediante el uso de circuitos integrados apilados respalden el desarrollo de futuros circuitos integrados.
Cuando el molde del segundo nivel 330 se une al molde del primer nivel 320, puede producirse daño como resultado de la fuerza física aplicada sobre el molde del primer nivel 320. El grosor del molde del primer nivel 320 corresponde a su resistencia mecánica para resistir estas fuerzas físicas. Por tanto, cuando el molde del primer nivel 320 se adelgaza para exponer las vías de silicio pasantes 324, es más probable que se produzcan daños en el molde del primer nivel 320 durante la unión del molde del segundo nivel 330.
La Figura 4 es un diagrama de bloques que ilustra un molde sometido a tensión de tracción. Un molde 400 tiene un sustrato 412 y una capa activa 414. El sustrato 412 puede ser, por ejemplo, silicio u otros materiales semiconductores. La capa activa 414 puede incluir componentes tales como, por ejemplo, transistores. La capa activa 414 también puede incluir interconexiones y vías para acoplar los componentes a dispositivos externos (no se muestran). Las vías de silicio pasantes 416 se ubican en el sustrato 412 para permitir el acoplamiento entre un lado delantero 413 del sustrato 412 y un lado trasero 411 del sustrato 412. Por ejemplo, el molde 400 puede ser un primer nivel en un CI apilado que se monta sobre un sustrato de empaquetado (no se muestra). En este caso, las vías de silicio pasantes 416 pueden acoplar un segundo nivel del CI apilado al sustrato de empaquetado.
Las vías de silicio pasantes 416 se forman con técnicas de grabado tales como, por ejemplo, grabado con iones reactivos, grabado en húmedo o perforación con láser. La altura de las vías de silicio pasantes 416 se limita y determina, en parte, por el ancho de las vías de silicio pasantes 416. Por ejemplo, un procedimiento de grabado puede tener una relación de grabado de 10:1, lo que indica que el grabado solo puede proceder diez veces más profundo que las vías de silicio pasantes 416 que son anchas. En este caso, una vía de silicio pasante de 1 pm puede grabarse a 10 pm de profundidad. Por tanto, la altura del sustrato 412 debería ser menor que la permitida por el procedimiento de grabado seleccionado y el ancho de las vías de silicio pasantes 416.
La resistencia mecánica del sustrato 412 es proporcional a la altura del sustrato 412. Por tanto, la reducción de la altura del sustrato 412 para permitir que las vías de silicio pasantes 416 se extiendan desde el lado delantero 413 al lado trasero 411 reduce la resistencia mecánica del sustrato 412. La capa activa 414 permanece a una altura fija durante el adelgazamiento del sustrato 412. Por tanto, el sustrato 412 tiene menos resistencia para soportar el mismo nivel de tensiones acumuladas en la capa activa 414 independientemente de la altura del sustrato 412. Las tensiones en la capa activa 414 pueden ser de compresión residual o de tracción residual en función del número y tipo de películas de las que se compone la capa activa 414. Si hay una tensión de compresión residual neta sobre el sustrato 412, el sustrato 412 tenderá a empujar hacia fuera y todo el conjunto se doblará en forma de ceño fruncido. Si hay una tensión de tracción residual neta sobre el sustrato 412, el sustrato 412 tenderá a empujar hacia dentro y todo el conjunto se doblará en forma de sonrisa.
Además, la temperatura puede afectar la tensión en la capa activa 414 y el sustrato 412. Por ejemplo, a medida que aumenta la temperatura, los diferentes materiales pueden expandirse a diferentes velocidades. Si la capa activa 414 se expande a un ritmo más rápido que el sustrato 412, el sustrato 412 puede deformarse debido a la falta de resistencia mecánica. La deformación puede dañar los dispositivos en la capa activa 414 o causar problemas más adelante en la fabricación.
Además, los componentes de la capa activa 414 se diseñan para funcionar correctamente en rangos de tensión específicos. Por ejemplo, la tensión de tracción en la capa activa 414 mejora la movilidad del portador en dispositivos nFET.
Además de la tensión acumulada en la capa activa 414, los procedimientos de fabricación dañan el lado delantero 413 del sustrato 412. El daño es causado por el impacto de partículas energéticas sobre el sustrato 412 durante procedimientos de plasma tales como grabado con iones reactivos y deposición de metal. El daño también puede deberse a la exposición a productos químicos utilizados durante el grabado en húmedo o la limpieza. Cuando el lado delantero 413 del sustrato 412 se daña, la tensión de la parte dañada es diferente del grueso del sustrato 412. Estas diferencias de tensión conducen a problemas de deformación adicionales en la fabricación.
La Figura 5 es un diagrama de flujo que ilustra la fabricación de circuitos integrados apilados convencionales. En el bloque 515, la oblea se une a una oblea portadora. La oblea portadora proporciona soporte para la oblea durante la fabricación. En el bloque 520, la oblea se adelgaza para exponer una vía de silicio pasante. En el bloque 525, se procesa la oblea. Los procedimientos ilustrativos incluyen la deposición de capas activas, la fabricación de contactos de transistores y la fabricación de interconexiones de transistores. Después de que la oblea se adelgaza y se depositan las capas activas, puede producirse una deformación debido a una tensión desequilibrada en la oblea. La oblea portadora proporciona soporte adicional para evitar deformaciones después del adelgazamiento. En el bloque 530, la oblea portadora se separa de la oblea. Separar la oblea portadora incluye disolver el adhesivo y limpiar la oblea de residuos de adhesivo. El residuo es difícil de eliminar por completo y la limpieza utiliza productos químicos agresivos que pueden dañar la oblea.
En el bloque 535, la oblea se corta en cubitos en moldes del primer nivel individuales. En el bloque 540, el molde del primer nivel se une a un panel de sustrato. En el bloque 545, un molde del segundo nivel se une al molde del primer nivel. En el bloque 550, el molde del primer nivel, el molde del segundo nivel y el panel de sustrato se moldean juntos. La fabricación adicional puede completarse después del bloque 550, lo que incluye el marcado y la unión de conexiones de empaquetado, como una rejilla de bolas. La fabricación de circuitos integrados apilados convencionales se explica con más detalle a continuación con referencia a la Figura 6.
Las Figuras 6A-6K son diagramas de bloques que ilustran la fabricación de circuitos integrados apilados convencionales. La Figura 6A incluye una oblea 610 que tiene vías de silicio pasantes 612 y una conexión de empaquetado 611. La oblea 610 se une a una oblea portadora 616 en la Figura 6B. La oblea portadora 616 proporciona soporte adicional para la oblea 610 durante el adelgazamiento y los procedimientos de fabricación subsiguientes. Si no se proporciona soporte, la oblea 610 puede deformarse como se describió anteriormente con referencia a la Figura 4. La oblea portadora 616 consume materiales y recursos adicionales que no forman parte de un producto final. Por tanto, la oblea portadora 616 aumenta el coste de fabricación, pero no proporciona ningún beneficio tangible en el producto final. Además, la oblea portadora 616 puede eliminarse más adelante en la fabricación, lo que aumenta la duración de la fabricación. Después de la unión a la oblea portadora 616, la oblea 610 puede adelgazarse con una probabilidad disminuida de deformación.
Con referencia a la Figura 6C, la oblea 610 se adelgaza para exponer las vías de silicio pasantes 612. Se deposita una capa de aislamiento 626 sobre la oblea 610 en la Figura 6D. La capa de aislamiento 626 se graba y se deposita una capa conductora 631 en las regiones grabadas de la capa de aislamiento 626 en la Figura 6E. Una conexión de empaquetado 636 se acopla a la capa conductora 631 en la Figura 6F. La oblea portadora 616 se separa en la Figura 6G. A continuación, la oblea 610 se corta en cubitos en múltiples moldes tales como un molde 646 y un molde 647 en la Figura 6H. Cada uno de los moldes 646, 647 se une a un panel de sustrato 651 a través de la conexión de empaquetado 611 como se muestra en la Figura 6I. El panel de sustrato 651 también puede contener interconexiones 652. Un molde del segundo nivel 656 se une al molde 646 y se acopla a través de la conexión de empaquetado 636 en la Figura 6J. El molde del segundo nivel 656 tiene una altura mayor que el molde 646. Por tanto, cuando el molde del segundo nivel 656 se une al molde 646, existe la posibilidad de dañar la oblea 621 debido a las altas fuerzas experimentadas por la oblea 621. Después de la unión del molde del segundo nivel 656 en el molde 646, el molde del segundo nivel 656 se encapsula en un compuesto de moldeo 661 en la Figura 6K.
La unión de una oblea a un panel de sustrato en lugar de una oblea portadora durante la fabricación antes de que la oblea se adelgace proporciona un soporte mecánico para evitar daños durante la manipulación o deformación de la oblea como resultado de una tensión desequilibrada. A diferencia de la oblea portadora, el panel de sustrato es parte de un producto y no se eliminará. La eliminación de la oblea portadora y otros materiales innecesarios, como adhesivos y soluciones de limpieza de la fabricación, reduce el costo y la complejidad.
La Figura 7 es un diagrama de flujo que ilustra un procedimiento ilustrativo para la fabricación de un CI de acuerdo con una realización. En el bloque 720, la oblea se corta en cubitos para formar un molde del primer nivel. En el bloque 725, el molde del primer nivel se une a un panel de sustrato. El panel de sustrato proporciona soporte para moldes semiconductores a un costo menor que la producción de moldes semiconductores de grandes espesores que se utilizan en los productos finales. En una realización, la oblea se adelgaza antes de unirse al panel de sustrato. En el bloque 730, el molde del primer nivel y el panel de sustrato se encapsulan en un compuesto de moldeo. El compuesto de moldeo se aplica a piezas y ensamblajes electrónicos para brindar soporte y protección. Los compuestos de molde pueden ser compuestos que contienen resina epoxi, carga y aditivo. La carga y el aditivo se agregan para ajustar, por ejemplo, el coeficiente térmico de expansión. En el bloque 735, el molde del primer nivel se adelgaza. Esto puede ser para preparar la oblea para su posterior procesamiento. Por ejemplo, en un CI apilado, el adelgazamiento expone al menos una vía de silicio pasante. En el bloque 740, se completa la fabricación adicional en el molde del primer nivel, lo que incluye la deposición de las conexiones de empaquetado.
Si se desea un IC de un solo nivel, el diagrama de flujo de fabricación 700 puede terminar después del bloque 740. Alternativamente, puede usarse fabricación adicional para apilar un molde del segundo nivel o moldes adicionales en el molde del primer nivel como se describe a continuación. Los circuitos integrados de un solo nivel pueden incluir o no vías de silicio pasantes.
En el bloque 745, un molde del segundo nivel se une al molde del primer nivel. En el bloque 750, el molde del segundo nivel, el molde del primer nivel y el panel de sustrato se encapsulan en un compuesto de moldeo. Los detalles de una realización específica del procedimiento ilustrativo de fabricación de circuitos integrados apilados se presentarán a continuación con referencia a la Figura 8.
La Figura 8 es un diagrama de flujo que ilustra la fabricación ilustrativa de un CI apilado de acuerdo con una realización. En el bloque 815, la oblea puede adelgazarse opcionalmente, por ejemplo, mediante pulido trasero o grabado. El adelgazamiento antes de unirse al panel de sustrato ayuda a un pulido trasero uniforme del compuesto de moldeo. De acuerdo con una realización, la oblea se adelgaza hasta aproximadamente 100 pm. Antes de la fabricación de circuitos integrados apilados, la oblea puede ser de 50 - 300 pm. En el bloque 820, la oblea se corta en cubitos en moldes del primer nivel. El corte en cubitos puede lograrse, por ejemplo, al trazar con un trazador de diamante, aserrar con una sierra de diamante o cortar con un láser.
En el bloque 825, los moldes del primer nivel se unen a un panel de sustrato. El panel de sustrato puede ser, por ejemplo, una resina reforzada con fibra, una película orgánica o un semiconductor. El panel de sustrato es parte del producto de CI apilado final. Por tanto, el panel de sustrato proporciona soporte para los moldes del primer nivel sin eliminarse posteriormente en la fabricación.
En el bloque 830, los moldes del primer nivel y el panel de sustrato se encapsulan en un compuesto de moldeo. El compuesto de moldeo proporciona soporte adicional para el molde del primer nivel además del soporte proporcionado por el panel de sustrato. En el bloque 835, el pulido trasero adelgaza el molde del primer nivel para exponer una vía de silicio pasante. Después de un pulido trasero adicional, el molde del primer nivel puede tener, de acuerdo con una realización, una altura inferior a 50 pm. Puede usarse un grabado de silicio en la cavidad para adelgazar aún más el molde del primer nivel.
En el bloque 840, se deposita una capa de aislamiento en el molde del primer nivel. La capa de aislamiento puede ser, por ejemplo, nitruro de silicio, óxido de silicio o un polímero. En el bloque 845, se moldea la capa de aislamiento y se deposita una capa conductora en las regiones grabadas. El moldeo de la capa de aislamiento puede lograrse, por ejemplo, al depositar un material fotorresistente, exponer el fotorresistente a través de una máscara en una herramienta de fotolitografía, grabar la capa de aislamiento y eliminar el material fotorresistente. La capa de metal depositada en las regiones grabadas de la capa de aislamiento puede acoplarse, por ejemplo, a vías de silicio pasantes en el molde del primer nivel. La capa conductora puede ser cobre, aluminio o aleaciones de cobre, aluminio y otros elementos.
En el bloque 850, las microprotuberancias se depositan en el molde del primer nivel. El depósito de las microprotuberancias puede lograrse, por ejemplo, mediante la siembra, la realización de metalurgia de protuberancias (UBM), el moldeo y el enchapado de metales. Las microprotuberancias pueden usarse para acoplarse a un molde del segundo nivel. En el bloque 855, se une un molde del segundo nivel en el molde del primer nivel y se acopla a través de las microprotuberancias. El molde del segundo nivel puede ser del mismo tipo de molde que el molde del primer nivel o, en una realización, un molde complementario. Por ejemplo, un dispositivo de memoria en el molde del segundo nivel puede complementar una unidad lógica en el molde del primer nivel. En el bloque 860, el molde del primer nivel, el molde del segundo nivel y el panel de sustrato se encapsulan en un compuesto de moldeo.
Las Figuras 9A-9L son diagramas de bloques que ilustran un procedimiento ilustrativo de fabricación de circuitos integrados apilados de acuerdo con una realización. Una oblea 910 incluye una conexión de empaquetado 911 y vías de silicio pasantes 912. En un ejemplo, la oblea 910 tiene un espesor de 50-300 pm. La oblea 910 se adelgaza mediante pulido trasero para formar una oblea 915 de la Figura 9B. En un ejemplo, la oblea 915 puede tener un grosor de 100 pm. La oblea 915 se corta en cubitos para formar un molde del primer nivel 921 y un molde del primer nivel 922 de la Figura 9C.
Los moldes del primer nivel 921, 922 se unen a un panel de sustrato 926 que tiene interconexiones 927 en la Figura 9D. De acuerdo con una realización, el panel de sustrato 926 puede ser, por ejemplo, una resina reforzada con fibras o una película orgánica. El panel de sustrato 926 proporciona soporte para obleas semiconductoras a un costo menor que la producción de obleas semiconductoras de grandes espesores utilizadas en productos finales.
Se coloca un compuesto de moldeo 931 alrededor de los moldes del primer nivel 921, 922 para fijar los moldes del primer nivel 921, 922 en el panel de sustrato 926 en la Figura 9E. En una realización, el compuesto de moldeo 931 se forma al colocar el compuesto de moldeo en una traza y luego depositar el compuesto de moldeo alrededor de los moldes del primer nivel 921, 922. Para reducir el costo de fabricación, una cantidad mínima de compuesto de moldeo cubre los moldes del primer nivel 921, 922. El compuesto de moldeo adicional aplicado a los moldes del primer nivel 921, 922 debe eliminarse mediante pulido.
El molde del primer nivel 921, 922 y el compuesto de moldeo 931 se adelgazan mediante pulido trasero o grabado en la cavidad para exponer las vías de silicio pasantes 912 en la Figura 9F. En un ejemplo, el grosor es inferior a 50 pm. Se deposita una capa de aislamiento 941 en los moldes del primer nivel 921, 922 en la Figura 9G. La capa de aislamiento 941 se moldea mediante el uso de litografía y grabado, y las conexiones metálicas 946 se depositan en regiones grabadas en la Figura 9H. La capa de aislamiento 941 y otras capas de final de línea (BEOL) (no se muestran) son coplanarias con el panel de sustrato 926 como resultado de la aplicación del compuesto de moldeo 931 antes de realizar cualquier procesamiento BEOL.
Las microprotuberancias 951 u otras conexiones de empaquetado se depositan en la Figura 9I. Un molde del segundo nivel 952 se une al molde del primer nivel 921, y un molde del segundo nivel 953 se une al molde del primer nivel 922 en la Figura 9J. Se coloca un compuesto de moldeo 961 en los moldes del segundo nivel 952, 953 para fijar los moldes del segundo nivel 952, 953 en la Figura 9K.
Después de que el compuesto de moldeo 961 esté fraguado, los moldes del segundo nivel 952, 953 pueden separarse en CI apilados individuales. La Figura 9L es un diagrama de bloques que ilustra un CI apilado separado de una oblea.
Las Figuras descritas anteriormente ilustran varios procedimientos y no están necesariamente dibujadas a escala. Los procedimientos descritos anteriormente pueden aplicarse a la fabricación de dispositivos de cualquier tamaño. La fabricación ilustrativa de moldes que utilizan un panel de sustrato como soporte para una oblea durante la fabricación reduce los riesgos de deformación y manipulación de las obleas delgadas. La fabricación ilustrativa también elimina el uso de obleas portadoras y adhesivos asociados que se usan para unir las obleas portadoras. La fabricación reduce aún más los riesgos asociados con la unión de un segundo nivel o niveles adicionales asociados con la unión de un molde grueso en un molde delgado. El procedimiento de fabricación ilustrativa puede aplicarse a circuitos integrados apilados. Como se describió anteriormente, el procedimiento de fabricación aprovecha las técnicas de fabricación existentes, lo que permite una fácil transición de los IC 2D a los IC 3D.
Aunque la terminología "vía de silicio pasante" incluye la palabra silicio, se observa que las vías de silicio pasantes no se construyen necesariamente en silicio. Por el contrario, el material puede ser cualquier material de sustrato del dispositivo.

Claims (1)

REIVINDICACIONES
1. Un dispositivo semiconductor, que comprende:
un panel de sustrato (926) que tiene interconexiones (927);
un primer molde (921, 922) y un segundo molde (952, 953) acoplado a través de conexiones de empaquetado (951) al primer molde;
comprendiendo el primer molde una primera superficie y una segunda superficie opuesta a la primera superficie, soportándose la primera superficie por el sustrato, el primer molde que comprende además vías de silicio pasantes (912) que se extienden desde la primera superficie del primer molde hasta la segunda superficie del primer molde; una conexión de empaquetado (911) entre el panel de sustrato y el primer molde, la conexión de empaquetado acoplada a las vías de silicio pasantes para facilitar la comunicación entre el sustrato y el primer molde;
un primer compuesto de moldeo (931) entre el panel de sustrato y el primer molde, el primer compuesto de moldeo que rodea parcialmente el primer molde y se dispone para fijar el primer molde (921, 922) sobre el panel de sustrato (926), una pared lateral del primer compuesto de moldeo que se nivela con una pared lateral del panel de sustrato; una capa de aislamiento (941) depositada sobre la segunda superficie del primer molde y soportada en parte por el primer compuesto de moldeo;
en el que la capa de aislamiento y las capas de final de línea son coplanares con el panel de sustrato; conexiones metálicas depositadas en regiones grabadas de dicha capa de aislamiento;
un segundo compuesto de moldeo (961) que rodea parcialmente el segundo molde para fijarlo;
en el que una pared lateral del segundo compuesto de moldeo se nivela con la pared lateral del primer compuesto de moldeo y una pared lateral de la capa de aislamiento, y una superficie del segundo compuesto de moldeo es adyacente a una segunda superficie de la capa de aislamiento.
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