KR102550873B1 - 패키지-온-패키지 구조를 위한 인터포저 - Google Patents

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Abstract

패키지-온-패키지 (PoP) 구조는 제 1 다이, 제 2 다이, 및 제 1 다이와 제 2 다이 사이의 인터포저에 의해 제 1 다이 및 제 2 다이에 전기적으로 커플링된 메모리 디바이스를 포함한다. 인터포저는 몰드 내에 형성된 구리 충진형 비아들을 포함한다.

Description

패키지-온-패키지 구조를 위한 인터포저{INTERPOSER FOR A PACKAGE-ON-PACKAGE STRUCTURE}
관련 출원들에 대한 상호참조
본 출원은 2015년 6월 8일자로 출원된, 공동 소유된 미국 정규특허출원 제14/733,201호로부터 우선권을 주장하고, 이 출원의 내용들은 본 명세서에 전부 참조로 명백히 통합된다.
본 개시는 일반적으로 패키지-온-패키지 (PoP) 구조들에 관한 것이다.
기술에서의 진보들은 더 작고 더 강력한 컴퓨팅 디바이스들을 발생시켰다. 예를 들어, 소형이고 경량이며 사용자들에 의해 용이하게 휴대되는 휴대용 무선 전화기들, 개인용 디지털 보조기들 (PDA들), 태블릿 컴퓨터들, 및 페이징 디바이스들과 같은 무선 컴퓨팅 디바이스들을 포함하여 다양한 휴대용 개인용 컴퓨팅 디바이스들이 현재 존재한다. 다수의 그러한 컴퓨팅 디바이스들은 그 내부에 통합된 다른 디바이스들을 포함한다. 예를 들어, 무선 전화기는 또한, 디지털 스틸 카메라, 디지털 비디오 카메라, 디지털 레코더, 및 오디오 파일 플레이어를 포함할 수 있다. 또한, 그러한 컴퓨팅 디바이스들은, 인터넷에 액세스하는데 사용될 수 있는 웹 브라우저 어플리케이션, 및 스틸 또는 비디오 카메라를 활용하고 멀티미디어 플레이백 기능을 제공하는 멀티미디어 어플리케이션들과 같은 소프트웨어 어플리케이션들을 포함한 실행가능 명령들을 프로세싱할 수 있다.
무선 디바이스는 데이터를 저장하기 위한 메모리 디바이스들 (예를 들어, 메모리 칩들) 을 포함할 수도 있다. 통상적인 메모리 디바이스들은 대략 300개와 400개 사이의 입력/출력 (I/O) 포트들을 가질 수도 있다. 하지만, 와이드 I/O 메모리 디바이스들은 대략 1700개와 2000개 사이의 I/O 포트들을 가질 수도 있다. 패키지-온-패키지 (PoP) 기법들은 와이드 I/O 메모리 디바이스들을 패키징하여 (예를 들어, 와이드 I/O 메모리 디바이스를 로직 회로들 또는 다이들과 수직으로 결합/적층하여) 무선 컴퓨팅 디바이스들에서의 컴포넌트 밀도를 개선 (예를 들어, 증가) 하기 위해 사용될 수도 있다.
PoP 구조는, PoP 구조의 일 컴포넌트와 PoP 구조의 다른 컴포넌트 사이에 전기 신호들을 라우팅하는 전기 인터페이스로서 인터포저를 사용할 수도 있다. 예를 들어, 인터포저는 PoP 구조의 와이드 I/O 메모리 디바이스의 I/O 포트와 PoP 구조의 관련 로직 회로 (예를 들어, 다이) 사이에 전기 신호들을 라우팅하기 위해 사용될 수도 있다. 하지만, PoP 구조에 대한 종래의 인터포저는 상대적으로 다량의 다이 영역을 점유하여 PoP 구조의 패키지 사이즈를 증가시킬 수도 있다. 예를 들어, 인터포저는 와이드 I/O 메모리 디바이스의 I/O 포트들로부터 PoP 구조의 다른 컴포넌트들로 전기 신호들을 라우팅하기 위해 상대적으로 큰 솔더 볼들을 사용할 수도 있다. 솔더 볼들은 와이드 I/O 메모리 디바이스와 다른 컴포넌트들 사이의 상호접속 길이를 증가시킬 수도 있고, 이는 신호 무결성 및 전력 무결성을 열화시킬 수도 있다.
일 구현에 따르면, 패키지-온-패키지 (PoP) 구조는 제 1 다이, 제 2 다이, 및 제 1 다이와 제 2 다이 사이의 인터포저에 의해 제 1 다이 및 제 2 다이에 전기적으로 커플링된 메모리 디바이스를 포함한다. 인터포저는 몰드 내에 형성된 구리 충진형 비아들을 포함한다.
다른 구현에 따르면, 패키지-온-패키지 (PoP) 구조를 형성하기 위한 방법은 제 1 다이 및 제 2 다이를 저부 인터포저에 커플링하는 단계를 포함한다. 그 방법은 또한 제 1 다이, 제 2 다이, 및 저부 인터포저 상에 몰드를 형성하는 단계를 포함한다. 그 방법은 몰드 내에 하나 이상의 비아들을 에칭하는 단계를 더 포함한다. 하나 이상의 비아들은 제 1 다이와 제 2 다이 사이에 위치된다. 그 방법은 또한, 하나 이상의 구리 충진형 비아들을 갖는 인터포저를 형성하기 위해 하나 이상의 비아들을 구리로 충진하는 단계를 포함한다.
다른 구현에 따르면, 비-일시적인 컴퓨터 판독가능 매체는 패키지-온-패키지 (PoP) 구조를 형성하기 위한 데이터를 포함한다. 그 데이터는, 제조 장비에 의해 사용될 경우, 제조 장비로 하여금 제 1 다이 및 제 2 다이를 저부 인터포저 상에 커플링하게 한다. 그 데이터는, 제조 장비에 의해 사용될 경우, 추가로, 제조 장비로 하여금 제 1 다이, 제 2 다이, 및 저부 인터포저 상에 몰드를 형성하게 한다. 그 데이터는, 제조 장비에 의해 사용될 경우, 또한, 제조 장비로 하여금 몰드 내에 하나 이상의 비아들을 에칭하게 한다. 하나 이상의 비아들은 제 1 다이와 제 2 다이 사이에 위치된다. 그 데이터는, 제조 장비에 의해 사용될 경우, 추가로, 제조 장비로 하여금 하나 이상의 구리 충진형 비아들을 갖는 인터포저를 형성하기 위해 하나 이상의 비아들을 구리로 충진하게 한다.
다른 구현에 따르면, 패키지-온-패키지 (PoP) 구조는 제 1 논리 함수를 수행하는 수단, 제 2 논리 함수를 수행하는 수단, 및 데이터를 저장하는 수단을 포함한다. 데이터를 저장하는 수단은 제 1 논리 함수를 수행하는 수단에 커플링되고 그리고 제 2 논리 함수를 수행하는 수단에 커플링된다. PoP 구조는 또한, 제 1 논리 함수를 수행하는 수단 또는 제 2 논리 함수를 수행하는 수단 중 적어도 하나와 데이터를 저장하는 수단 사이에서 전기 신호들을 라우팅하는 수단을 포함한다. 전기 신호들을 라우팅하는 수단은 제 1 논리 함수를 수행하는 수단과 제 2 논리 함수를 수행하는 수단 사이에 있다. 전기 신호들을 라우팅하는 수단은 몰드 내에 형성된 구리 충진형 비아들을 포함한다.
도 1 은 패키지의 2개의 다이들 사이에 형성된 인터포저를 갖는 패키지-온-패키지 (PoP) 구조의 특정 예시적인 양태의 다이어그램이다.
도 2a 는 도 1 의 PoP 구조를 형성하는 특정 스테이지를 도시한다.
도 2b 는 도 1 의 PoP 구조를 형성하는 또다른 특정 스테이지를 도시한다.
도 2c 는 도 1 의 PoP 구조를 형성하는 또다른 특정 스테이지를 도시한다.
도 2d 는 도 1 의 PoP 구조를 형성하는 또다른 특정 스테이지를 도시한다.
도 2e 는 도 1 의 PoP 구조를 형성하는 또다른 특정 스테이지를 도시한다.
도 2f 는 도 1 의 PoP 구조를 형성하는 또다른 특정 스테이지를 도시한다.
도 2g 는 도 1 의 PoP 구조를 형성하는 또다른 특정 스테이지를 도시한다.
도 2h 는 도 1 의 PoP 구조를 형성하는 또다른 특정 스테이지를 도시한다.
도 3 은 패키지의 2개의 다이들 사이에 형성된 인터포저를 갖는 PoP 구조를 형성하기 위한 방법의 특정 예시적인 양태의 플로우차트이다.
도 4 는 패키지의 2개의 다이들 사이에 형성된 인터포저를 갖는 PoP 구조를 포함하는 디바이스의 블록 다이어그램이다.
도 5 는 패키지의 2개의 다이들 사이에 형성된 인터포저를 갖는 PoP 구조를 포함하는 전자 디바이스들을 제작하기 위한 제작 프로세스의 특정 예시적인 양태의 데이터 플로우 다이어그램이다.
패키지의 2개의 다이들 사이에 형성된 인터포저를 갖는 패키지-온-패키지 (PoP) 구조를 형성하기 위한 기법들 및 방법들이 개시된다. 예를 들어, 비아들이 몰드 (예를 들어, 유전체 몰드) 에 에칭되고, 구리 전기도금을 사용하여 충진되어 인터포저를 형성할 수도 있다. 인터포저는 PoP 구조의 저부 인터포저에 전기적으로 커플링될 수도 있고, 저부 인터포저는 제 1 다이에 및 제 2 다이에 전기적으로 커플링될 수도 있다. 인터포저, 제 1 다이, 및 제 2 다이는 PoP 구조의 공통 패키지에 포함된다. 인터포저가 형성되고 저부 인터포저에 전기적으로 커플링된 이후, 메모리 디바이스 (예를 들어, 와이드 입력/출력 (I/O) 메모리 칩) 가 인터포저에 부착될 수도 있다. 전기 신호들 (예를 들어, 데이터) 이 인터포저를 경유하여 메모리 디바이스와 다이들 사이에서 라우팅될 수도 있다.
개시된 양태들 중 적어도 하나에 의해 제공된 하나의 특정 이점은 다이들 사이에 형성된 인터포저를 사용하여 패키지-온-패키지 (PoP) 구조의 메모리 칩과 다이들 사이에서 전기 신호들 (예를 들어, 데이터) 을 라우팅하기 위한 능력이다. 다이들 사이에 형성된 인터포저를 사용하여 메모리 칩과 다이들 사이에서 전기 신호들을 라우팅하는 것은, 상대적으로 큰 양의 다이 면적을 점유하는 솔더 볼들을 (인터포저로서) 사용하는 종래의 PoP 구조에 비해, 메모리 칩과 다이들 사이의 상호접속 길이를 감소할 수도 있다. 상호접속 길이를 감소하는 것은 종래의 PoP 구조에 비해 PoP 구조의 패키지 사이즈를 감소할 수도 있다. 부가적으로, 상호접속 길이를 감소하는 것은 신호 무결성 및 전력 무결성을 개선할 수도 있다.
다른 컴포넌트의 위치에 대한 일 컴포넌트의 위치를 기술하는 언어 (예를 들어, ~의 위, 아래, 상부, 저부 등) 은 도면들에 있어서의 컴포넌트들의 배향을 지칭한다. 이러한 언어는 한정하는 것으로서 해석되지 않아야 한다. 예를 들어, 구조가 회전, 플립핑 등등이 되면, 다른 컴포넌트의 위치에 대한 컴포넌트의 위치가 변한다.
도 1 을 참조하면, 패키지의 2개의 다이들 사이에 형성된 인터포저를 갖는 패키지-온-패키지 (PoP) 구조 (100) 의 특정 예시적인 양태가 도시된다. PoP 구조 (100) 는 메모리 칩 (102), 제 1 다이 (104), 제 2 다이 (106), 및 광 한정성 몰드 (108) 를 포함한다. 특정 양태에 있어서, 메모리 칩 (102) 은 와이드 입력/출력 (I/O) 메모리 디바이스이다. 예를 들어, 메모리 칩 (102) 은 대략 1700개와 2000개 사이의 I/O 포트들을 가질 수도 있다. 메모리 칩 (102) 은 PoP 구조 (100) 의 "제 1 패키지" 에 포함될 수도 있고, 다이들 (104, 106) 은 PoP 구조 (100) 의 "제 2 패키지" 에 포함될 수도 있다.
제 1 다이 (104) 는, 제 1 논리 함수를 수행하도록 구성된 제 1 회로부 (도시 안됨) 를 포함할 수도 있다. 예를 들어, 메모리 칩 (102) 으로부터의 제 1 데이터는 메모리 칩 (102) 으로부터 제 1 다이 (104) 에서의 제 1 회로부로 (예를 들어, 제 1 전기 신호들로서) 통신될 수도 있고, 제 1 회로부는 제 1 데이터에 대해 제 1 논리 함수를 수행할 수도 있다. 제 1 논리 함수가 제 1 데이터에 대해 수행되어 제 1 수정된 데이터를 생성한 이후, 제 1 수정된 데이터는 메모리 칩 (102) 에 통신될 수도 있다.
유사한 방식으로, 제 2 다이 (106) 는, 제 2 논리 함수를 수행하도록 구성된 제 2 회로부 (도시 안됨) 를 포함할 수도 있다. 예를 들어, 메모리 칩 (102) 으로부터의 제 2 데이터는 메모리 칩 (102) 으로부터 제 2 다이 (106) 에서의 제 2 회로부로 (예를 들어, 제 2 전기 신호들로서) 통신될 수도 있고, 제 2 회로부는 제 2 데이터에 대해 제 2 논리 함수를 수행할 수도 있다. 제 2 논리 함수가 제 2 데이터에 대해 수행되어 제 2 수정된 데이터를 생성한 이후, 제 2 수정된 데이터는 메모리 칩 (102) 에 통신될 수도 있다.
하기에서 더 상세히 설명된 바와 같이, PoP 구조 (100) 는 광 한정성 몰드 (108) 및 저부 인터포저 (114) 를 활용하여 메모리 칩 (102) 과 제 1 다이 (104) 또는 제 2 다이 (106) 중 적어도 하나 사이에서 전기 신호들을 통신 (예를 들어, 송신) 한다. 인터포저는 제 1 다이 (104) 와 제 2 다이 (106) 사이의 광 한정성 몰드 (108) 내에 형성될 수도 있다. 예를 들어, 광 한정성 몰드 (108) 는 제 1 다이 (104) 및 제 2 다이 (106) 와 동일한 "패키지" 에 포함될 수도 있다. 저부 인터포저 (114) 는 광 한정성 몰드 (108) 및 다이들 (104, 106) 아래에 위치될 수도 있다.
언더필 (110) 은 메모리 칩 (102) 을 광 한정성 몰드 (108) 에 연결하도록 사용될 수도 있다. 언더필 (110) 은 에폭시 접착제를 포함할 수도 있다. 예를 들어, 제 1 패키지 (예를 들어, 메모리 칩 (102)) 는 에폭시 접착제를 사용하여 제 2 패키지 (예를 들어, 제 1 다이 (104), 제 2 다이 (106), 및 광 한정성 몰드 (108)) 의 상부 상에 장착될 수도 있다. 부가적으로, 메모리 칩 (102) 의 패드들 (170) 은 마이크로범프들 (174) 에 의해 광 한정성 몰드 (108) 의 상부 패드들 (172) 에 전기적으로 커플링될 수도 있다. 마이크로범프들 (174) 은 구리, 주석-은, 또는 주석-은-구리를 포함할 수도 있다. 따라서, 데이터는 패드들 (170, 172) 및 마이크로범프들 (174) 에 의해 메모리 칩 (102) 과 광 한정성 몰드 (108) 사이에 (예를 들어, 전기 신호들로서) 통신될 수도 있다. 메모리 칩 (102) 의 각각의 패드 (170) 는 메모리 칩 (102) 의 I/O 포트에 커플링될 수도 있다. 도 1 의 구현에 있어서, 메모리 칩 (102) 은 4개의 패드들 (170) 을 포함하도록 도시된다. 다른 구현들에 있어서, 메모리 칩 (102) 은 추가 패드들 (170) 을 포함할 수도 있다. 예를 들어, 메모리 칩 (102) 이 와이드 I/O 메모리 디바이스이면, 메모리 칩 (102) 은 대략 1700개와 2000개 사이의 패드들을 포함할 수도 있다. 각각의 패드 (170) 는 와이드 I/O 메모리 디바이스의 대응하는 I/O 포트에 커플링될 수도 있다.
광 한정성 몰드 (108) 는 인터포저를 형성하기 위해 구리 충진형 비아들 (176) 을 포함할 수도 있다. 각각의 구리 충진형 비아 (176) 는 광 한정성 몰드 (108) 의 대응하는 상부 패드 (172) 에 전기적으로 커플링될 수도 있다. 도 1 의 구현에 있어서, 광 한정성 몰드 (108) 는 4개의 구리 충진형 비아들 (176) 을 포함하도록 도시된다. 다른 구현들에 있어서, 광 한정성 몰드 (108) 는 추가적인 구리 충진형 비아들을 포함할 수도 있다. 예를 들어, 메모리 칩 (102) 이 와이드 I/O 메모리 디바이스이면, 광 한정성 몰드 (108) 는 대략 1700개와 2000개 사이의 구리 충진형 비아들을 포함할 수도 있다. 광 한정성 몰드 (108) 는 또한, 대응하는 구리 충진형 비아들 (176) 에 전기적으로 커플링된 저부 패드들 또는 UBM (under bump metallurgy) (178) 을 포함할 수도 있다. 도 1 의 구현에 있어서, 광 한정성 몰드 (108) 는 4개의 저부 패드들 (178) 을 포함하도록 도시된다. 각각의 저부 패드 (178) 는 광 한정성 몰드 (108) 의 대응하는 구리 충진형 비아 (176) 에 커플링될 수도 있다. 다른 구현들에 있어서, 광 한정성 몰드 (108) 는 추가적인 저부 패드들 (178) 을 포함할 수도 있다. 예를 들어, 메모리 칩 (102) 이 와이드 I/O 메모리 디바이스이면, 광 한정성 몰드 (108) 는 대략 1700개와 2000개 사이의 저부 패드들을 포함할 수도 있다.
구리 충진형 비아들 (176) 은 광 한정성 몰드 (108) 내에 위치될 수도 있다. 광 한정성 몰드 (108) 는 라미네이션 또는 열 압축 몰딩 기법들을 사용하여 퇴적될 수도 있다. 광 한정성 몰드 (108) 는 고 유전체 상수 ("광-유전체" 모드) 를 갖는 재료를 포함할 수도 있고, 광 한정성 몰드 (108) 는 구리 충진형 비아들 (176) 을 포함할 수도 있다. 장벽/시드 퇴적층 (180) 은 광 한정성 몰드 (108) 로부터 구리 충진형 비아들을 분리할 수도 있다. 장벽/시드 퇴적층 (180) 은 PVD 기법들을 사용하여 퇴적될 수도 있다. 예를 들어, 장벽/시드 퇴적층 (180) 은 리소그래피에 의해 광 한정성 몰드 (108) 로 광 한정된 비아들에 퇴적될 수도 있고, (구리 충진형 비아들 (176) 의) 구리는 구리 충진형 비아들 (176) 을 형성하기 위해 전기도금 기법들을 사용하여 비아들에 퇴적될 수도 있다. 일 구현에 따르면, 광 한정성 몰드 (108) 는 유전체 몰드를 포함할 수도 있다.
광 한정성 몰드 (108) 는 제 1 다이 (104), 제 2 다이 (106), 및 광 한정성 몰드 (108) 를 저부 인터포저 (114) 에 연결하기 위해 사용될 수도 있다. 저부 인터포저 (114) 는, 구리 충진형 비아들 (176) 에 전기적으로 커플링되는 구리 충진형 비아들 (182) 및 상부 패드들 (184) 을 포함할 수도 있다. 저부 인터포저 (114) 의 상부 패드들 (184) 의 서브세트는 마이크로범프들 (도시 안됨) 에 의해 광 한정성 몰드 (108) 의 저부 패드들 (178) 에 전기적으로 커플링될 수도 있다. 도 1 의 구현에 있어서, 저부 인터포저 (114) 는, 광 한정성 몰드 (108) 의 4개의 저부 패드들 (178) 에 전기적으로 커플링되는 4개의 상부 패드들 (184) 을 포함하도록 도시된다.
저부 인터포저 (114) 는 광 한정성 몰드 (108) 와 다이들 (104, 106) 사이의 전기 연결을 제공할 수도 있다. 예를 들어, 저부 인터포저 (114) 의 상부 패드들 (184) 의 서브세트는 마이크로범프들 (188) 에 의해 제 1 다이 (104) 의 저부 패드들 (186) 에 커플링될 수도 있고, 저부 인터포저 (114) 의 상부 패드들 (184) 의 서브세트는 마이크로범프들 (192) 에 의해 제 2 다이 (106) 의 저부 패드들 (190) 에 커플링될 수도 있다. 도 1 의 구현에 있어서, 저부 인터포저 (114) 의 8개 상부 패드들 (184) 은 8개의 대응하는 마이크로범프들 (188) 에 의해 제 1 다이 (104) 의 8개 저부 패드들 (186) 에 커플링되도록 도시되고, 저부 인터포저 (114) 의 8개 상부 패드들 (184) 은 8개의 대응하는 마이크로범프들 (192) 에 의해 제 2 다이 (106) 의 8개 저부 패드들 (190) 에 커플링되도록 도시된다. 도 1 의 구현에 있어서, 추가적인 (또는 더 적은) 패드들 (184, 186, 190) 및 마이크로범프들 (188, 192) 이 존재할 수도 있다.
저부 인터포저 (114) 는 실리콘 기판 (120) 상에 장착될 수도 있고, 실리콘 기판 (120) 은 언더필 (122) 상에 장착될 수도 있으며, 언더필 (122) 은 패키지 기판 (124) 상에 장착될 수도 있다. 구리 충진형 비아들 (194) 이 실리콘 기판 (120) 에 형성될 수도 있고, 패드들 (196) 이 실리콘 기판 (120) 의 구리 충진형 비아들 (194) 에 전기적으로 커플링될 수도 있으며, 마이크로범프들 (198) 이 패드들 (196) 을 패키지 기판 (124) 에 전기적으로 커플링할 수도 있다.
도 1 의 PoP 구조 (100) 는 전기 신호들 (예를 들어, 데이터를 표현함) 로 하여금 다이들 (104, 106) 사이에 형성된 광 한정성 몰드 (108) 를 경유하여 메모리 칩 (102) 과 다이들 (104, 106) 사이에서 라우팅될 수 있게 할 수도 있다. 예를 들어, 전기 신호들은 메모리 칩 (102) 과 광 한정성 몰드 (108) 사이의 전도성 경로들 (예를 들어, 메모리 칩 (102) 의 저부 패드들 (170), 마이크로범프들 (174), 및 광 한정성 몰드 (108) 의 상부 패드들 (172)) 을 사용하여 메모리 칩 (102) 으로부터 광 한정성 몰드 (108) 로 송신될 수도 있다. 전기 신호들은 광 한정성 몰드 (108) 와 저부 인터포저 (114) 사이의 전도성 경로들 (예를 들어, 광 한정성 몰드 (108) 의 저부 패드들 (178), 마이크로범프들 (도시 안됨), 및 저부 인터포저 (114) 의 상부 패드들 (184)) 을 경유하여 광 한정성 몰드 (108) 의 구리 충진형 비아들 (176) 을 통해 저부 인터포저 (114) 로 라우팅될 수도 있다. 전기 신호들은 저부 인터포저 (114) 와 다이들 (104, 106) 사이의 전도성 경로들을 경유하여 저부 인터포저 (114) 의 구리 충진형 비아들 (182) 을 통해 제 1 다이 (104) 또는 제 2 다이 (116) 중 어느 하나로 라우팅될 수도 있다.
제 1 및 제 2 다이들 (104, 106) 사이에 형성된 광 한정성 몰드 (108) 를 사용하여 메모리 칩 (102) 과 다이들 (104, 106) 사이에서 전기 신호들을 라우팅하는 것은, 상대적으로 큰 양의 다이 면적을 점유하는 솔더 볼들을 (인터포저로서) 사용하는 종래의 PoP 구조에 비해, 메모리 칩 (102) 과 다이들 (104, 106) 사이의 상호접속 길이를 감소할 수도 있다. 상호접속 길이를 감소하는 것은 종래의 PoP 구조에 비해 PoP 구조 (100) 의 패키지 사이즈를 감소할 수도 있다. 부가적으로, 상호접속 길이를 감소하는 것은 신호 무결성 및 전력 무결성을 개선할 수도 있다.
도 2a 를 참조하면, 도 1 의 PoP 구조 (100) 를 형성하는 특정 스테이지가 도시된다. 도 2a 의 스테이지에서, 제 1 다이 (104) 및 제 2 다이 (106) 는 저부 인터포저 (114) 에 커플링된다. 예를 들어, 제 1 다이 (104) 가 저부 인터포저 (114) 에 부착될 수도 있고, 제 2 다이 (106) 가 저부 인터포저 (114) 에 부착될 수도 있다. 다이들 (104, 106) 은 리플로우 프로세스 (예를 들어, 열 프로세스) 를 사용하여 저부 인터포저 (114) 에 부착될 수도 있다.
부가적으로, 도 2a 의 스테이지에서, 웨이퍼 (예를 들어, 실리콘 기판 (120)) 의 배면측이 임시 캐리어 본딩 기법들을 사용하여 임시 캐리어 (204) 상에 배치 (예를 들어, 부착) 될 수도 있다. 예를 들어, 임시 캐리어 (204) 는 임시 글루 (202) (또는 접착제) 를 사용하여 웨이퍼에 부착될 수도 있다. 도 2a 의 기법들은 도 5 에 대하여 설명된 제조 장비를 사용하여 수행될 수도 있다.
도 2b 를 참조하면, 도 1 의 PoP 구조 (100) 를 형성하는 또다른 특정 스테이지가 도시된다. 도 2b 의 스테이지에서, 광 한정성 몰드 (108) (예를 들어, 광 "패턴-가능" 몰드 또는 폴리머) 가 제 1 다이 (104) 의 상부 상에, 제 2 다이 (106) 의 상부 상에, 그리고 저부 인터포저 (114) 의 상부 상에 퇴적된다. 광 한정성 몰드 (108) 는 라미네이션 퇴적 기법들, 열 압축 몰딩 기법들, 또는 몰딩 퇴적 기법들을 사용하여 퇴적될 수도 있다. 일 구현에 따르면, 광 한정성 몰드 (108) 는 "광-유전체" 몰드를 포함할 수도 있다. 도 2b 의 기법들은 도 5 에 대하여 설명된 제조 장비를 사용하여 수행될 수도 있다.
도 2c 를 참조하면, 도 1 의 PoP 구조 (100) 를 형성하는 또다른 특정 스테이지가 도시된다. 도 2c 의 스테이지에서, 복수의 비아들이 광 한정성 몰드 (108) 를 통해 에칭될 수도 있다. 예를 들어, 포토 레지스트 (도시 안됨) 가 리소그래피 (예를 들어, 포토리소그래피) 프로세스를 사용하여 광 한정성 몰드 (108) 의 상부 상에 퇴적 (예를 들어, 패터닝) 될 수도 있다. 포토 레지스트를 퇴적한 이후, 포토 레지스트의 부분들은 건식 에칭 프로세스를 위한 영역들을 패터닝하기 위해 "개구"될 수도 있고, 비아들이 건식 에칭 프로세스 동안 광 한정성 몰드 (108) 를 통해 에칭될 수도 있다. 비아들이 광 한정성 몰드 (108) 를 통해 에칭된 이후, 포토 레지스트는 제거될 수도 있다. 비아들은 도 5 에 대하여 설명된 제조 장비를 사용하여 에칭될 수도 있다.
도 2d 를 참조하면, 도 1 의 PoP 구조 (100) 를 형성하는 또다른 특정 스테이지가 도시된다. 도 2d 의 스테이지에서, 시드층들 및 장벽층들 (예를 들어, 장벽/시드 퇴적층 (180)) 은 물리 기상 증착 (PVD) 프로세스를 사용하여 비아들에 퇴적된다. 시드층들은 구리를 포함할 수도 있고, 장벽층들은 탄탈 또는 실리콘 질화물을 포함할 수도 있다. 도 2d 의 기법들은 도 5 에 대하여 설명된 제조 장비를 사용하여 수행될 수도 있다.
도 2e 를 참조하면, 도 1 의 PoP 구조 (100) 를 형성하는 또다른 특정 스테이지가 도시된다. 도 2e 의 스테이지에서, 포토 레지스트 층 (206) 이 리소그래피 (예를 들어, 포토리소그래피) 프로세스를 사용하여 장벽/시드 퇴적층 (180) 의 상부 상에 퇴적 (예를 들어, 패터닝) 될 수도 있다. 도 2e 의 기법들은 도 5 에 대하여 설명된 제조 장비를 사용하여 수행될 수도 있다.
도 2f 를 참조하면, 도 1 의 PoP 구조 (100) 를 형성하는 또다른 특정 스테이지가 도시된다. 도 2f 의 스테이지에서, 비아들은 구리 전기도금 프로세스를 사용하여 구리로 충진된다. 도 2f 의 기법들은 도 5 에 대하여 설명된 제조 장비를 사용하여 수행될 수도 있다.
도 2g 를 참조하면, 도 1 의 PoP 구조 (100) 를 형성하는 또다른 특정 스테이지가 도시된다. 도 2g 의 스테이지에서, 포토 레지스트 층 (206) 및 포토 레지스트 층 (206) 아래의 장벽/시드 퇴적층 (180) 의 부분들은 평탄화 프로세스 (예를 들어, 화학 기계적 평탄화 (CMP) 프로세스) 를 사용하여 제거될 수도 있다. 예를 들어, 웨이퍼의 전면측은, 포토 레지스트 층 (206) 에 의해 이전에 커버되었던 광 한정성 몰드 (108) 의 부분들을 노출하도록 평탄화를 경험한다. 도 2g 의 기법들은 도 5 에 대하여 설명된 제조 장비를 사용하여 수행될 수도 있다.
도 2h 를 참조하면, 도 1 의 PoP 구조 (100) 를 형성하는 또다른 특정 스테이지가 도시된다. 도 2h 의 스테이지에서, 메모리 칩 (102) 은 열 압축 본딩을 사용하여 광 한정성 몰드 (108) 및 다이들 (104, 106) 의 상부 상에 배치된다. 예를 들어, 메모리 칩 (102) 의 패드들이 열 가열 프로세스 (예를 들어, 리플로우) 를 사용하여 광 한정성 몰드 (108) 의 상부 패드들에 부착될 수도 있다. 열 가열 프로세스 이후, 언더필 (110) 이 광 한정성 몰드 (108) 와 메모리 칩 (102) 사이에 분배될 수도 있다. 특정 구현에 있어서, 언더필 (110) 은 메모리 칩 (102) 을 부착하기 이전에 분배될 수도 있다. 도 2h 의 기법들은 도 5 에 대하여 설명된 제조 장비를 사용하여 수행될 수도 있다.
메모리 칩 (102) 이 부착된 이후, 임시 캐리어 (204) 가 임시 캐리어 디본딩 (debonding) 프로세스를 사용하여 웨이퍼로부터 탈착될 수도 있다. 임시 캐리어 디본딩 프로세스는 도 5 에 대하여 설명된 제조 장비를 사용하여 수행될 수도 있다. 디본딩 프로세스 이후, 웨이퍼가, 도 1 에 도시된 바와 같이, 패키지 기판 (124) 상에 퇴적될 수도 있다.
도 2a 내지 도 2h 에 대하여 설명된 스테이지들은 전기 신호들 (예를 들어, 데이터) 이 다이들 (104, 106) 사이에 형성된 광 한정성 몰드 (108) 를 경유하여 메모리 칩 (102) 과 다이들 (104, 106) 사이에서 라우팅되는 구조의 제조를 가능케 할 수도 있다. 예를 들어, 전기 신호들은 메모리 칩 (102) 과 광 한정성 몰드 (108) 사이의 전도성 경로들 (예를 들어, 메모리 칩 (102) 의 저부 패드들, 마이크로범프들, 및 광 한정성 몰드 (108) 의 상부 패드들) 을 사용하여 메모리 칩 (102) 으로부터 광 한정성 몰드 (108) 로 송신될 수도 있다. 전기 신호들은 광 한정성 몰드 (108) 와 저부 인터포저 (114) 사이의 전도성 경로들 (예를 들어, 광 한정성 몰드 (108) 의 저부 패드들, 마이크로범프들, 및 저부 인터포저 (114) 의 상부 패드들) 을 경유하여 광 한정성 몰드 (108) 의 구리 충진형 비아들을 통해 저부 인터포저 (114) 로 라우팅될 수도 있다. 전기 신호들은 저부 인터포저 (114) 와 다이들 (104, 106) 사이의 전도성 경로들을 경유하여 저부 인터포저 (114) 의 구리 충진형 비아들을 통해 제 1 다이 (104) 또는 제 2 다이 (116) 중 어느 하나로 라우팅될 수도 있다.
제 1 및 제 2 다이들 (104, 106) 사이에 형성된 광 한정성 몰드 (108) 를 사용하여 메모리 칩 (102) 과 다이들 (104, 106) 사이에서 전기 신호들을 라우팅하는 것은, 상대적으로 큰 양의 다이 면적을 점유하는 솔더 볼들을 (인터포저로서) 사용하는 종래의 PoP 구조에 비해, 메모리 칩 (102) 과 다이들 (104, 106) 사이의 상호접속 길이를 감소할 수도 있다. 상호접속 길이를 감소하는 것은 종래의 PoP 구조에 비해 PoP 구조 (100) 의 패키지 사이즈를 감소할 수도 있다. 부가적으로, 상호접속 길이를 감소하는 것은 신호 무결성 및 전력 무결성을 개선할 수도 있다.
도 3 을 참조하면, 패키지의 2개의 다이들 사이에 인터포저를 갖는 PoP 구조를 형성하기 위한 방법 (300) 의 플로우차트가 도시된다. 방법 (300) 은 도 5 에 대하여 설명된 제조 장비를 사용하여 에칭될 수도 있다.
방법 (300) 은, 302 에서, 제 1 다이 및 제 2 다이를 저부 인터포저에 커플링하는 단계를 포함한다. 예를 들어, 도 2a 를 참조하면, 제 1 다이 (104) 및 제 2 다이 (106) 는 저부 인터포저 (114) 에 커플링될 수도 있다. 다이들 (104, 106) 은 리플로우 프로세스 (예를 들어, 열 프로세스) 를 사용하여 저부 인터포저 (114) 에 부착 (예를 들어, 전기적으로 커플링) 될 수도 있다.
304 에서, 몰드가 제 1 다이, 제 2 다이, 및 저부 인터포저 상에 형성될 수도 있다. 예를 들어, 도 2b 를 참조하면, 광 한정성 몰드 (108) (예를 들어, 광 "패턴-가능" 몰드) 가 제 1 다이 (104) 상에, 제 2 다이 (106) 상에, 그리고 저부 인터포저 (114) 상에 퇴적될 수도 있다. 광 한정성 몰드 (108) 는 라미네이션 퇴적 기법들, 열 압축 몰딩 기법들, 또는 몰딩 퇴적 기법들을 사용하여 퇴적될 수도 있다. 일 구현에 따르면, 광 한정성 몰드 (108) 는 광-유전체 몰드를 포함할 수도 있다.
306 에서, 하나 이상의 비아들이 몰드 내에 에칭될 수도 있다. 하나 이상의 비아들은 제 1 다이와 제 2 다이 사이에 위치될 수도 있다. 예를 들어, 도 2c 를 참조하면, 복수의 비아들이 광 한정성 몰드 (108) 를 통해 에칭될 수도 있다. 예를 들어, 포토 레지스트가 리소그래피 (예를 들어, 포토리소그래피) 프로세스를 사용하여 광 한정성 몰드 (108) 의 상부 상에 퇴적 (예를 들어, 패터닝) 될 수도 있다. 포토 레지스트를 퇴적한 이후, 포토 레지스트의 부분들은 건식 에칭 프로세스를 위한 영역들을 패터닝하기 위해 "개구"될 수도 있고, 비아들이 건식 에칭 프로세스 동안 광 한정성 몰드 (108) 를 통해 에칭될 수도 있다.
일 구현에 따르면, 방법 (300) 은 장벽/시드 퇴적층을 하나 이상의 비아들에 퇴적하는 단계를 포함할 수도 있다. 예를 들어, 도 2d 를 참조하면, 시드층들 및 장벽층들 (예를 들어, 장벽/시드 퇴적층 (180)) 은 물리 기상 증착 (PVD) 프로세스를 사용하여 비아들에 퇴적될 수도 있다. 시드층들은 구리를 포함할 수도 있고, 장벽층들은 탄탈 또는 실리콘 질화물을 포함할 수도 있다.
308 에서, 하나 이상의 비아는, 하나 이상의 구리 충진형 비아들을 갖는 인터포저를 형성하기 위해 구리로 충진될 수도 있다. 예를 들어, 도 2f 를 참조하면, 비아들은 구리 전기도금 프로세스를 사용하여 구리로 충진될 수도 있다. 하나 이상의 구리 충진형 비아들 (176) 은 저부 인터포저 (114) 에 전기적으로 커플링될 수도 있고, 저부 인터포저 (114) 는 제 1 다이 (104) 에 및 제 2 다이 (106) 에 전기적으로 커플링될 수도 있다.
일 구현에 따르면, 방법 (300) 은 메모리 디바이스를 제 1 다이에, 제 2 다이에, 그리고 인터포저에 전기적으로 커플링하는 단계를 포함할 수도 있다. 인터포저는 메모리 디바이스와 제 1 다이 또는 제 2 다이 중 적어도 하나 사이에 신호를 라우팅하도록 구성될 수도 있다. 예를 들어, 도 2h 를 참조하면, 메모리 칩 (102) 은 열 압축 본딩을 사용하여 광 한정성 몰드 (108) 및 다이들 (104, 106) 에 커플링될 수도 있다. 예를 들어, 메모리 칩 (102) 의 패드들이 열 가열 프로세스를 사용하여 광 한정성 몰드 (108) 의 상부 패드들에 부착될 수도 있다. 열 가열 프로세스 이후, 언더필 (110) 이 광 한정성 몰드 (108) 와 메모리 칩 (102) 사이에 분배될 수도 있다. 특정 구현에 있어서, 언더필 (110) 은 메모리 칩 (102) 을 부착하기 이전에 분배될 수도 있다.
도 3 의 방법 (300) 은 전기 신호들 (예를 들어, 데이터) 로 하여금 다이들 (104, 106) 사이에 형성된 광 한정성 몰드 (108) 를 경유하여 메모리 칩 (102) 과 다이들 (104, 106) 사이에서 라우팅될 수 있게 할 수도 있다. 예를 들어, 전기 신호들은 메모리 칩 (102) 과 광 한정성 몰드 (108) 사이의 전도성 경로들 (예를 들어, 메모리 칩 (102) 의 저부 패드들, 마이크로범프들, 및 광 한정성 몰드 (108) 의 상부 패드들) 을 사용하여 메모리 칩 (102) 으로부터 광 한정성 몰드 (108) 로 송신될 수도 있다. 전기 신호들은 광 한정성 몰드 (108) 와 저부 인터포저 (114) 사이의 전도성 경로들 (예를 들어, 광 한정성 몰드 (108) 의 저부 패드들, 마이크로범프들, 및 저부 인터포저 (114) 의 상부 패드들) 을 경유하여 광 한정성 몰드 (108) 의 구리 충진형 비아들을 통해 저부 인터포저 (114) 로 라우팅될 수도 있다. 전기 신호들은 저부 인터포저 (114) 와 다이들 (104, 106) 사이의 전도성 경로들을 경유하여 저부 인터포저 (114) 의 구리 충진형 비아들을 통해 제 1 다이 (104) 또는 제 2 다이 (116) 중 어느 하나로 라우팅될 수도 있다.
제 1 및 제 2 다이들 (104, 106) 사이에 형성된 광 한정성 몰드 (108) 를 사용하여 메모리 칩 (102) 과 다이들 (104, 106) 사이에서 전기 신호들을 라우팅하는 것은, 상대적으로 큰 양의 다이 면적을 점유하는 솔더 볼들을 (인터포저로서) 사용하는 종래의 PoP 구조에 비해, 메모리 칩 (102) 과 다이들 (104, 106) 사이의 상호접속 길이를 감소할 수도 있다. 상호접속 길이를 감소하는 것은 종래의 PoP 구조에 비해 PoP 구조 (100) 의 패키지 사이즈를 감소할 수도 있다. 부가적으로, 상호접속 길이를 감소하는 것은 신호 무결성 및 전력 무결성을 개선할 수도 있다.
도 4 를 참조하면, 무선 통신 디바이스의 특정 예시적인 양태가 도시되고 일반적으로 400 으로 지정된다. 디바이스 (400) 는 메모리 (432) 에 커플링된 디지털 신호 프로세서와 같은 프로세서 (410) 를 포함한다.
프로세서 (410) 는 메모리 (432) 에 저장된 소프트웨어 (예를 들어, 하나 이상의 명령들 (468) 의 프로그램) 를 실행하도록 구성될 수도 있다. 메모리 디바이스 (490) 가 프로세서 (410) 에 커플링될 수도 있다. 메모리 디바이스 (490) 는 도 1 의 PoP 구조 (100) 를 포함할 수도 있다. 예를 들어, PoP 구조 (100) 는 단일 패키지의 2개의 다이들 사이에 형성된 인터포저를 포함할 수도 있다.
무선 인터페이스 (440) 가 프로세서 (410) 에 그리고 안테나 (442) 에 커플링될 수도 있다. 코더/디코더 (코덱) (434) 가 또한 프로세서 (410) 에 커플링될 수 있다. 스피커 (436) 및 마이크로폰 (438) 이 코덱 (434) 에 커플링될 수 있다. 디스플레이 제어기 (426) 가 프로세서 (410) 에 그리고 디스플레이 (428) 에 커플링될 수 있다. 특정 양태에 있어서, 프로세서 (410), 디스플레이 제어기 (426), 메모리 (432), 코덱 (434), 및 무선 제어기 (440) 가 시스템-인-패키지 또는 시스템-온-칩 디바이스 (422) 에 포함된다. 특정 양태에 있어서, 입력 디바이스 (430) 및 전력 공급부 (444) 가 시스템-온-칩 디바이스 (422) 에 커플링된다. 더욱이, 특정 양태에 있어서, 도 4 에 도시된 바와 같이, 디스플레이 디바이스 (428), 입력 디바이스 (430), 스피커 (436), 마이크로폰 (438), 안테나 (442), 및 전력 공급부 (444) 는 시스템-온-칩 디바이스 (422) 외부에 있다. 하지만, 디스플레이 디바이스 (428), 입력 디바이스 (430), 스피커 (436), 마이크로폰 (438), 안테나 (442), 및 전력 공급부 (444) 각각은 하나 이상의 인터페이스들 또는 제어기들과 같은 시스템-온-칩 디바이스 (422) 의 하나 이상의 컴포넌트들에 커플링될 수 있다.
설명된 양태들과 함께, 패키지-온-패키지 (PoP) 구조는 제 1 논리 함수를 수행하는 수단을 포함한다. 예를 들어, 제 1 논리 함수를 수행하는 수단은 도 1 의 제 1 다이 (104), 하나 이상의 다른 디바이스들, 또는 하나 이상의 다른 모듈들을 포함한다.
PoP 구조는 또한, 제 2 논리 함수를 수행하는 수단을 포함할 수도 있다. 예를 들어, 제 2 논리 함수를 수행하는 수단은 도 1 의 제 2 다이 (106), 하나 이상의 다른 디바이스들, 또는 하나 이상의 다른 모듈들을 포함할 수도 있다.
PoP 구조는 또한 데이터를 저장하는 수단을 포함할 수도 있다. 데이터를 저장하는 수단은 제 1 논리 함수를 수행하는 수단에 커플링되고 그리고 제 2 논리 함수를 수행하는 수단에 커플링될 수도 있다. 예를 들어, 데이터를 저장하는 수단은 도 1 의 메모리 칩 (102) (예를 들어, 메모리 디바이스), 하나 이상의 다른 디바이스들, 또는 하나 이상의 다른 모듈들을 포함할 수도 있다.
PoP 구조는 또한, 제 1 논리 함수를 수행하는 수단 또는 제 2 논리 함수를 수행하는 수단 중 적어도 하나와 데이터를 저장하는 수단 사이에서 전기 신호들을 라우팅하는 수단을 포함할 수도 있다. 전기 신호들을 라우팅하는 수단은 제 1 논리 함수를 수행하는 수단과 제 2 논리 함수를 수행하는 수단 사이에 있을 수도 있다. 전기 신호들을 라우팅하는 수단은 몰드 내에 형성된 구리 충진형 비아들을 포함할 수도 있다. 예를 들어, 전기 신호들을 라우팅하는 수단은 도 1 의 광 한정성 몰드 (108) 를 포함할 수도 있다.
전술의 개시된 디바이스들 및 기능들은 컴퓨터 판독가능 매체들 상에 저장된 컴퓨터 파일들 (예를 들어, RTL, GDSII, GERBER 등) 에 설계 및 구성될 수도 있다. 일부 또는 모든 그러한 파일들은 그러한 파일들에 기초하여 디바이스들을 제조하기 위한 제조 핸들러들에 제공될 수도 있다. 결과적인 제품들은 웨이퍼들을 포함하고, 웨이퍼들은 그 후 다이들로 절단되고 칩들로 패키징된다. 그 후, 칩들은 상기 설명된 디바이스들에서 이용된다. 도 5 는 전자 디바이스 제작 프로세스 (500) 의 특정 예시적인 양태를 도시한다.
물리적 디바이스 정보 (502) 는 리서치 컴퓨터 (506) 에서와 같이 제작 프로세스 (500) 에서 수신된다. 물리적 디바이스 정보 (502) 는 도 1 의 PoP 구조 (100) 의 물리적 특성과 같이 반도체 디바이스의 적어도 하나의 물리적 특성을 나타내는 설계 정보를 포함할 수도 있다. 예를 들어, 물리적 디바이스 정보 (502) 는 물리적 파라미터들, 재료 특성들, 및 리서치 컴퓨터 (506) 에 커플링된 사용자 인터페이스 (504) 를 통해 입력되는 구조 정보를 포함할 수도 있다. 리서치 컴퓨터 (506) 는 메모리 (510) 와 같은 컴퓨터 판독가능 매체에 커플링된 하나 이상의 프로세싱 코어들과 같은 프로세서 (508) 를 포함한다. 메모리 (510) 는, 프로세서 (508) 로 하여금 물리적 디바이스 정보 (502) 를 변환하여 파일 포맷과 부합시키고 라이브러리 파일 (512) 을 생성하게 하도록 실행가능한 컴퓨터 판독가능 명령들을 저장할 수도 있다.
특정 양태에 있어서, 라이브러리 파일 (512) 은 변환된 설계 정보를 포함한 적어도 하나의 데이터 파일을 포함한다. 예를 들어, 라이브러리 파일 (512) 은, 전자 설계 자동화 (EDA) 툴 (520) 과의 사용을 위해 제공되는 도 1 의 PoP 구조 (100) 를 포함한 반도체 디바이스들의 라이브러리를 포함할 수도 있다.
라이브러리 파일 (512) 은, 메모리 (518) 에 커플링된 하나 이상의 프로세싱 코어들과 같은 프로세서 (516) 를 포함한 설계 컴퓨터 (514) 에서 EDA 툴 (520) 과 함께 사용될 수도 있다. EDA 툴 (520) 은 설계 컴퓨터 (514) 의 사용자로 하여금 라이브러리 파일 (512) 을 사용하여 도 1 의 PoP 구조 (100) 를 포함한 회로를 설계할 수 있게 하기 위해 메모리 (518) 에서의 프로세서 실행가능 명령들로서 저장될 수도 있다. 예를 들어, 설계 컴퓨터 (514) 의 사용자는 설계 컴퓨터 (514) 에 커플링된 사용자 인터페이스 (524) 를 통해 회로 설계 정보 (522) 를 입력할 수도 있다. 회로 설계 정보 (522) 는 도 1 의 PoP 구조 (100) 와 같은 반도체 디바이스의 적어도 하나의 물리적 특성을 나타내는 설계 정보를 포함할 수도 있다. 예시하기 위해, 회로 설계 특성은 회로 설계에서의 특정 회로들의 식별 및 다른 엘리먼트들에 대한 관계들, 포지셔닝 정보, 피처 사이즈 정보, 상호접속 정보, 또는 전자 디바이스의 물리적 특성을 나타내는 다른 정보를 포함할 수도 있다.
설계 컴퓨터 (514) 는 회로 설계 정보 (522) 를 포함한 설계 정보를 변환하여 파일 포맷과 부합하도록 구성될 수도 있다. 예시하기 위해, 파일 형성은 평면 기하학적 형상들, 텍스트 라벨들, 및 그래픽 데이터 시스템 (GDSII) 파일 포맷과 같은 계위적 포맷에서의 회로 레이아웃에 관한 다른 정보를 나타내는 데이터베이스 바이너리 파일 포맷을 포함할 수도 있다. 설계 컴퓨터 (514) 는, 다른 회로들 또는 정보에 부가하여, 도 1 의 PoP 구조 (100) 를 기술하는 정보를 포함하는 GDSII 파일 (526) 과 같은 변환된 설계 정보를 포함한 데이터 파일을 생성하도록 구성될 수도 있다. 예시하기 위하여, 데이터 파일은, 도 1 의 PoP 구조 (100) 를 포함하고 또한 SOC 내의 추가 전자 회로들 및 컴포넌트들을 포함하는 시스템-온-칩 (SOC) 또는 칩 인터포저 컴포넌트에 대응하는 정보를 포함할 수도 있다.
GDSII 파일 (526) 은 GDSII 파일 (526) 에서의 변환된 정보에 따라 도 1 의 PoP 구조 (100) 를 제작하기 위해 제조 프로세스 (528) 에서 수신될 수도 있다. 예를 들어, 디바이스 제작 프로세스는, 대표적인 마스크 (532) 로서 도 5 에 도시된, 포토리소그래피 프로세싱과 사용될 마스크들과 같은 하나 이상의 마스크들을 생성하기 위해 마스크 제작기 (530) 에 GDSII 파일 (526) 을 제공하는 것을 포함할 수도 있다. 마스크 (532) 는, 대표적인 다이 (536) 와 같은 다이들로 분리되고 테스팅될 수도 있는 하나 이상의 웨이퍼들 (533) 을 생성하기 위해 제조 프로세스 동안 사용될 수도 있다. 다이 (536) 는 도 1 의 PoP 구조 (100) 를 포함한 회로를 포함한다.
특정 양태에 있어서, 제조 프로세스 (528) 는 프로세서 (534) 에 의해 개시 또는 제어될 수도 있다. 프로세서 (534) 는, 컴퓨터 판독가능 명령들 또는 프로세서 판독가능 명령들과 같은 실행가능 명령들을 포함하는 메모리 (535) 에 액세스할 수도 있다. 실행가능 명령들은, 프로세서 (534) 와 같은 컴퓨터에 의해 실행가능한 하나 이상의 명령들을 포함할 수도 있다.
제조 프로세스 (528) 는, 전체적으로 자동화되거나 부분적으로 자동화된 제조 시스템에 의해 구현될 수도 있다. 예를 들어, 제조 프로세스 (528) 는 자동화될 수도 있고, 스케줄에 따라 프로세싱 단계들을 수행할 수도 있다. 제조 시스템은 하나 이상의 동작들을 수행하여 전자 디바이스를 형성하기 위한 제조 장비 (예를 들어, 프로세싱 툴들) 를 포함할 수도 있다. 예를 들어, 제조 장비는 집적 회로 제작 프로세스들 (예를 들어, 습식 에칭, 화학 기상 에칭, 건식 에칭, 증착, 화학 기상 증착, 평탄화, 리소그래피, 인시츄 베이킹, 또는 이들의 조합) 을 사용하여 도 2a 내지 도 2h 를 참조하여 설명된 프로세스들 중 하나 이상을 수행하도록 구성될 수도 있다.
제조 시스템은 분산형 아키텍처 (예를 들어, 계위) 를 가질 수도 있다. 예를 들어, 제조 시스템은 프로세서 (534) 와 같은 하나 이상의 프로세서들, 메모리 (535) 와 같은 하나 이상의 메모리들, 및/또는 분산형 아키텍처에 따라 분산된 제어기들을 포함할 수도 있다. 분산형 아키텍처는, 하나 이상의 저레벨 시스템들의 동작들을 제어 또는 개시하는 고레벨 프로세서를 포함할 수도 있다. 예를 들어, 제조 프로세스 (528) 의 고레벨 부분은 프로세서 (534) 와 같은 하나 이상의 프로세서들을 포함할 수도 있으며, 저레벨 시스템들은 하나 이상의 대응하는 제어기들을 각각 포함할 수도 있거나 또는 하나 이상의 대응하는 제어기들에 의해 제어될 수도 있다. 특정 저레벨 시스템의 특정 제어기는 고레벨 시스템으로부터 하나 이상의 명령들 (예를 들어, 커맨드들) 을 수신할 수도 있고, 종속 모듈들 또는 프로세스 툴들에 서브-커맨드들을 발행할 수도 있고, 그리고 스테이터스 데이터를 고레벨 시스템으로 다시 통신할 수도 있다. 하나 이상의 저레벨 시스템들 각각은 제조 장비 (예를 들어, 프로세싱 툴들) 의 하나 이상의 대응하는 피스들과 연관될 수도 있다. 특정 양태에 있어서, 제조 시스템은, 제조 시스템에 분산된 다중의 프로세서들을 포함할 수도 있다. 예를 들어, 제조 시스템의 저레벨 시스템 컴포넌트의 제어기는 프로세서 (534) 와 같은 프로세서를 포함할 수도 있다.
대안적으로, 프로세서 (534) 는 고레벨 시스템의 부분, 서브시스템, 또는 제조 시스템의 컴포넌트일 수도 있다. 다른 양태에 있어서, 프로세서 (534) 는 다양한 레벨들에서의 분산 프로세싱 및 제조 시스템의 컴포넌트들을 포함한다.
다이 (536) 는 패키징 프로세스 (538) 에 제공될 수도 있으며, 여기서, 다이 (536) 는 대표적인 패키지 (540) 로 통합된다. 예를 들어, 패키지 (540) 는 단일 다이 (536), 또는 PoP 배열과 같은 다중의 다이들을 포함할 수도 있다. 패키지 (540) 는 JEDEC (Joint Electron Device Engineering Council) 표준들과 같은 하나 이상의 표준들 또는 사양들에 부합하도록 구성될 수도 있다.
패키지 (540) 에 관한 정보는, 예컨대, 컴퓨터 (546) 에 저장된 컴포넌트 라이브러리를 통해 다양한 제품 설계자들에 분배될 수도 있다. 컴퓨터 (546) 는 메모리 (550) 에 커플링된 하나 이상의 프로세싱 코어들과 같은 프로세서 (548) 를 포함할 수도 있다. 인쇄 회로 보드 (PCB) 툴은 사용자 인터페이스 (544) 를 통해 컴퓨터 (546) 의 사용자로부터 수신된 PCB 설계 정보 (542) 를 프로세싱하기 위해 메모리 (550) 에 프로세서 실행가능 명령들로서 저장될 수도 있다. PCB 설계 정보 (542) 는 회로 보드 상의 패키징된 전자 디바이스의 물리적 포지셔닝 정보를 포함할 수도 있으며, 패키징된 전자 디바이스는 도 1 의 PoP 구조 (100) 를 포함한 패키지 (540) 에 대응한다.
컴퓨터 (546) 는 트레이스들 및 비아들과 같은 전기 연결들의 레이아웃뿐 아니라 회로 보드 상의 패키징된 전자 디바이스의 물리적 포지셔닝 정보를 포함하는 데이터를 갖는 GERBER 파일 (552) 과 같은 데이터 파일을 생성하기 위해 PCB 설계 정보 (542) 를 변환하도록 구성될 수도 있으며, 패키징된 전자 디바이스는 도 1 의 PoP 구조 (100) 를 포함한 패키지 (540) 에 대응한다. 다른 양태들에 있어서, 변환된 PCB 설계 정보에 의해 생성된 데이터 파일은 GERBER 포맷 이외의 포맷을 가질 수도 있다.
GERBER 파일 (552) 은 보드 어셈블리 프로세스 (554) 에서 수신되고, GERBER 파일 (552) 내에 저장된 설계 정보에 따라 제작된 대표적인 PCB (556) 와 같은 PCB들을 생성하기 위해 사용될 수도 있다. 예를 들어, GERBER 파일 (552) 은 PCB 생산 프로세스의 다양한 단계들을 수행하기 위해 하나 이상의 머신들에 업로딩될 수도 있다. PCB (556) 에는, 대표적인 인쇄 회로 어셈블리 (PCA) (558) 를 형성하기 위해 패키지 (540) 를 포함한 전자 컴포넌트들이 팝퓰레이팅될 수도 있다.
PCA (558) 는 제품 제작기 (560) 에서 수용되고, 제 1 대표적인 전자 디바이스 (562) 및 제 2 대표적인 전자 디바이스 (564) 와 같은 하나 이상의 전자 디바이스들로 통합될 수도 있다. 예시적인 비-한정적인 예로서, 제 1 대표적인 전자 디바이스 (562), 제 2 대표적인 전자 디바이스 (564), 또는 이들 양자는 셋탑 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 개인용 디지털 보조기 (PDA), 고정 위치 데이터 유닛, 및 컴퓨터로부터 선택될 수도 있고, 이들에 도 1 의 PoP 구조 (100) 가 통합된다. 다른 예시적인 비-한정적인 예로서, 도 5 를 참조하면, 전자 디바이스들 (562 및 564) 중 하나 이상은 무선 통신 디바이스일 수도 있다. 다른 예시적인 비-한정적인 예로서, 전자 디바이스들 (562 및 564) 중 하나 이상은 또한, 모바일 폰들, 핸드-헬드 개인용 통신 시스템즈 (PCS) 유닛들, 개인용 데이터 보조기들과 같은 휴대용 데이터 유닛들, 글로벌 포지셔닝 시스템 (GPS) 인에이블드 디바이스들, 네비게이션 디바이스들, 미터 판독 장비와 같은 고정 위치 데이터 유닛들, 또는 데이터 또는 컴퓨터 명령들을 저장 또는 취출하는 임의의 다른 디바이스, 또는 이들의 임의의 조합과 같은 원격 유닛들일 수도 있다. 도 5 가 본 개시의 교시들에 따른 원격 유닛들을 도시하지만, 본 개시는 이들 도시된 유닛들로 한정되지 않는다. 본 개시의 양태들은, 메모리 및 온-칩 회로부를 포함한 능동 집적 회로부를 포함하는 임의의 디바이스에서 적절히 채용될 수도 있다.
도 1 의 PoP 구조 (100) 를 포함하는 디바이스는, 예시적인 제작 프로세스 (500) 에서 기술된 바와 같이, 제조되고 프로세싱되고 전자 디바이스에 통합될 수도 있다. 도 1 내지 도 4 에 대하여 개시된 양태들의 하나 이상의 양태들은 다양한 프로세싱 스테이지들에, 예컨대, 라이브러리 파일 (512), GDSII 파일 (526), 및 GERBER 파일 (552) 내에 포함될 수도 있을 뿐 아니라 리서치 컴퓨터 (506) 의 메모리 (510), 설계 컴퓨터 (514) 의 메모리 (518), 컴퓨터 (546) 의 메모리 (550), 보드 어셈블리 프로세스 (554) 에서와 같이 다양한 스테이지들에서 사용된 하나 이상의 다른 컴퓨터들 또는 프로세서들 (도시 안됨) 의 메모리에 저장될 수도 있고, 또한, 마스크 (532), 다이 (536), 패키지 (540), PCA (558), 프로토타입 회로들 또는 디바이스들 (도시 안됨) 과 같은 다른 제품들, 또는 이들의 임의의 조합과 같은 하나 이상의 다른 물리적 양태들에 통합될 수도 있다. 다양한 대표적인 스테이지들이 도 1 내지 도 6 을 참조하여 도시되지만, 다른 양태들에 있어서, 더 적은 스테이지들이 사용될 수도 있거나 추가적인 스테이지들이 포함될 수도 있다. 유사하게, 도 5 의 프로세스 (500) 는 제작 프로세스 (500) 의 다양한 스테이지들을 수행하는 하나 이상의 엔터티들에 의해 또는 단일 엔터티에 의해 수행될 수도 있다.
당업자는 본 명세서에 개시된 양태들과 관련하여 설명된 다양한 예시적인 논리 블록들, 구성들, 모듈들, 회로들, 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이들 양자의 조합들로서 구현될 수도 있음을 추가로 인식할 것이다. 다양한 예시적인 컴포넌트들, 블록들, 구성들, 모듈들, 회로들 및 단계들이 일반적으로 그들의 기능의 관점에서 상기 기술되었다. 그러한 기능이 하드웨어로서 구현될지 또는 소프트웨어로서 구현될지는 전체 시스템에 부과된 설계 제약들 및 특정 어플리케이션에 의존한다. 당업자는 설명된 기능을 각각의 특정 어플리케이션에 대하여 다양한 방식으로 구현할 수도 있지만, 그러한 구현의 결정들이 본 개시의 범위로부터의 일탈을 야기하는 것으로서 해석되지는 않아야 한다.
본 명세서에 개시된 양태들과 관련하여 설명된 방법 또는 알고리즘의 단계들은 하드웨어에서, 프로세서에 의해 실행되는 소프트웨어 모듈에서, 또는 이들 양자의 조합에서 직접 구현될 수도 있다. 소프트웨어 모듈은 랜덤 액세스 메모리 (RAM), 플래시 메모리, 판독 전용 메모리 (ROM), 프로그래밍가능 판독 전용 메모리 (PROM), 소거가능한 프로그래밍가능 판독 전용 메모리 (EPROM), 전기적으로 소거가능한 프로그래밍가능 판독 전용 메모리 (EEPROM), 레지스터들, 하드 디스크, 착탈가능 디스크, 컴팩트 디스크 판독 전용 메모리 (CD-ROM), 또는 당업계에 공지된 임의의 다른 형태의 저장 매체에 상주할 수도 있다. 예시적인 비-일시적인 (예를 들어, 유형의) 저장 매체는, 프로세서가 저장 매체로부터 정보를 판독할 수 있고 저장 매체에 정보를 기입할 수 있도록 프로세서에 커플링된다. 대안적으로, 저장 매체는 프로세서에 통합될 수도 있다. 프로세서 및 저장 매체는 주문형 집적 회로 (ASIC) 에 상주할 수도 있다. ASIC 는 컴퓨팅 디바이스 또는 사용자 단말기에 상주할 수도 있다. 대안적으로, 프로세서 및 저장 매체는 컴퓨팅 디바이스 또는 사용자 단말기에 별개의 컴포넌트들로서 상주할 수도 있다.
개시된 양태들의 상기 설명은 당업자로 하여금 개시된 양태들을 제조 또는 이용할 수 있도록 제공된다. 이들 양태들에 대한 다양한 수정들은 당업자에게 용이하게 자명할 것이며, 본 명세서에서 정의된 원리들은 본 개시의 범위로부터 일탈함없이 다른 양태들에 적용될 수도 있다. 따라서, 본 개시는 본 명세서에서 설명된 양태들로 한정되도록 의도되지 않으며, 다음의 청구항들에 의해 정의된 바와 같은 원리들 및 신규한 특징들과 부합하는 가능한 최광의 범위를 부여받아야 한다.

Claims (30)

  1. 패키지-온-패키지 (PoP) 구조로서,
    제 1 다이;
    제 2 다이;
    상기 제 1 다이와 상기 제 2 다이 사이의 몰드로서, 상기 몰드는 장벽 및 시드 퇴적층 및 구리를 포함하는 비아들을 포함하고, 상기 장벽 및 시드 퇴적층은 상기 몰드로부터 상기 구리를 분리하도록 구성되는, 상기 몰드; 및
    상기 비아들에 의해 상기 제 1 다이에 및 상기 제 2 다이에 전기적으로 커플링하도록 구성된 메모리 디바이스를 포함하는, 패키지-온-패키지 (PoP) 구조.
  2. 제 1 항에 있어서,
    상기 몰드는 광-유전체 몰드를 포함하는, 패키지-온-패키지 (PoP) 구조.
  3. 제 1 항에 있어서,
    상기 비아들은,
    상기 메모리 디바이스와 상기 제 1 다이 사이에서 제 1 전기 신호들을 라우팅하고; 그리고
    상기 메모리 디바이스와 상기 제 2 다이 사이에서 제 2 전기 신호들을 라우팅하도록
    구성되는, 패키지-온-패키지 (PoP) 구조.
  4. 제 3 항에 있어서,
    상기 비아들에 전기적으로 커플링하도록 구성된 저부 인터포저를 더 포함하고,
    상기 제 1 전기 신호들은 상기 저부 인터포저를 경유하여 상기 메모리 디바이스와 상기 제 1 다이 사이에서 라우팅되고, 상기 제 2 전기 신호들은 상기 저부 인터포저를 경유하여 상기 메모리 디바이스와 상기 제 2 다이 사이에서 라우팅되는, 패키지-온-패키지 (PoP) 구조.
  5. 제 1 항에 있어서,
    상기 메모리 디바이스는 와이드 입력/출력 (I/O) 메모리 디바이스를 포함하는, 패키지-온-패키지 (PoP) 구조.
  6. 제 5 항에 있어서,
    상기 와이드 I/O 메모리 디바이스는 1700개 I/O 포트들과 2000개 I/O 포트들 사이의 I/O 포트들을 포함하는, 패키지-온-패키지 (PoP) 구조.
  7. 제 1 항에 있어서,
    상기 메모리 디바이스는 상기 PoP 구조의 제 1 패키지에 포함되는, 패키지-온-패키지 (PoP) 구조.
  8. 제 1 항에 있어서,
    상기 제 1 다이, 상기 제 2 다이, 및 상기 비아들은 상기 PoP 구조의 제 2 패키지에 포함되는, 패키지-온-패키지 (PoP) 구조.
  9. 제 1 항에 있어서,
    상기 제 1 다이, 상기 제 2 다이, 상기 메모리 디바이스, 및 상기 비아들은 무선 디바이스, 통신 디바이스, 개인용 디지털 보조기 (PDA), 네비게이션 디바이스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 고정 위치 데이터 유닛, 및 컴퓨터에 통합되는, 패키지-온-패키지 (PoP) 구조.
  10. 패키지-온-패키지 (PoP) 구조를 형성하기 위한 방법으로서,
    제 1 다이 및 제 2 다이를 저부 인터포저에 커플링하는 단계;
    상기 제 1 다이, 상기 제 2 다이, 및 상기 저부 인터포저 상에 몰드를 형성하는 단계;
    상기 몰드 내에 하나 이상의 비아들을 에칭하는 단계로서, 상기 하나 이상의 비아들은 상기 제 1 다이와 상기 제 2 다이 사이에 위치되는, 상기 하나 이상의 비아들을 에칭하는 단계;
    상기 하나 이상의 비아들을 구리로 충진하기 전에 장벽 및 시드 퇴적층을 상기 하나 이상의 비아들에 퇴적하는 단계로서, 상기 장벽 및 시드 퇴적층은 상기 몰드로부터 상기 구리를 분리하도록 구성되는, 상기 퇴적하는 단계; 및
    하나 이상의 비아들을 갖는 인터포저를 형성하기 위해 상기 하나 이상의 비아들을 구리로 충진하는 단계를 포함하는, 패키지-온-패키지 (PoP) 구조를 형성하기 위한 방법.
  11. 제 10 항에 있어서,
    상기 몰드는 광-유전체 몰드를 포함하는, 패키지-온-패키지 (PoP) 구조를 형성하기 위한 방법.
  12. 제 10 항에 있어서,
    상기 하나 이상의 비아들은 상기 저부 인터포저에 전기적으로 커플링되고, 상기 저부 인터포저는 상기 제 1 다이에 및 상기 제 2 다이에 전기적으로 커플링되는, 패키지-온-패키지 (PoP) 구조를 형성하기 위한 방법.
  13. 제 10 항에 있어서,
    상기 제 1 다이, 상기 제 2 다이, 및 상기 인터포저에 메모리 디바이스를 커플링하는 단계를 더 포함하고,
    상기 인터포저는 상기 메모리 디바이스와 상기 제 1 다이 또는 상기 제 2 다이 중 적어도 하나 사이에 전기 신호들을 라우팅하도록 구성되는, 패키지-온-패키지 (PoP) 구조를 형성하기 위한 방법.
  14. 제 13 항에 있어서,
    상기 PoP 구조는 상기 인터포저, 상기 제 1 다이, 상기 제 2 다이, 상기 저부 인터포저, 및 상기 메모리 디바이스를 포함하는, 패키지-온-패키지 (PoP) 구조를 형성하기 위한 방법.
  15. 제 13 항에 있어서,
    상기 메모리 디바이스는 와이드 입력/출력 (I/O) 메모리 디바이스를 포함하는, 패키지-온-패키지 (PoP) 구조를 형성하기 위한 방법.
  16. 제 15 항에 있어서,
    상기 와이드 I/O 메모리 디바이스는 1700개 I/O 포트들과 2000개 I/O 포트들 사이의 I/O 포트들을 포함하는, 패키지-온-패키지 (PoP) 구조를 형성하기 위한 방법.
  17. 제 13 항에 있어서,
    상기 메모리 디바이스는 상기 PoP 구조의 제 1 패키지에 포함되는, 패키지-온-패키지 (PoP) 구조를 형성하기 위한 방법.
  18. 제 17 항에 있어서,
    상기 제 1 다이, 상기 제 2 다이, 및 상기 인터포저는 상기 PoP 구조의 제 2 패키지에 포함되는, 패키지-온-패키지 (PoP) 구조를 형성하기 위한 방법.
  19. 제 10 항에 있어서,
    상기 제 1 다이 및 상기 제 2 다이를 상기 저부 인터포저에 커플링하는 단계는 제조 장비를 사용하여 수행되고, 상기 몰드를 형성하는 단계는 상기 제조 장비를 사용하여 수행되고, 상기 하나 이상의 비아들을 에칭하는 단계는 상기 제조 장비를 사용하여 수행되고, 상기 하나 이상의 비아들을 상기 구리로 충진하는 단계는 상기 제조 장비를 사용하여 수행되는, 패키지-온-패키지 (PoP) 구조를 형성하기 위한 방법.
  20. 패키지-온-패키지 (PoP) 구조를 형성하기 위한 데이터를 포함하는 비-일시적인 컴퓨터 판독가능 저장 매체로서,
    상기 데이터는, 제조 장비에 의해 사용될 경우, 상기 제조 장비로 하여금
    제 1 다이 및 제 2 다이를 저부 인터포저 상에 커플링하게 하고;
    상기 제 1 다이, 상기 제 2 다이, 및 상기 저부 인터포저 상에 몰드를 형성하게 하고;
    상기 몰드 내에 하나 이상의 비아들을 에칭하게 하는 것으로서, 상기 하나 이상의 비아들은 상기 제 1 다이와 상기 제 2 다이 사이에 위치되는, 상기 하나 이상의 비아들을 에칭하게 하고; 그리고
    하나 이상의 비아들을 갖는 인터포저를 형성하기 위해 상기 하나 이상의 비아들을 구리로 충진하게 하고,
    상기 데이터는 추가로, 상기 제조 장비로 하여금 상기 하나 이상의 비아들을 상기 구리로 충진하기 전에 장벽 및 시드 퇴적층을 상기 하나 이상의 비아들에 퇴적하게 하고, 상기 장벽 및 시드 퇴적층은 상기 몰드로부터 상기 구리를 분리하도록 구성되는, 비-일시적인 컴퓨터 판독가능 저장 매체.
  21. 제 20 항에 있어서,
    상기 몰드는 광-유전체 몰드를 포함하는, 비-일시적인 컴퓨터 판독가능 저장 매체.
  22. 제 20 항에 있어서,
    상기 하나 이상의 비아들은 상기 저부 인터포저에 전기적으로 커플링되고, 상기 저부 인터포저는 상기 제 1 다이에 및 상기 제 2 다이에 전기적으로 커플링되는, 비-일시적인 컴퓨터 판독가능 저장 매체.
  23. 제 20 항에 있어서,
    상기 데이터는 추가로, 상기 제조 장비로 하여금 상기 제 1 다이, 상기 제 2 다이, 및 상기 인터포저에 메모리 디바이스를 커플링하게 하고,
    상기 인터포저는 상기 메모리 디바이스와 상기 제 1 다이 또는 상기 제 2 다이 중 적어도 하나 사이에 전기 신호들을 라우팅하도록 구성되는, 비-일시적인 컴퓨터 판독가능 저장 매체.
  24. 제 23 항에 있어서,
    상기 PoP 구조는 상기 인터포저, 상기 제 1 다이, 상기 제 2 다이, 상기 저부 인터포저, 및 상기 메모리 디바이스를 포함하는, 비-일시적인 컴퓨터 판독가능 저장 매체.
  25. 제 23 항에 있어서,
    상기 메모리 디바이스는 와이드 입력/출력 (I/O) 메모리 디바이스를 포함하는, 비-일시적인 컴퓨터 판독가능 저장 매체.
  26. 제 25 항에 있어서,
    상기 와이드 I/O 메모리 디바이스는 1700개 I/O 포트들과 2000개 I/O 포트들 사이의 I/O 포트들을 포함하는, 비-일시적인 컴퓨터 판독가능 저장 매체.
  27. 제 23 항에 있어서,
    상기 메모리 디바이스는 상기 PoP 구조의 제 1 패키지에 포함되고, 상기 제 1 다이, 상기 제 2 다이, 및 상기 인터포저는 상기 PoP 구조의 제 2 패키지에 포함되는, 비-일시적인 컴퓨터 판독가능 저장 매체.
  28. 삭제
  29. 패키지-온-패키지 (PoP) 구조로서,
    제 1 논리 함수를 수행하는 수단;
    제 2 논리 함수를 수행하는 수단;
    데이터를 저장하는 수단으로서, 상기 데이터를 저장하는 수단은 상기 제 1 논리 함수를 수행하는 수단에 커플링되고 그리고 상기 제 2 논리 함수를 수행하는 수단에 커플링되는, 상기 데이터를 저장하는 수단; 및
    상기 제 1 논리 함수를 수행하는 수단 또는 상기 제 2 논리 함수를 수행하는 수단 중 적어도 하나와 상기 데이터를 저장하는 수단 사이에서 전기 신호들을 라우팅하는 수단으로서, 상기 전기 신호들을 라우팅하는 수단은 상기 제 1 논리 함수를 수행하는 수단과 상기 제 2 논리 함수를 수행하는 수단 사이에 있고, 상기 전기 신호들을 라우팅하는 수단은 몰드 내에 형성된 비아들을 포함하고, 상기 비아들은 장벽 및 시드 퇴적층 및 구리를 포함하고, 상기 장벽 및 시드 퇴적층은 상기 몰드로부터 상기 구리를 분리하도록 구성되는, 상기 전기 신호들을 라우팅하는 수단을 포함하는, 패키지-온-패키지 (PoP) 구조.
  30. 제 29 항에 있어서,
    상기 몰드는 광-유전체 몰드를 포함하는, 패키지-온-패키지 (PoP) 구조.
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