JP4714049B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Description

本発明は、半導体装置及び半導体装置の製造方法に関する。
従来から、回路素子が形成された半導体チップと、キャパシタ素子が形成されたキャパシタチップとが積層された半導体装置が提案されている（例えば、特許文献１参照）。
特開平１１−３９６９（第１−８頁、第１−８図）
特許文献１の技術では、回路素子が形成された半導体チップと、キャパシタ素子が形成されたキャパシタチップとが、ボンディングワイヤを介して接続されている。ここで、ボンディングワイヤは、急激な角度で曲げられると折れてしまう傾向にある。これにより、回路素子が形成された半導体チップや、キャパシタ素子が形成されたキャパシタチップにおいて、ボンディングワイヤの両端に接続されるボンディングパッドが距離を離して置かれることがある。このため、回路素子が形成される部分の面積を確保するために半導体チップの面積が大きくなる傾向にあり、実装面積が増大する傾向にある。
また、ボンディングワイヤの両端に接続されるボンディングパッドがキャパシタチップと距離を離して置かれる場合、ボンディングワイヤの長さが長くなる傾向にあり、信号が伝送される部分の経路長が長くなることがある。これにより、信号の伝送時間が長くなる傾向にある。
本発明の課題は、信号の伝送時間を短縮でき、実装面積を低減できる半導体装置及び半導体装置の製造方法を提供することにある。
本発明に係る半導体装置は、第１半導体チップと、キャパシタチップと、外部入力端子と、外部出力端子とを備える。第１半導体チップは、第１面と、第２面と、第１貫通電極と、第２貫通電極と、第３貫通電極とを有する。第１面は、第１回路素子が形成される面である。第２面は、第１面と反対側の面である。第１貫通電極は、第１面から第２面へ貫通し、第１回路素子と絶縁されている。第２貫通電極は、第１面から第２面へ貫通し、第１回路素子に電気的に接続されている。第３貫通電極は、第１面から第２面へ貫通し、第１回路素子に電気的に接続されている。キャパシタチップは、第１半導体チップの上に積層され、第３面を有する。第３面は、キャパシタ素子が形成される。キャパシタ素子は、第１半導体チップの周辺のコンデンサ部品として機能する。外部入力端子は、第１半導体チップに対してキャパシタチップと反対側に位置し、外部から信号が入力される。外部出力端子は、第１半導体チップに対してキャパシタチップと反対側に位置し、外部へ信号を出力する。外部入力端子及び外部出力端子のいずれか一方は、第１貫通電極を介してキャパシタ素子及び第２貫通電極に電気的に接続されている。外部入力端子及び外部出力端子の他方は、第３貫通電極を介して第１回路素子に接続されている。
この半導体装置では、外部入力端子及び外部出力端子のいずれか一方は、第１貫通電極を介してキャパシタ素子及び第２貫通電極に電気的に接続されている。すなわち、キャパシタ素子には、第１貫通電極を介して外部から信号を入力することができる。あるいは、キャパシタ素子は、第１貫通電極を介して外部へ信号を出力することができる。これにより、ボンディングワイヤを介して接続される場合に比べて、キャパシタ素子に対して信号を受け渡しする際に、電極の配置の自由度を増加でき、信号が伝送される部分の経路長を低減できる。
このように、電極の配置の自由度を増加でき、信号が伝送される部分の経路長を低減できるため、実装面積を低減でき、信号の伝送時間を短縮できる。
本発明に係る半導体装置の製造方法は、第１ステップと、第２ステップと、第３ステップと、第４ステップとを備える。第１ステップでは、第１半導体チップが準備される。第１半導体チップは、第１面と、第２面とを有する。第１面は、第１回路素子が形成される面である。第２面は、第１面と反対側の面である。第２ステップでは、第１半導体チップの第１面に第１回路素子が形成される。第３ステップでは、第１貫通電極と、第２貫通電極と、第３貫通電極とが形成される。第１貫通電極は、第１面から第２面へ貫通し、第１回路素子と絶縁されている。第２貫通電極は、第１面から第２面へ貫通し、第１回路素子に電気的に接続されている。第３貫通電極は、第１面から第２面へ貫通し、第１回路素子に電気的に接続されている。第４ステップでは、キャパシタチップが、第１半導体チップの上に積層される。キャパシタチップは、第３面を有する。第３面には、キャパシタ素子が形成される。キャパシタ素子は、第１半導体チップの周辺のコンデンサ部品として機能する。第４ステップでは、外部入力端子と外部出力端子とのいずれか一方が第１貫通電極を介してキャパシタ素子及び第２貫通電極に電気的に接続され、外部入力端子及び外部出力端子の他方が第３貫通電極を介して第１回路素子に接続される。外部入力端子は、第１半導体チップに対してキャパシタチップと反対側に位置する。外部入力端子には、外部から信号が入力される。外部出力端子は、第１半導体チップに対してキャパシタチップと反対側に位置する。外部出力端子は、外部へ信号を出力する。
この半導体装置の製造方法では、第４ステップにおいて、外部入力端子及び外部出力端子のいずれか一方が第１貫通電極を介してキャパシタ素子及び第２貫通電極に電気的に接続される。すなわち、キャパシタ素子には、第１貫通電極を介して外部から信号を入力することができる。あるいは、キャパシタ素子は、第１貫通電極を介して外部へ信号を出力することができる。これにより、ボンディングワイヤを介して接続される場合に比べて、キャパシタ素子に対して信号を受け渡しする際に、電極の配置の自由度を増加でき、信号が伝送される部分の経路長を低減できる。
このように、電極の配置の自由度を増加でき、信号が伝送される部分の経路長を低減できるため、実装面積を低減でき、信号の伝送時間を短縮できる。
本発明に係る半導体装置では、電極の配置の自由度を増加でき、信号が伝送される部分の経路長を低減できるため、実装面積を低減でき、信号の伝送時間を短縮できる。
本発明に係る半導体装置の製造方法では、電極の配置の自由度を増加でき、信号が伝送される部分の経路長を低減できるため、実装面積を低減でき、信号の伝送時間を短縮できる。
本発明の実施形態に係る半導体装置の概略断面図を図１に示す。図１のII-II断面図を図２に示す。図１のIII-III断面図を図３に示す。半導体装置の等価回路図を図４に示す。なお、図１では、半導体基板の間に封止されている封止樹脂の図示が省略されている。図３では、回路素子が破線で示されている。
（半導体装置の概略構成）
半導体装置の概略構成を主として図１を参照しながら説明する。
半導体装置１は、主として、第１半導体基板１０，キャパシタチップ２０，第３半導体基板３０，第４半導体基板４０，外部入力端子２，外部出力端子３，グランド出力端子４，インターポーザ５，第１再配線５１及び第２再配線５２を備える。
第１半導体基板１０，キャパシタチップ２０，第３半導体基板３０及び第４半導体基板４０は、インターポーザ５の上に略平行に積層されている。
ここで、第１半導体基板１０には、回路素子（図３に示す回路素子１６参照）、第１１貫通電極１１，第１２貫通電極１２，第１３貫通電極１３，第１４貫通電極１４，第１５貫通電極１５，第１７貫通電極１７などが形成されている。第１１貫通電極１１，第１２貫通電極１２，第１３貫通電極１３及び第１７貫通電極１７は第１半導体基板１０を上面から下面へ貫通するように形成されている。これらにより、第１半導体基板１０の上面と下面とで電気信号を受け渡すことができるようになっている。第３半導体基板３０及び第４半導体基板４０も、第１半導体基板１０と同様である。
キャパシタチップ２０には、後述のキャパシタ素子Ｃ１（図５参照）が形成されている。すなわち、第１半導体基板１０，第３半導体基板３０及び第４半導体基板４０に比べてキャパシタチップ２０には簡易な素子が形成されているので、第１半導体基板１０，第３半導体基板３０及び第４半導体基板４０の面積が略同一であるのに対して、キャパシタチップ２０の面積は、第１半導体基板１０，第３半導体基板３０及び第４半導体基板４０の面積より小さくなっている。なお、キャパシタチップ２０は、第１半導体基板１０に対して、外部入力端子２及び外部出力端子３と反対側に位置しており、最も上側に積層されている。
第１再配線５１は、第１１貫通電極１１及び第１２貫通電極１２とキャパシタチップ２０とをつなぐように延びている。第２再配線５２は、第１３貫通電極１３とキャパシタチップ２０とをつなぐように延びている。
一方、インターポーザ５の下には、外部入力端子２，外部出力端子３，グランド出力端子４などが形成されている。インターポーザ５は、主として、絶縁性の樹脂で形成されており、貫通配線５３，貫通配線５５及び貫通配線５４などが形成されている。
（半導体装置の回路構成）
半導体装置の回路構成を主として図１及び図４を参照しながら説明する。
外部入力端子２は、貫通配線５５，第４１貫通電極４１及び第３１貫通電極３１を介して、第１１貫通電極１１に接続されている。第１１貫通電極１１は、第１再配線５１を介して、第１２貫通電極１２及び第１４貫通電極１４とへ分岐するように（図３参照）接続されている。
第１２貫通電極１２は、回路素子１６の入力側に接続されている。一方、回路素子１６の出力側には、第１７貫通電極１７（図３参照），第３７貫通電極３７，第４７貫通電極４７，貫通配線５３を介して、外部出力端子３に接続されている。
それに対して、第１４貫通電極１４は、半田ボール２４（図５参照）を介して、キャパシタチップ２０に形成されたキャパシタ素子Ｃ１の一方の電極に接続されている。他方の電極には、半田ボール２５（図５参照），第１５貫通電極１５，第２再配線５２，第１３貫通電極１３，第３３貫通電極３３，第４３貫通電極４３及び貫通配線５４を介して、グランド出力端子４が接続されている。グランド出力端子４はさらにグランドレベルに接続されている。
（半導体装置の概略動作）
半導体装置の概略動作を図１〜図４を参照しながら説明する。
外部入力端子２を介して外部から入力された信号は、貫通配線５５，第４１貫通電極４１，第３１貫通電極３１，第１１貫通電極１１を介して第１再配線５１へ伝達される。ここで、第１再配線５１へ伝達された信号に混入した高周波ノイズは、半田ボール２４，キャパシタ素子Ｃ１，半田ボール２５，第１３貫通電極１３，第３３貫通電極３３，第４３貫通電極４３，貫通配線５４及びグランド出力端子４を介して、グランドレベルへ逃がされる。
一方、第１再配線５１へ伝達されている信号は、高周波ノイズが除去された状態で、第１２貫通電極１２を介して回路素子１６へ入力される。
また、回路素子１６から出力された信号は、第１７貫通電極１７，第３７貫通電極３７，第４７貫通電極４７，貫通配線５３及び外部出力端子３を介して、外部へ出力される。
（キャパシタチップの詳細構成及び詳細動作）
キャパシタチップの拡大断面図を図５に示す。図５では、キャパシタチップの上下が図１と逆になるように示されている。
キャパシタチップ２０は、第２１面２０ａと第２２面２０ｂとを有する。第２１面２０ａには、主として、キャパシタ素子Ｃ１，半田ボール２４，半田ボール２５，金属ポスト２６，金属ポスト２７及び封止樹脂２８が形成されている。第２２面２０ｂは、第２１面２０ａと反対側の面である。
キャパシタ素子Ｃ１は、第２１面２０ａに沿って延びるように形成されている。キャパシタ素子Ｃ１は、主として、第１導電層２１，キャパシタ絶縁層２３，第２導電層２２を含む。第１導電層２１は、導電性の材質を主成分とし、第２１面２０ａの略全面に形成されている。キャパシタ絶縁層２３は、絶縁性の材質を主成分とし、第１導電層２１の上に形成されている。第２導電層２２は、導電性の材質を主成分とし、キャパシタ絶縁層２３の上に形成されている。さらに、保護膜２９は、第１導電層２１，キャパシタ絶縁層２３及び第２導電層２２を覆うように形成されている。
ここで、第１導電層２１は、例えば、５５μｍ×７５μｍの寸法になり、膜厚が約１００Åになるように形成されている。キャパシタ絶縁層２３は、例えば、ＳｉＯ２よりも比誘電率の大きな（例えば、比誘電率が約８００の）絶縁性の材質（例えば、Ｂａ−Ｓｒ−Ｔｉ−Ｏ系の材質又はＳｒ−Ｂｉ−Ｔａ−Ｏ系の材質）を主成分とし、５３μｍ×６０μｍの寸法になり、膜厚が約０．１５μｍになるように形成されている。第２導電層２２は、例えば、５０μｍ×５０μｍの寸法になり、膜厚が約１００Åになるように形成されている。これらが複数個配置されていることにより、キャパシタ素子Ｃ１は、通常の半導体メモリ素子に形成されるようなキャパシタ素子の静電容量（通常、０．１〜１．５ｐＦ程度）よりもかなり大きな静電容量（例えば、２０００〜３０００ｐＦ）を有するようになっている。すなわち、受け渡しされる信号の高周波ノイズを十分に除去することができるようになっている。
半田ボール２４は、金属ポスト２６を介して第２導電層２２に接続されている。半田ボール２５は、金属ポスト２７を介して第１導電層２１に接続されている。金属ポスト２６及び金属ポスト２７の間の隙間には、封止樹脂２８が満たされている。これらにより、キャパシタ素子Ｃ１の第１導電層２１と第２導電層２２とへ独立して電気的にアクセスすることが容易になっている。
（第１半導体基板の詳細構成及び詳細動作）
第１半導体基板の拡大断面図を図６に示す。図６では、第１半導体基板の上下が図１と逆になるように示されている。
第１半導体基板１０は、第１１面１０ａ，第１２面１０ｂ，第１１貫通電極１１，第１２貫通電極１２，第１３貫通電極１３（図１参照），・・・を有する。第１１面１０ａには、主として、回路素子１６，保護膜６２及び封止樹脂６１が形成されている。第１２面１０ｂは、第１１面１０ａと反対側の面である。第１２面１０ｂには、主として、保護膜６３が形成されている。また、第１１面１０ａから第１２面１０ｂへ貫通して電気的に接続するように、第１１貫通電極１１，第１２貫通電極１２，第１３貫通電極１３，第１７貫通電極１７（図１参照），・・・が形成されている。
第１１貫通電極１１は、主として、上部電極１１ａ，下部電極１１ｂ，スルーホール配線１１ｃ，連絡電極１１ｈ，連絡配線１１ｉ，金属ポスト１１ｆ，半田ボール１１ｇ，裏面配線１１ｄ及びランド１１ｅを有する。スルーホール配線１１ｃは、半導体基板１０を第１１面１０ａから第１２面１０へ貫通するように形成されている。上部電極１１ａと下部電極１１ｂとは、スルーホール配線１１ｃを介して電気的に接続されている。上部電極１１ａには、連絡配線１１ｉ，連絡電極１１ｈ，金属ポスト１１ｆを介して半田ボール１１ｇが接続されている。下部電極１１ｂには、裏面配線１１ｄを介してランド１１ｅが接続されている。これらにより、半田ボール１１ｇとランド１１ｅとが電気的に接続さている。
第１２貫通電極１２は、主として、上部電極１２ａ，下部電極１２ｂ，スルーホール配線１２ｃ，連絡電極１２ｈ，連絡配線１２ｉ，金属ポスト１２ｆ，半田ボール１２ｇ，裏面配線１２ｄ及びランド１２ｅを有する。スルーホール配線１２ｃは、半導体基板１０を第１１面１０ａから第１２面１０ｂへ貫通するように形成されている。上部電極１２ａと下部電極１２ｂとは、スルーホール配線１２ｃを介して電気的に接続されている。上部電極１２ａには、金属ポスト１２ｆを介して半田ボール１２ｇが接続されている。下部電極１２ｂには、裏面配線１２ｄを介してランド１２ｅが接続されている。これらにより、半田ボール１２ｇとランド１２ｅとが電気的に接続さている。
回路素子１６は、主として、内部回路１６ａと接続配線１６ｂとを有する。図６では、回路素子１６が簡略化のため単一の層で示されているが、第１半導体基板１０との間に層間膜があるなど、実際にはもっと複雑な構成をしているものとする。
ここで、第１１貫通電極１１と第１２貫通電極１２とを比較すると、第１１貫通電極１１が回路素子１６と絶縁されているのに対して、第１２貫通電極１２は、回路素子１６に電気的に接続されている。すなわち、第１２貫通電極１２は、上部電極１２ａ及び接続配線１６ｂを介して内部回路１６ａに接続されている点で、第１１貫通電極１１と異なる。これにより、第１２貫通電極１２を介して回路素子１６に信号を供給することができるようになっている。
また、第１３貫通電極１３と第１７貫通電極１７と（図１参照）を比較すると、第１３貫通電極１３が回路素子１６と絶縁されているのに対して、第１７貫通電極１７は、回路素子１６に電気的に接続されている。これにより、第１７貫通電極１７を介して回路素子１６から信号を出力することができるようになっている。さらに、キャパシタチップ２０のキャパシタ素子Ｃ１の第１導電層２１に電気的に接続された第１３貫通電極１３（図４，図５参照）が回路素子１６と絶縁されているため、回路素子１６に高周波ノイズを混入させることなくグランドレベルへ逃がすことができるようになっている。
（半導体装置の製造方法）
半導体装置の製造方法を図６〜図９に示す工程断面図，図５及び図１を用いて説明する。なお、第１１貫通電極１１及び第１２貫通電極１２に関して説明するが、他の貫通電極（第１３貫通電極１３，・・・）も同様に形成されるものとする。
準備工程Ｓ１では、図７（ａ）に示すように、第１半導体基板が準備される。ここで、第１半導体基板１０は、第１１面１０ａと第１２面１０ｂとを有している。
貫通電極形成工程Ｓ２では、図７（ｂ），（ｃ）及び図８（ａ）に示すように、第１１貫通電極１１及び第１２貫通電極１２が形成される。すなわち、図７（ｂ）に示すように、回路素子１６が形成されない領域（図６参照）において、第１１面１０ａから第１２面１０ｂへ向かう方向へ保護膜６２及び第１半導体基板１０を貫通するように、貫通孔７１，７２が形成される。次に、図７（ｃ）に示すように、貫通孔７１，７２の内壁面から第１２面１０ｂ側の開口近傍まで連続するように、絶縁層１８，１９が形成される。それから、図８（ａ）に示すように、貫通孔７１，７２に導電性の物質が埋められてスルーホール配線１１ｃ，１２ｃが形成される。
素子形成工程Ｓ３では、図８（ｂ），（ｃ）に示すように、第１半導体基板の第１１面に回路素子及び上部電極が形成される。すなわち、フォト工程などにより、第１半導体基板１０の第１面１０ａに回路素子１６（１６ａ，１６ｂ）が形成される。また、第１１貫通電極１１及び第１２貫通電極１２の上には、それぞれ、上部電極１１ａ及び上部電極１２ａが形成される。図８（ｂ）では、回路素子１６（１６ａ，１６ｂ）が簡略化のため単一の層で示されているが、実際にはもっと複雑な構成をしているものとする。そして、図８（ｃ）に示すように、回路素子１６及び上部電極１１ａ，１２ａの上に保護膜６２が形成される。
連絡電極形成工程Ｓ４では、図９（ａ），（ｂ）に示すように、連絡電極及び連絡配線が形成される。すなわち、図９（ａ）に示すように、上部電極１１ａ，１２ａの上にある保護膜６２が部分的に除去されて、開口７３，７４が形成される。そして、開口７３，７４に導電性の物質が埋められて、連絡配線１１ｉ，１２ｉが形成される。さらに、フォト工程などにより、連絡配線１１ｉ，１２ｉの上に連絡電極１１ｈ，１２ｈが形成される。
裏面配線形成工程Ｓ５では、第１半導体基板の第１２面に、下部電極，保護膜及び裏面配線が形成される。すなわち、第１１貫通電極１１及び第１２貫通電極１２の下には、それぞれ、下部電極１１ｂ及び下部電極１２ｂが形成される。そして、下部電極１１ｂ及び下部電極１２ｂの間に保護膜６３が形成され、下部電極１１ｂ及び下部電極１２ｂの下に裏面配線１１ｄ及び裏面配線１２ｄがそれぞれ形成される。
第１樹脂封止工程Ｓ６では、第１半導体基板が樹脂封止される。すなわち、図６に示すように、金属ポスト１１ｆや金属ポスト１２ｆが形成されるとともに金属ポスト１１ｆや金属ポスト１２ｆの間に封止樹脂６１が埋められる。さらに、金属ポスト１１ｆ及び金属ポスト１２ｆに、それぞれ、半田ボール１１ｇ及び半田ボール１２ｇが形成される。一方、裏面配線１１ｄ及び裏面配線１２ｄの下には、それぞれ、ランド１１ｅ及びランド１２ｅが形成される。
Ｓ１〜Ｓ６と同様の工程により、第３半導体基板３０や第４半導体基板４０も形成される。
第１積層工程Ｓ７では、第１半導体基板，第３半導体基板及び第４半導体基板が積層される。すなわち、図１に示すように、第３半導体基板３０の半田ボール３１ｇと第４半導体基板４０のランド４１ｅとが接触するように、第４半導体基板４０の上に第３半導体基板３０が積層される。そして、第１半導体基板１０の半田ボール１１ｇと第３半導体基板３０のランド３１ｅとが接触するように、第３半導体基板３０の上に第１半導体基板１０が積層される。
再配線層形成工程Ｓ８では、第１半導体基板のランドの上に再配線層が形成される。すなわち、図１に示すように、第１１貫通電極１１，第１２貫通電極１２及び第１４貫通電極１４を接続するように（図３参照）、第１半導体基板１０のランド１１ｅの上に再配線層５１が形成される。また、第１５貫通電極及び第１３貫通電極１３を接続するように（図３参照）、第１半導体基板１０のランド１７ｅの上に再配線層５２が形成される。
第２積層工程Ｓ８では、第１半導体基板の上にキャパシタチップがさらに積層される。すなわち、キャパシタチップ２０に形成された半田ボール２４が第１４貫通電極１４のランド１４ｅに接触し、半田ボール２５が第１５貫通電極１５のランド１５ｅに接触するように、第１半導体基板１０の上にキャパシタチップ２０が積層される（図２参照）。
第２樹脂封止工程Ｓ９では、キャパシタチップ，第１半導体基板，第３半導体基板及び第４半導体基板の隙間に樹脂が封止される。
（半導体装置の関する特徴）
（１）
ここでは、外部入力端子２は、第１１貫通電極１１を介してキャパシタ素子Ｃ１及び第１２貫通電極１２に電気的に接続されている。すなわち、キャパシタ素子Ｃ１は、第１貫通電極１１を介して外部から信号を入力することができるようになっている。これにより、ボンディングワイヤを介して接続される場合に比べて、キャパシタ素子Ｃ１に対して信号を渡す際に、電極の配置の自由度は増加しており、信号が伝送される部分の経路長は低減される。
このように、電極の配置の自由度が増加し、信号が伝送される部分の経路長が低減されるため、実装面積は低減され、信号の伝送時間は短縮する。
（２）
ここでは、キャパシタ素子Ｃ１の第２導電層２２は、第１１貫通電極１１を介して、外部入力端子２と接続され、第１２貫通電極１２を介して、回路素子１６に接続されている。また、第１導電層２１は、グランドレベルに接続されている。これらにより、外部入力端子２に外部から入力された信号を、高周波ノイズがグランドレベルへ逃がされた状態で回路素子に入力することができるようになっている。
（３）
ここでは、キャパシタ素子Ｃ１は、第１１貫通電極及び第３１貫通電極を介して、外部入力端子２と接続されている。これにより、回路素子が形成された半導体基板が複数ある場合でも、キャパシタ素子Ｃ１に対して信号を渡す際に、電極の配置の自由度が増加し、信号が伝送される部分の経路長は低減される。
（変形例）
（Ａ）半導体装置では、回路素子が形成される３つの半導体基板（１０，３０，４０）が積層される代わりに、４つ以上の半導体基板が積層されていても良いし、１つ又は２つの半導体基板が積層されていても良い。
（Ｂ）キャパシタ素子Ｃ１は、Ｗ−ＣＳＰ（ウェハーレベルＣＳＰ）の技術を用いて形成されても良い。
（Ｃ）キャパシタ素子Ｃ１は、回路素子１６の入力側に接続されている代わりに、出力側に接続されていても良い。すなわち、図１０に示すように、半導体装置１ｉは、第１４貫通電極１４の代わりに第１４貫通電極１４ｉを備える。第１４貫通電極１４ｉは、回路素子１６の出力側と第１７貫通電極との間に分岐するように接続されている。これにより、キャパシタ素子Ｃ１の第２導電層２２は、第１７貫通電極を介して、外部出力端子３と接続されることになる。このため、回路素子１６から出力された信号を、高周波ノイズがグランドレベルへ逃がされた状態で外部出力端子から外部へ出力することができるようになっている。
なお、半導体装置の等価回路は、図４と図１０とが組み合わされたものであっても良い。
本発明に係る半導体装置及び半導体装置の製造方法は、信号の伝送時間を短縮でき、実装面積を低減できるという効果を有し、半導体装置及び半導体装置の製造方法等として有用である。
本発明の実施形態に係る半導体装置の概略断面図。 図１のII-II断面図。 図１のIII-III断面図。 本発明の実施形態に係る半導体装置の等価回路図。 本発明の実施形態における第２半導体基板の拡大断面図。 本発明の実施形態における第１半導体基板の拡大断面図。 半導体装置の製造方法を示す工程断面図。 半導体装置の製造方法を示す工程断面図。 半導体装置の製造方法を示す工程断面図。 本発明の変形例に係る半導体装置の等価回路図。
符号の説明
１，１ｉ 半導体装置
２ 外部入力端子
３ 外部出力端子
１０ 第１半導体基板
１１ 第１１貫通電極
１２ 第１２貫通電極
２０ キャパシタチップ
２１ 第１導電層
２２ 第２導電層
２３ キャパシタ絶縁層
３０ 第３半導体基板
３１ 第３１貫通電極
３２ 第３２貫通電極
Ｃ１ キャパシタ素子

Claims (4)

  1. 第１回路素子が形成される面である第１面と、前記第１面と反対側の面である第２面と、前記第１面から前記第２面へ貫通し前記第１回路素子と絶縁された第１貫通電極と、前記第１面から前記第２面へ貫通し前記第１回路素子に電気的に接続された第２貫通電極と、前記第１面から前記第２面へ貫通し前記第１回路素子に電気的に接続された第３貫通電極とを有する第１半導体チップと、
    前記第１半導体チップの上に積層され、前記第１半導体チップの周辺のコンデンサ部品として機能するキャパシタ素子が形成される第３面を有するキャパシタチップと、
    前記第１半導体チップに対して前記キャパシタチップと反対側に位置し、外部から信号が入力される外部入力端子と、
    前記第１半導体チップに対して前記キャパシタチップと反対側に位置し、外部へ信号を出力する外部出力端子と、
    を備え、
    前記外部入力端子及び前記外部出力端子のいずれか一方は、前記第１貫通電極を介して前記キャパシタ素子及び前記第２貫通電極に電気的に接続されており、
    前記外部入力端子及び前記外部出力端子の他方は、前記第３貫通電極を介して前記第１回路素子に接続されている、
    半導体装置。
  2. 前記キャパシタ素子は、
    前記第３面の略全面に形成された第１導電層と、
    前記第１導電層の上に形成されたキャパシタ絶縁層と、
    前記キャパシタ絶縁層の上に形成された第２導電層と、
    を含み、
    前記第２導電層は、前記第１貫通電極を介して、前記外部入力端子及び前記外部出力端子のいずれか一方と接続され、前記第２貫通電極を介して、前記第１回路素子に接続されており、
    前記第１導電層は、グランドレベルに電気的に接続されている、
    請求項１に記載の半導体装置。
  3. 第２回路素子が形成される面である第４面と、前記第４面と反対側の面である第５面と、前記第４面から前記第５面へ貫通し前記第２回路素子と絶縁された第４貫通電極と、前記第４面から前記第５面へ貫通し前記第２回路素子に電気的に接続された第５貫通電極と、前記第４面から前記第５面へ貫通し前記第２回路素子に電気的に接続された第６貫通電極とを有する第２半導体チップをさらに備え、
    前記外部入力端子及び前記外部出力端子のいずれか一方は、前記第４貫通電極、前記第１貫通電極、前記第２貫通電極を介して、前記第５貫通電極に接続されており、
    前記外部入力端子及び前記外部出力端子の他方は、前記第６貫通電極を介して前記第２回路素子に接続されている、
    請求項１に記載の半導体装置。
  4. 第１回路素子が形成される面である第１面と、前記第１面と反対側の面である第２面とを有する第１半導体チップが準備される第１ステップと、
    前記第１半導体チップの前記第１面に前記第１回路素子が形成される第２ステップと、
    前記第１面から前記第２面へ貫通し前記第１回路素子と絶縁された第１貫通電極と、前記第１面から前記第２面へ貫通し前記第１回路素子に電気的に接続された第２貫通電極と、前記第１面から前記第２面へ貫通し前記第１回路素子に電気的に接続された第３貫通電極とが形成される第３ステップと、
    前記第１半導体チップの周辺のコンデンサ部品として機能するキャパシタ素子が形成される第３面を有するキャパシタチップが、前記第１半導体チップの上に積層される第４ステップと、
    を備え、
    前記第４ステップでは、前記第１半導体チップに対して前記キャパシタチップと反対側に位置し外部から信号が入力される外部入力端子と、前記第１半導体チップに対して前記キャパシタチップと反対側に位置し外部へ信号を出力する外部出力端子とのいずれか一方が前記第１貫通電極を介して前記キャパシタ素子及び前記第２貫通電極に電気的に接続され、前記外部入力端子及び前記外部出力端子の他方が前記第３貫通電極を介して前記第１回路素子に接続される、
    半導体装置の製造方法。
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