JP5782166B2 - 裏面モールド構成（ｂｓｍｃ）の使用によるパッケージの反りおよび接続の信頼性を向上させるためのプロセス - Google Patents

裏面モールド構成（ｂｓｍｃ）の使用によるパッケージの反りおよび接続の信頼性を向上させるためのプロセス Download PDF

Info

Publication number
JP5782166B2
JP5782166B2 JP2014137591A JP2014137591A JP5782166B2 JP 5782166 B2 JP5782166 B2 JP 5782166B2 JP 2014137591 A JP2014137591 A JP 2014137591A JP 2014137591 A JP2014137591 A JP 2014137591A JP 5782166 B2 JP5782166 B2 JP 5782166B2
Authority
JP
Japan
Prior art keywords
packaging
connection
dielectric
mold material
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2014137591A
Other languages
English (en)
Other versions
JP2014187399A (ja
Inventor
オマー・ジェイ・ブシール
ミリンド・ピー・シャア
サシダール・モッヴァ
Original Assignee
クアルコム，インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by クアルコム，インコーポレイテッド filed Critical クアルコム，インコーポレイテッド
Publication of JP2014187399A publication Critical patent/JP2014187399A/ja
Application granted granted Critical
Publication of JP5782166B2 publication Critical patent/JP5782166B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structure Of Printed Boards (AREA)

Description

関連出願の相互参照
本出願は、２０１０年５月２０日に出願されたＢＣＨＩＲらによる「Ｐｒｏｃｅｓｓ ｆｏｒ Ｉｍｐｒｏｖｉｎｇ Ｐａｃｋａｇｅ Ｗａｒｐａｇｅ ａｎｄ Ｃｏｎｎｅｃｔｉｏｎ Ｒｅｌｉａｂｉｌｉｔｙ ｔｈｒｏｕｇｈ Ｕｓｅ ｏｆ ａ Ｂａｃｋｓｉｄｅ Ｍｏｌｄ Ｃｏｎｆｉｇｕｒａｔｉｏｎ （ＢＳＭＣ）」という名称の米国仮特許出願第６１／３４６，７２５号の利益を主張する。
本開示は一般に、集積回路に関する。より詳細には、本開示は集積回路のパッケージングに関する。
パッケージングされた集積回路は、より小さいフォームファクタの電子デバイスに収まるように、厚さが絶えず低減されている。その結果、パッケージング基板は厚さが低減し、これによってパッケージング基板の剛性が低減する。たとえばはんだリフローなど、熱を基板に加える製造工程中、基板が反る可能性がある。反りは、パッケージング基板における材料間の熱膨張の係数の差からパッケージング基板に加えられる応力に起因し得る。パッケージング基板が反るとき、パッケージング基板と取り付けられたダイとの間が接続されない可能性があり、パッケージングされた集積回路の電気的故障につながり得る。
図１は、従来のパッケージングされた集積回路における基板の反りから生じるダイの非接続を示す断面図である。パッケージングされた集積回路は、パッケージング接続部１０４を有するパッケージング基板１０２を含む。ダイ１１２は、パッケージング接続部１１４を介してパッケージング接続部１０４に結合されている。製造中にパッケージング基板１０２が反ると、パッケージング接続部１０４は、パッケージング集積回路のいくつかの部分においてパッケージング接続部１１４から分離されるようになる場合がある。
さらに、集積回路のパッケージング中、パッケージング基板は、はんだレジスト層に開口を有しており、パッケージング基板のコンタクトパッドを露出させる。開口は、パッケージング基板にダイを取り付ける以前にパッケージング基板に存在する。その結果、パッケージング基板のコンタクトパッドは、加熱、リフロー、デフラックスなどの製造工程中、大気にさらされる。これらの製造工程中の高温は、酸化によってコンタクトパッドを劣化させ、これによってコンタクトパッドになされる電子接続の信頼性が低減する。
したがって、薄い基板を使用して、より確実に集積回路をパッケージングする必要がある。
本開示の一実施形態によれば、集積回路（ＩＣ）パッケージング方法は、基板の第１の側面にダイを取り付けるステップを含む。また、この方法は、基板の第１の側面にダイを取り付ける前に、基板の第２の側面にモールド材料を堆積させるステップを含む。この方法は、基板の第２の側面上のコンタクトパッドに結合するパッケージング接続部を基板の第２の側面上に堆積させるステップをさらに含む。
本開示の別の実施形態によれば、装置は、基板を含む。装置は、基板の第１の側面上の誘電体も含む。装置は、誘電体上のモールド材料をさらに含む。装置は、モールド材料および誘電体を介して基板の第１の側面のコンタクトパッドに結合されるパッケージング接続部も含む。
本開示のさらに別の実施形態によれば、装置は、基板を含む。装置は、基板の第１の側面上の誘電体も含む。装置は、誘電体を介して基板の第１の側面上のコンタクトパッドに結合されるパッケージング接続部をさらに含む。装置は、基板の第１の側面のパッケージング接続部の信頼性を向上させるための手段も含み、向上させる手段がパッケージング接続部を囲む。
上記は、以下の詳細な説明がより理解され得るように、本開示の特徴および技術的な利点を、かなり大まかに概略を述べたものである。本開示のさらなる特徴および利点は、以下で説明される。本開示と同じ目的を実行するための他の構造を修正または設計するための基礎として、本開示が容易に利用され得ることが、当業者には理解されよう。また、そのような等価の構成は、添付の特許請求の範囲で述べられるような本開示の教示から逸脱しないことが、当業者には認識されよう。機構と動作の方法との両方に関する、本開示の特性であると考えられる新規の特徴は、添付の図面とともに考慮されることで、さらなる目的および利点とともに、以下の説明からより理解されるだろう。しかしながら、図面の各々は例示および説明のみを目的に与えられ、本開示の範囲を定めることを目的とはしないことを、明確に理解されたい。
本開示のより完全な理解のために、ここで、添付の図面と併せて以下の説明を参照する。
従来のパッケージングされた集積回路における基板の反りから生じるダイの非接続を示す断面図である。 一実施形態による、パッケージングされた集積回路におけるパッケージング接続の信頼性を向上させるための例示的なプロセスを示すフローチャートである。 一実施形態による、パッケージングされた集積回路におけるパッケージング接続の信頼性を向上させるための例示的なプロセスを示す断面図である。 一実施形態による、パッケージングされた集積回路におけるパッケージング接続の信頼性を向上させるための例示的なプロセスを示す断面図である。 一実施形態による、パッケージングされた集積回路におけるパッケージング接続の信頼性を向上させるための例示的なプロセスを示す断面図である。 一実施形態による、パッケージングされた集積回路におけるパッケージング接続の信頼性を向上させるための例示的なプロセスを示す断面図である。 一実施形態による、パッケージングされた集積回路におけるパッケージング接続の信頼性を向上させるための例示的なプロセスを示す断面図である。 一実施形態による、パッケージングされた集積回路におけるパッケージング接続の信頼性を向上させるための例示的なプロセスを示す断面図である。 一実施形態による、パッケージングされた集積回路におけるパッケージング接続の信頼性を向上させるための例示的なプロセスを示す断面図である。 一実施形態による、パッケージングされた集積回路におけるパッケージング接続の信頼性を向上させるための例示的なプロセスを示す断面図である。 第２の実施形態による、パッケージングされた集積回路におけるパッケージング接続の信頼性を向上させるための例示的なプロセスを示すフローチャートである。 第２の実施形態による、パッケージングされた集積回路におけるパッケージング接続の信頼性を向上させるための例示的なプロセスを示す断面図である。 第２の実施形態による、パッケージングされた集積回路におけるパッケージング接続の信頼性を向上させるための例示的なプロセスを示す断面図である。 第２の実施形態による、パッケージングされた集積回路におけるパッケージング接続部の信頼性を向上させるための例示的なプロセスを示す断面図である。 第２の実施形態による、パッケージングされた集積回路におけるパッケージング接続の信頼性を向上させるための例示的なプロセスを示す断面図である。 第２の実施形態による、パッケージングされた集積回路におけるパッケージング接続の信頼性を向上させるための例示的なプロセスを示す断面図である。 本開示の実施形態を有利に使用できる例示的なワイヤレス通信システムを示すブロック図である。 一実施形態による、半導体コンポーネントの回路設計、レイアウト設計、および論理設計のために用いられる、設計用ワークステーションを示すブロック図である。
パッケージング中の反りを低減し、ダイの接続の生産量を向上させることは、ダイに取り付けられる側面の反対側のパッケージング基板の側面にモールド材料を堆積させることによって、裏面モールド材料（ＢＳＭＣ）の使用によって達成され得る。モールド材料は、反りを低減するために、パッケージング基板に剛性を追加する。さらに、モールド材料は、パッケージング基板とのパッケージング接続部をサポートし、パッケージング接続部における亀裂の形成を抑止する。電子接続のためのパッケージング基板のコンタクトパッドを露出させるために、誘電体（たとえばはんだレジスト）とともに、ダイの取り付け後、モールド材料がパターン化される。ダイの取り付け後コンタクトパッドを露出させることは、酸化など、製造工程中のコンタクトパッドへの損傷を低減する。
図２は、一実施形態による、パッケージングされた集積回路におけるパッケージング接続の信頼性を向上させるための例示的なプロセスを示すフローチャートである。プロセスは、ブロック２０５で、パッケージング基板を受け取ることから始まる。図３Ａは、一実施形態による、例示的なパッケージング基板を示す断面図である。パッケージング基板３００は、たとえばラミネートなどの基材３３０において絶縁体３０８によって分離される導電ライン３０２を含む。パッケージング接続部３０４は、導電ライン３０２のコンタクトパッドに結合される。誘電体３２０は、パッケージング基板の、パッケージング接続部３０４の反対側に位置する。一実施形態によれば、誘電体３２０は、はんだレジストである。
ブロック２１０で、モールド材料は、パッケージング接続部の反対側に堆積される。図３Ｂは、一実施形態による、モールド材料を堆積させた後の例示的なパッケージング基板を示す断面図である。パッケージング基板３００は、パッケージング接続部３０４の反対側のパッケージング基板３００の側面に誘電体３２０に堆積されるモールド材料３０６を含む。
モールド材料３０６は、パッケージング基板３００の剛性を向上させる。したがって、パッケージング基板３００の反りは低減され得る。図３Ｈにおいて後で示すように、モールド材料３０６は、パッケージングされた集積回路にほとんどまたはまったく厚みを追加しない可能性がある。
ブロック２１５で、ダイがパッケージング基板に取り付けられる。図３Ｃは、一実施形態による、例示的なパッケージングされた集積回路を示す断面図である。パッケージング接続部３１４を有するダイ３１２は、パッケージング基板３００のパッケージング接続部３０４に結合される。ダイ３１２およびパッケージング基板３００は、パッケージングされた集積回路３９０を形成する。
ブロック２２０で、ダイとパッケージング基板との間のパッケージング接続部の周りにアンダーフィルが堆積される。図３Ｄは、一実施形態による、アンダーフィルを有する例示的なパッケージングされた集積回路を示す断面図である。アンダーフィル３１６は、パッケージング接続部３０４、３１４の追加のサポートを提供する。
ブロック２２５で、ダイおよびパッケージング基板にモールド材料が堆積される。図３Ｅは、一実施形態による、ダイおよびパッケージング基板に堆積されたモールド材料を有する例示的なパッケージングされた集積回路を示す断面図である。モールド材料３１８は、ダイ３１２を囲み、パッケージング接続部３０４とパッケージング接続部３１４との間の接続をさらに強化する。モールド材料３１８は、モールド材料３０６とは異なる材料でもよい。
一実施形態によれば、プロセスがウエハレベルで適用されると、モールド材料３１８は、反りを最小限に抑えるまたは低減するために、ダイのグループにダイスカットされ得る。たとえば、４つのダイの各モジュラクラスタをパッケージング基板に配置した後、モールド材料３１８にわたるダイスカットを行うことができる。一実施形態によれば、ダイ３１２にはモールド材料３１８は堆積されず、結果的にベアダイまたは露出したダイが得られる。たとえば、パッケージオンパッケージ（ＰｏＰ）集積回路の製造中に、露出したダイが使用され得る。
ブロック２３０で、取り付けられたダイの反対側のパッケージング基板の側面のモールド材料がパターン化される。図３Ｆは、一実施形態による、パターン化されたモールド材料を有する例示的なパッケージングされた集積回路を示す断面図である。開口３４０がモールド材料３０６においてパターン化される。開口３４０は、パッケージング中、後で付着されるボールグリッドアレイ（ＢＧＡ）のためのものであり得る。
ブロック２３５で、取り付けられたダイの反対側のパッケージング基板の側面上の誘電体がパターン化される。図３Ｇは、一実施形態による、パターン化された誘電体を有する例示的なパッケージングされた回路を示す断面図である。開口３４０は、導電ライン３０２を露出させるために、誘電体３２０にパターン化される。一実施形態によれば、単一のプロセスは、紫外（ＵＶ）線レーザーによる穴あけを使用してモールド材料３０６および誘電体３２０に開口３４０を形成する。
ブロック２１５でダイ３１２を取り付けた後、ブロック２３５で誘電体３２０をパターン化することは、高温および環境に対するパッケージング基板３００のコンタクトパッドの露出を低減する。その結果、誘電体３２０は、パッケージング基板３００のコンタクトパッドを、酸化などの損傷から保護する。
ブロック２４０で、パッケージングされた集積回路における回路を外部デバイスに結合するために、モールド材料および誘電体に形成された開口に、パッケージング接続部を堆積させることができる。パッケージング接続部の周りに位置するモールド材料は、パッケージング接続部における亀裂を防止するためのパッケージング接続部の周りのカラーとして働く。たとえば、モールド材料は、亀裂伝搬面を、パッケージング接続部におけるコンタクトパッドから遠くに移動させる。
次に図３Ｈを参照すると、一実施形態による、より信頼性が高いパッケージング接続部を有する例示的なパッケージングされた集積回路を示す断面図が示される。パッケージング接続部３５０、たとえばボールグリッドアレイ（ＢＧＡ）のボールなどを、モールド材料３０６および誘電体３２０の開口に堆積させることができる。パッケージング接続部３５０は、パッケージング基板３００の導電ライン３０２のコンタクトパッドに結合される。ダイ３１２と外部回路との間の通信は、パッケージング接続部３１４、パッケージング接続部３０４、導電ライン３０２、およびパッケージング接続部３５０を介して送信され得る。
図３Ｈにおいて、パッケージングされた集積回路３９０の高さは、モールド材料３１８からパッケージング接続部３５０まで測定される。モールド材料３０６が誘電体３２０とパッケージング接続部３５０との間のスペースを占有するので、モールド材料３０６の高さは、パッケージングされた集積回路３９０にほとんどまたはまったく高さを追加しない。
取り付けられたダイの反対側のパッケージング基板の側面上にモールド材料を堆積させることは、チップ取付の成功率を向上させ、全体的なパッケージの成功率を向上させ、パッケージングされた集積回路を堅くする。モールド材料は、パッケージング基板の剛性を向上させ、基板の反りを低減する。すなわち、余分な剛性は、たとえば焼き締め、リフロー、およびデフラックスなどの製造工程中、パッケージング基板の層において生じる応力の反力を提供する。さらに、剛性の向上によって、パッケージングされた集積回路におけるより薄いパッケージング基板の使用を可能にし、これによって、パッケージングされた集積回路の全体的な厚さを低減することができる。
パッケージング基板の反りを低減することによって、チップ取付の成功率を向上させる。パッケージング基板の反りは、結果として、パッケージング基板とダイとの間の境界面における非接続をもたらす。反りの低減は、パッケージング中に生じる非接続の数を低減する。さらに、パッケージング基板の反りの低減は、製造ラインの終端における共平面性を向上させ、結果的に全体的なパッケージの成功率の向上をもたらす。
ダイ取付後の誘電体のパターニングは、環境に対するパッケージング基板のコンタクトパッドの露出を低減し、このことはコンタクトパッドへの損傷を低減する。たとえば、パッケージング基板を伴う高温プロセス中、コンタクトパッドが環境にさらされた場合、コンタクトパッドの酸化が生じる場合がある。酸化は、コンタクトパッドの導電率を低下させ、さらにコンタクトパッドのはんだ付性を減少させる。高温プロセス中にコンタクトパッド上に誘電体を置いておくことによって、酸化が低減し、したがって、ボールグリッドアレイ（ＢＧＡ）のボールをコンタクトパッドに付着させる際のボール取付の成功率が向上する。
図４は、第２の実施形態による、パッケージングされた集積回路におけるパッケージング接続の信頼性を向上させるための例示的なプロセスを示すフローチャートである。プロセスは、ブロック４０５で、パッケージング基板を受け取ることから始まる。図５Ａは、一実施形態による、例示的なパッケージング基板を示す断面図である。パッケージング基板５００は、たとえばラミネートなどの基材５３０において絶縁体５０８によって分離される導電ライン５０２を含む。パッケージング接続部５０４は、導電ライン５０２のコンタクトパッドに結合される。誘電体５２０は、パッケージング基板の、パッケージング接続部５０４の反対側に位置する。一実施形態によれば、誘電体５２０は、はんだレジストである。誘電体５２０は、パッケージング基板５００のコンタクトパッドの近くに位置する開口５６０を有することができる。
ブロック４１０で、パッケージング接続部は、誘電体の開口に堆積され、ブロック４１５で、モールド材料は、パッケージング接続部の周りに堆積される。図５Ｂは、一実施形態による、モールド材料を堆積させた後の例示的なパッケージング基板を示す断面図である。パッケージング接続部５５０は、開口５６０に堆積される。パッケージング接続部５５０は、たとえば、ボールグリッドアレイ（ＢＧＡ）のボールでもよい。モールド材料５０６は、パッケージング接続部５５０の周りに堆積される。モールド材料５０６の堆積は、モールド材料５０６の硬化、せき止め、充填、およびアンダーフィルを含み得る。
ブロック４２０で、ダイは、パッケージング基板に取り付けられ、ブロック４２５で、ダイにアンダーフィルが適用される。図５Ｃは、一実施形態による、取り付けられたダイにアンダーフィルを適用した後の例示的なパッケージング基板を示す断面図である。パッケージング接続部５１４を有するダイ５１２は、パッケージング接続部５０４によりパッケージング基板５００に結合される。アンダーフィル５１６は、ダイ５１２とパッケージング基板５００との間に適用される。
ブロック４３０で、モールド材料は、取り付けられたダイに堆積される。図５Ｄは、一実施形態による、取り付けられたダイの周りにモールド材料を堆積させた後の例示的なパッケージング基板を示す断面図である。モールド材料５１８は、パッケージング基板５００のダイ５１２の周りに堆積される。
ブロック４３５で、取り付けられたダイの反対側のモールド材料およびパッケージング接続部は、パッケージング接続部を露出させるために裏面研磨される。図５Ｅは、一実施形態による、モールド材料の裏面研磨後の例示的なパッケージング基板を示す断面図である。モールド材料５０６は、パッケージング接続部５５０を露出するために裏面研磨される。パッケージング基板５００の強度を増加させるために、ダイの取付などのパッケージングプロセス中、モールド材料５０６は、パッケージング基板５００に厚さを追加する。しかしながら、パッケージング接続部５５０を露出するために、モールド材料５０６を裏面研磨した後、モールド材料５０６は、結果的に、パッケージング基板５００とアセンブルされた最終的な製品において厚さが増すことはない。
一実施形態によれば、ブロック４３０を省略し、取り付けられたダイ５１２の周りにモールド材料５１８を堆積させないことによって、ベアダイが作製される。ベアダイは、一実施形態によれば、パッケージオンパッケージ（ＰｏＰ）デバイスにおいて使用するために製造され得る。
図６は、本開示の実施形態を有利に使用できる例示的なワイヤレス通信システム６００を示すブロック図である。例示のために、図６は、３つの遠隔ユニット６２０、６３０および６５０ならびに２つの基地局６４０を示している。ワイヤレス通信システムがこれよりも多くの遠隔ユニットおよび基地局を有してもよいことが、認識されよう。遠隔ユニット６２０、６３０および６５０は、ＩＣデバイス６２５Ａ、６２５Ｃおよび６２５Ｂを含み、これらは開示済みのパッケージング構造を含む。ＩＣを含む任意のデバイスは、基地局、スイッチングデバイスおよびネットワーク機器を含む、本明細書で開示されたパッケージング構造も含み得ることが認識されよう。図６は、基地局６４０から遠隔ユニット６２０、６３０および６５０への順方向リンク信号６８０、ならびに遠隔ユニット６２０、６３０および６５０から基地局６４０への逆方向リンク信号６９０を示す。
図６では、遠隔ユニット６２０は携帯電話として示され、遠隔ユニット６３０はポータブルコンピュータとして示され、遠隔ユニット６５０はワイヤレスローカルループシステム内の固定ロケーション遠隔ユニットとして示されている。たとえば、遠隔ユニットは、携帯電話、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、個人情報端末のようなポータブルデータユニット、ＧＰＳ対応デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、メータ読取り機器のような固定ロケーションデータユニット、またはデータもしくはコンピュータ命令の記憶もしくは取り出しを行う任意の他のデバイス、またはそれらの任意の組合せであってよい。図６は、本開示の教示に従った遠隔ユニットを示すが、本開示は、これらの例示的な示されたユニットには限定されない。本開示の実施形態は、パッケージングされた集積回路を含む任意のデバイスにおいて適切に利用され得る。
図７は、上記で開示したパッケージングされた集積回路など、半導体コンポーネントの回路設計、レイアウト設計、および論理設計のために用いられる、設計用ワークステーションを示すブロック図である。設計用ワークステーション７００は、オペレーティングシステムソフトウェア、支援ファイル、および、ＣａｄｅｎｃｅまたはＯｒＣＡＤのような設計用ソフトウェアを格納する、ハードディスク７０１を含む。設計用ワークステーション７００はまた、回路７１０の設計または、パッケージングされた集積回路のような半導体コンポーネント７１２の設計を容易にするために、ディスプレイを含む。記憶媒体７０４が、回路設計７１０または半導体コンポーネント７１２を有形に記憶するために提供される。回路設計７１０または半導体コンポーネント７１２は、ＧＤＳＩＩまたはＧＥＲＢＥＲのようなファイルフォーマットで、記憶媒体７０４に記憶され得る。記憶媒体７０４は、ＣＤ−ＲＯＭ、ＤＶＤ、ハードディスク、フラッシュメモリ、または他の適切なデバイスであってよい。さらに、設計用ワークステーション７００は、記憶媒体７０４からの入力を受け入れ、または記憶媒体７０４へ出力を書き込むための、ドライブ装置７０３を含む。
記憶媒体７０４に記録されるデータは、論理回路構成、フォトリソグラフィマスクのためのパターンデータ、または、電子ビームリソグラフィのような連続書込ツールのためのマスクパターンデータを、特定することができる。データはさらに、論理シミュレーションと関連付けられたタイミングダイヤグラムまたはネット回路のような、論理検証データを含み得る。記憶媒体７０４にデータを提供すると、半導体ウェハを設計するためのプロセスの数が減少することで、回路設計７１０または半導体コンポーネント７１２の設計が容易になる。
ファームウェアおよび／またはソフトウェアで実装される場合、これらの方法は、本明細書で説明する機能を実行するモジュール（たとえば、プロシージャ、関数など）によって実装されてもよい。本明細書で説明する方法を実施する際に、命令を有形に具現化する任意の機械可読媒体を使用してもよい。たとえば、ソフトウェアコードはメモリに記憶され、プロセッサユニットにより実行されてもよい。メモリは、プロセッサユニット内で実現されてもまたはプロセッサユニットの外部で実現されてもよい。本明細書では、「メモリ」という用語は、長期メモリ、短期メモリ、揮発性メモリ、不揮発性メモリ、または他のメモリのいずれかの種類を指し、メモリのいかなる特定の種類もしくはメモリの数、またはメモリが記憶される媒体の種類に限定されない。
ファームウェアおよび／またはソフトウェアで実装する場合、関数をコンピュータ可読媒体上に１つまたは複数の命令またはコードとして記憶してもよい。この例には、データ構造によって符号化されたコンピュータ可読媒体およびコンピュータプログラムによって符号化されたコンピュータ可読媒体が含まれる。コンピュータ可読媒体は、物理的なコンピュータ記憶媒体を含む。記憶媒体は、コンピュータによってアクセスされ得る任意の使用可能な媒体であってもよい。限定ではなく、一例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭ、もしくは他の光ディスクストレージ、磁気ディスクストレージもしくは他の磁気記憶デバイス、または所望のプログラムコードを命令もしくはデータ構造の形で記憶するのに使用することができ、かつコンピュータからアクセスすることのできる任意の他の媒体を備えてよく、本明細書で使用するディスク（ｄｉｓｋおよびｄｉｓｃ）には、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピィディスク、およびブルーレイディスクが含まれ、ディスク（ｄｉｓｋ）は通常、データを磁気的に再生し、一方、ディスク（ｄｉｓｃ）はデータをレーザーによって光学的に再生する。上記の組合せも、コンピュータ可読媒体の範囲内に含めるべきである。
命令および／またはデータは、コンピュータ可読媒体上に記憶されるだけでなく、通信装置に含まれる伝送媒体上の信号として与えられてもよい。たとえば、通信装置には、命令およびデータを示す信号を有する送受信機を含めてもよい。命令およびデータは、１つまたは複数のプロセッサに特許請求の範囲において概説する機能を実施させるように構成される。
特定の回路について説明したが、当業者には、本開示を実施するうえで開示された回路のすべてが必要とされるわけではないことが理解されよう。さらに、本開示に対する注目を維持するためにある公知の回路については説明していない。
本開示およびその利点について詳しく説明したが、添付の特許請求の範囲によって規定される本開示の技術から逸脱することなく、本明細書において様々な変更、代用および改変を施せることを理解されたい。たとえば、「上」および「下」などの関係語が、基板または電子デバイスに関して使用される。もちろん、基板または電子デバイスが逆転した場合には、上は下に、下は上になる。さらに、横向き、上および下は、基板または電子デバイスの側面を指すことがある。さらに、本出願の範囲は、本明細書において説明したプロセス、機械、製造、物質組成、手段、方法、およびステップの特定の実施形態に限定されるものではない。当業者には本開示から容易に理解されるように、本明細書で説明した対応する実施形態と実質的に同じ機能を実行するかまたは実質的に同じ結果を実現する、現存するかまたは後に開発されるプロセス、機械、製造、物質組成、手段、方法、またはステップを本開示に従って利用してもよい。したがって、添付の特許請求の範囲は、そのようなプロセス、機械、製造、物質組成、手段、方法、またはステップを範囲内に含むものである。
１０２ パッケージング基板
１０４ パッケージング接続部
１１２ ダイ
１１４ パッケージング接続部
３００ パッケージング基板
３０２ 導電ライン
３０４ パッケージング接続部
３０６ モールド材料
３０８ 絶縁体
３１２ ダイ
３１４ パッケージング接続部
３１６ アンダーフィル
３１８ モールド材料
３２０ 誘電体
３３０ 基材
３４０ 開口
３５０ パッケージング接続部
３９０ パッケージングされた集積回路
５００ パッケージング基板
５０２ 導電ライン
５０４ パッケージング接続部
５０６ モールド材料
５０８ 絶縁体
５１２ ダイ
５１４ パッケージング接続部
５１６ アンダーフィル
５１８ モールド材料
５２０ 誘電体
５３０ 基材
５５０ パッケージング接続部
５６０ 開口
６００ ワイヤレス通信システム
６２０ 遠隔ユニット
６２５Ａ ＩＣデバイス
６２５Ｂ ＩＣデバイス
６２５Ｃ ＩＣデバイス
６３０ 遠隔ユニット
６４０ 基地局
６５０ 遠隔ユニット
６８０ 順方向リンク信号
６９０ 逆方向リンク信号
７００ 設計用ワークステーション
７０１ ハードディスク
７０３ ドライブ装置
７０４ 記憶媒体
７１０ 回路
７１２ 半導体コンポーネント

Claims (11)

  1. パッケージング基板と、
    前記パッケージング基板の第１の側面上の誘電体と、
    前記誘電体上に直接配置される第１のモールド材料と、
    前記第１のモールド材料および前記誘電体を介して前記パッケージング基板の前記第１の側面上のコンタクトパッドに結合される第１のパッケージング接続部と、
    前記パッケージング基板の前記第１の側面の反対側の前記パッケージング基板の第２の側面上に配置される第２のモールド材料と、
    前記第２のモールド材料によって囲まれ、前記パッケージング基板に結合されるダイと、
    を含み、
    前記第１のモールド材料の開口の径が、前記誘電体の開口の径以上である装置。
  2. 前記第１のモールド材料が前記第１のパッケージング接続部を囲む、請求項１に記載の装置。
  3. 前記誘電体がはんだレジストを含み、
    前記第１のモールド材料は、前記装置が前記第１のモールド材料と前記はんだレジストとの間に介在層を有さないように、前記はんだレジストと直接接触している、請求項１に記載の装置。
  4. 前記ダイがベアダイを含む、請求項１に記載の装置。
  5. パッケージングされた集積回路が、前記パッケージングされた集積回路に電気的に結合された前記第１のパッケージング接続部を含む、請求項１に記載の装置。
  6. 携帯電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、ポータブルデータユニット、および／または固定ロケーションデータユニットに組み込まれる、請求項１に記載の装置。
  7. 前記第１のモールド材料および前記誘電体を介して前記パッケージング基板の前記第１の側面上のコンタクトパッドに結合される第２のパッケージング接続部をさらに含み、前記第１のモールド材料および前記誘電体が、前記第１のパッケージング接続部と前記第２のパッケージング接続部との間に配置され、前記第１のパッケージング接続部と前記第２のパッケージング接続部とを囲む、請求項１に記載の装置。
  8. パッケージング基板と、
    前記パッケージング基板の第１の側面上の誘電体と、
    前記誘電体を介して前記パッケージング基板の前記第１の側面上のコンタクトパッドに結合される第１のパッケージング接続部と、
    前記パッケージング基板の前記第１の側面上のパッケージング接続部の信頼性のための手段であって、前記第１のパッケージング接続部を囲み、前記誘電体上に直接配置される、前記パッケージング接続部の信頼性の手段と、
    ダイと前記パッケージング基板との間の接続の信頼性のための手段であって、前記ダイが前記パッケージング基板の前記第１の側面の反対側の前記パッケージング基板の第２の側面上の接続の信頼性の手段によって囲まれる、手段と、
    を含み、
    前記パッケージング基板の前記第１の側面上のパッケージング接続部の前記信頼性のための手段の開口の径が、前記誘電体の開口の径以上である装置。
  9. 前記誘電体がはんだレジストを含み、
    前記パッケージング基板の前記第１の側面上の前記パッケージング接続部の信頼性のための手段は、前記装置が前記パッケージング基板の前記第１の側面上の前記パッケージング接続部の信頼性のための手段と前記はんだレジストとの間に介在層を有さないように、前記はんだレジストと直接接触している、請求項８に記載の装置。
  10. 携帯電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、ポータブルデータユニット、および／または固定ロケーションデータユニットに組み込まれる、請求項８に記載の装置。
  11. 前記誘電体を介して前記パッケージング基板の前記第１の側面上のコンタクトパッドに結合される第２のパッケージング接続部をさらに含み、前記パッケージング接続部の信頼性の手段および前記誘電体が、前記第１のパッケージング接続部と前記第２のパッケージング接続部との間に配置され、前記第１のパッケージング接続部と前記第２のパッケージング接続部とを囲む、請求項８に記載の装置。
JP2014137591A 2010-05-20 2014-07-03 裏面モールド構成（ｂｓｍｃ）の使用によるパッケージの反りおよび接続の信頼性を向上させるためのプロセス Expired - Fee Related JP5782166B2 (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US34672510P 2010-05-20 2010-05-20
US61/346,725 2010-05-20
US12/882,525 US8742603B2 (en) 2010-05-20 2010-09-15 Process for improving package warpage and connection reliability through use of a backside mold configuration (BSMC)
US12/882,525 2010-09-15

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2013510368A Division JP2013530523A (ja) 2010-05-20 2011-05-19 裏面モールド構成（ｂｓｍｃ）の使用によるパッケージの反りおよび接続の信頼性を向上させるためのプロセス

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2015086593A Division JP2015144317A (ja) 2010-05-20 2015-04-21 裏面モールド構成（ｂｓｍｃ）の使用によるパッケージの反りおよび接続の信頼性を向上させるためのプロセス

Publications (2)

Publication Number Publication Date
JP2014187399A JP2014187399A (ja) 2014-10-02
JP5782166B2 true JP5782166B2 (ja) 2015-09-24

Family

ID=44971843

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2013510368A Pending JP2013530523A (ja) 2010-05-20 2011-05-19 裏面モールド構成（ｂｓｍｃ）の使用によるパッケージの反りおよび接続の信頼性を向上させるためのプロセス
JP2014137591A Expired - Fee Related JP5782166B2 (ja) 2010-05-20 2014-07-03 裏面モールド構成（ｂｓｍｃ）の使用によるパッケージの反りおよび接続の信頼性を向上させるためのプロセス
JP2015086593A Pending JP2015144317A (ja) 2010-05-20 2015-04-21 裏面モールド構成（ｂｓｍｃ）の使用によるパッケージの反りおよび接続の信頼性を向上させるためのプロセス

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2013510368A Pending JP2013530523A (ja) 2010-05-20 2011-05-19 裏面モールド構成（ｂｓｍｃ）の使用によるパッケージの反りおよび接続の信頼性を向上させるためのプロセス

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2015086593A Pending JP2015144317A (ja) 2010-05-20 2015-04-21 裏面モールド構成（ｂｓｍｃ）の使用によるパッケージの反りおよび接続の信頼性を向上させるためのプロセス

Country Status (6)

Country Link
US (2) US8742603B2 (ja)
EP (1) EP2572372B1 (ja)
JP (3) JP2013530523A (ja)
KR (1) KR101485752B1 (ja)
CN (1) CN102906866B (ja)
WO (1) WO2011146751A1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8461676B2 (en) 2011-09-09 2013-06-11 Qualcomm Incorporated Soldering relief method and semiconductor device employing same
US9184041B2 (en) * 2013-06-25 2015-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit with backside structures to reduce substrate warp
US9384314B2 (en) * 2014-02-28 2016-07-05 International Business Machines Corporation Reduction of warpage of multilayered substrate or package
US10879144B2 (en) 2018-08-14 2020-12-29 Texas Instruments Incorporated Semiconductor package with multilayer mold
WO2021007174A1 (en) * 2019-07-05 2021-01-14 Nano-Dimension Technologies, Ltd. Surface-complementary dielectric mask for additive manufactured electronics, methods of fabrication and uses thereof

Family Cites Families (81)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5200362A (en) * 1989-09-06 1993-04-06 Motorola, Inc. Method of attaching conductive traces to an encapsulated semiconductor die using a removable transfer film
US5438224A (en) * 1992-04-23 1995-08-01 Motorola, Inc. Integrated circuit package having a face-to-face IC chip arrangement
JPH08222655A (ja) * 1995-02-13 1996-08-30 Hitachi Ltd 電子部品の電極構造とその製造方法
JP2825083B2 (ja) * 1996-08-20 1998-11-18 日本電気株式会社 半導体素子の実装構造
JP2861965B2 (ja) 1996-09-20 1999-02-24 日本電気株式会社 突起電極の形成方法
JPH10125720A (ja) 1996-10-17 1998-05-15 Hitachi Ltd 半導体集積回路装置およびその製造方法
JPH11220077A (ja) * 1997-10-15 1999-08-10 Toshiba Corp 半導体装置および半導体装置の製造方法
US6133067A (en) * 1997-12-06 2000-10-17 Amic Technology Inc. Architecture for dual-chip integrated circuit package and method of manufacturing the same
US6137164A (en) * 1998-03-16 2000-10-24 Texas Instruments Incorporated Thin stacked integrated circuit device
JP2000058709A (ja) 1998-08-17 2000-02-25 Nec Corp 突起電極構造および突起電極形成方法
JP2000150557A (ja) 1998-11-13 2000-05-30 Hitachi Ltd 半導体装置およびその製造方法
US6181569B1 (en) * 1999-06-07 2001-01-30 Kishore K. Chakravorty Low cost chip size package and method of fabricating the same
TW417839U (en) * 1999-07-30 2001-01-01 Shen Ming Tung Stacked memory module structure and multi-layered stacked memory module structure using the same
JP2001077301A (ja) * 1999-08-24 2001-03-23 Amkor Technology Korea Inc 半導体パッケージ及びその製造方法
JP2001203318A (ja) * 1999-12-17 2001-07-27 Texas Instr Inc <Ti> 複数のフリップチップを備えた半導体アセンブリ
US6344687B1 (en) * 1999-12-22 2002-02-05 Chih-Kung Huang Dual-chip packaging
US6462421B1 (en) * 2000-04-10 2002-10-08 Advanced Semicondcutor Engineering, Inc. Multichip module
US7247932B1 (en) * 2000-05-19 2007-07-24 Megica Corporation Chip package with capacitor
JP3798620B2 (ja) * 2000-12-04 2006-07-19 富士通株式会社 半導体装置の製造方法
US6518089B2 (en) * 2001-02-02 2003-02-11 Texas Instruments Incorporated Flip chip semiconductor device in a molded chip scale package (CSP) and method of assembly
JP4087080B2 (ja) * 2001-05-17 2008-05-14 株式会社日立製作所 配線基板の製造方法およびマルチップモジュールの製造方法
JP4023159B2 (ja) * 2001-07-31 2007-12-19 ソニー株式会社 半導体装置の製造方法及び積層半導体装置の製造方法
US6916682B2 (en) * 2001-11-08 2005-07-12 Freescale Semiconductor, Inc. Semiconductor package device for use with multiple integrated circuits in a stacked configuration and method of formation and testing
SG115455A1 (en) 2002-03-04 2005-10-28 Micron Technology Inc Methods for assembly and packaging of flip chip configured dice with interposer
US7323767B2 (en) 2002-04-25 2008-01-29 Micron Technology, Inc. Standoffs for centralizing internals in packaging process
TW544784B (en) 2002-05-27 2003-08-01 Via Tech Inc High density integrated circuit packages and method for the same
US6798057B2 (en) * 2002-11-05 2004-09-28 Micron Technology, Inc. Thin stacked ball-grid array package
JP2004240233A (ja) 2003-02-07 2004-08-26 Tamura Kaken Co Ltd ソルダーレジスト組成物、回路基板及びその製造方法
US6815254B2 (en) * 2003-03-10 2004-11-09 Freescale Semiconductor, Inc. Semiconductor package with multiple sides having package contacts
US6856009B2 (en) * 2003-03-11 2005-02-15 Micron Technology, Inc. Techniques for packaging multiple device components
US7070207B2 (en) 2003-04-22 2006-07-04 Ibiden Co., Ltd. Substrate for mounting IC chip, multilayerd printed circuit board, and device for optical communication
JP3879853B2 (ja) * 2003-10-10 2007-02-14 セイコーエプソン株式会社 半導体装置、回路基板及び電子機器
US20070145548A1 (en) * 2003-12-22 2007-06-28 Amkor Technology, Inc. Stack-type semiconductor package and manufacturing method thereof
JP4865197B2 (ja) * 2004-06-30 2012-02-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7205177B2 (en) * 2004-07-01 2007-04-17 Interuniversitair Microelektronica Centrum (Imec) Methods of bonding two semiconductor devices
US7187068B2 (en) * 2004-08-11 2007-03-06 Intel Corporation Methods and apparatuses for providing stacked-die devices
KR100639702B1 (ko) * 2004-11-26 2006-10-30 삼성전자주식회사 패키지된 반도체 다이 및 그 제조방법
JP4768994B2 (ja) * 2005-02-07 2011-09-07 ルネサスエレクトロニクス株式会社 配線基板および半導体装置
JP2006261485A (ja) * 2005-03-18 2006-09-28 Renesas Technology Corp 半導体装置およびその製造方法
US7393770B2 (en) 2005-05-19 2008-07-01 Micron Technology, Inc. Backside method for fabricating semiconductor components with conductive interconnects
US7394148B2 (en) 2005-06-20 2008-07-01 Stats Chippac Ltd. Module having stacked chip scale semiconductor packages
JP4620553B2 (ja) * 2005-08-30 2011-01-26 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
FR2893764B1 (fr) * 2005-11-21 2008-06-13 St Microelectronics Sa Boitier semi-conducteur empilable et procede pour sa fabrication
JP4929784B2 (ja) 2006-03-27 2012-05-09 富士通株式会社 多層配線基板、半導体装置およびソルダレジスト
JP4171499B2 (ja) * 2006-04-10 2008-10-22 日立電線株式会社 電子装置用基板およびその製造方法、並びに電子装置およびその製造方法
US20070241441A1 (en) * 2006-04-17 2007-10-18 Stats Chippac Ltd. Multichip package system
WO2008014633A1 (en) * 2006-06-29 2008-02-07 Intel Corporation Apparatus, system, and method for wireless connection in integrated circuit packages
SG138501A1 (en) * 2006-07-05 2008-01-28 Micron Technology Inc Lead frames, microelectronic devices with lead frames, and methods for manufacturing lead frames and microelectronic devices with lead frames
US7749882B2 (en) 2006-08-23 2010-07-06 Micron Technology, Inc. Packaged microelectronic devices and methods for manufacturing packaged microelectronic devices
TWI336502B (en) * 2006-09-27 2011-01-21 Advanced Semiconductor Eng Semiconductor package and semiconductor device and the method of making the same
US20080116574A1 (en) 2006-11-17 2008-05-22 Powertech Technology Inc. BGA package with encapsulation on bottom of substrate
US7656031B2 (en) * 2007-02-05 2010-02-02 Bridge Semiconductor Corporation Stackable semiconductor package having metal pin within through hole of package
JP5003260B2 (ja) * 2007-04-13 2012-08-15 日本電気株式会社 半導体装置およびその製造方法
US8409920B2 (en) 2007-04-23 2013-04-02 Stats Chippac Ltd. Integrated circuit package system for package stacking and method of manufacture therefor
KR20080102022A (ko) 2007-05-17 2008-11-24 삼성전자주식회사 회로기판의 제조방법, 반도체 패키지의 제조방법, 이에의해 제조된 회로기판 및 반도체 패키지
KR100850213B1 (ko) * 2007-05-22 2008-08-04 삼성전자주식회사 몰딩된 볼을 구비한 반도체 패키지 및 그 제조방법
KR100876083B1 (ko) 2007-06-18 2008-12-26 삼성전자주식회사 반도체 칩 패키지 및 이를 포함하는 반도체 패키지
KR101387706B1 (ko) 2007-08-17 2014-04-23 삼성전자주식회사 반도체 칩 패키지, 그 제조 방법 및 이를 포함하는 전자소자
US7777351B1 (en) 2007-10-01 2010-08-17 Amkor Technology, Inc. Thin stacked interposer package
JP5394625B2 (ja) 2007-10-05 2014-01-22 新光電気工業株式会社 配線基板及びその製造方法
JP5115144B2 (ja) * 2007-10-22 2013-01-09 株式会社デンソー 電子装置
US7956453B1 (en) 2008-01-16 2011-06-07 Amkor Technology, Inc. Semiconductor package with patterning layer and method of making same
US8030746B2 (en) * 2008-02-08 2011-10-04 Infineon Technologies Ag Integrated circuit package
US7901987B2 (en) 2008-03-19 2011-03-08 Stats Chippac Ltd. Package-on-package system with internal stacking module interposer
JP5356876B2 (ja) * 2008-03-28 2013-12-04 日本特殊陶業株式会社 多層配線基板及びその製造方法
JP5179920B2 (ja) * 2008-03-28 2013-04-10 日本特殊陶業株式会社 多層配線基板
TWI362732B (en) * 2008-04-07 2012-04-21 Nanya Technology Corp Multi-chip stack package
US7871861B2 (en) * 2008-06-25 2011-01-18 Stats Chippac Ltd. Stacked integrated circuit package system with intra-stack encapsulation
US7871862B2 (en) 2008-09-08 2011-01-18 Stats Chippac Ltd. Ball grid array package stacking system
JPWO2010029726A1 (ja) * 2008-09-11 2012-02-02 住友ベークライト株式会社 半導体装置および半導体装置に用いる樹脂組成物
JP2010147153A (ja) * 2008-12-17 2010-07-01 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
TWI499024B (zh) 2009-01-07 2015-09-01 Advanced Semiconductor Eng 堆疊式多封裝構造裝置、半導體封裝構造及其製造方法
US8430969B2 (en) * 2009-07-20 2013-04-30 Texas Instruments Incorporated Method for exposing and cleaning insulating coats from metal contact surfaces
JP5425584B2 (ja) 2009-10-15 2014-02-26 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8008121B2 (en) * 2009-11-04 2011-08-30 Stats Chippac, Ltd. Semiconductor package and method of mounting semiconductor die to opposite sides of TSV substrate
US8466997B2 (en) 2009-12-31 2013-06-18 Stmicroelectronics Pte Ltd. Fan-out wafer level package for an optical sensor and method of manufacture thereof
US8436255B2 (en) 2009-12-31 2013-05-07 Stmicroelectronics Pte Ltd. Fan-out wafer level package with polymeric layer for high reliability
US8492262B2 (en) 2010-02-16 2013-07-23 International Business Machines Corporation Direct IMS (injection molded solder) without a mask for forming solder bumps on substrates
KR101680082B1 (ko) 2010-05-07 2016-11-29 삼성전자 주식회사 웨이퍼 레벨 패키지 및 웨이퍼 레벨 패키지의 형성방법
US8378477B2 (en) 2010-09-14 2013-02-19 Stats Chippac Ltd. Integrated circuit packaging system with film encapsulation and method of manufacture thereof
US8461676B2 (en) 2011-09-09 2013-06-11 Qualcomm Incorporated Soldering relief method and semiconductor device employing same

Also Published As

Publication number Publication date
US20140227835A1 (en) 2014-08-14
CN102906866A (zh) 2013-01-30
US20150221528A9 (en) 2015-08-06
EP2572372A1 (en) 2013-03-27
WO2011146751A1 (en) 2011-11-24
JP2015144317A (ja) 2015-08-06
US20110285026A1 (en) 2011-11-24
KR20130031845A (ko) 2013-03-29
CN102906866B (zh) 2015-12-02
EP2572372B1 (en) 2020-09-02
US8742603B2 (en) 2014-06-03
JP2013530523A (ja) 2013-07-25
KR101485752B1 (ko) 2015-01-21
JP2014187399A (ja) 2014-10-02

Similar Documents

Publication Publication Date Title
JP6505951B2 (ja) 埋込みパッケージオンパッケージ（ＰｏＰ）デバイスを備える集積デバイス
JP5782166B2 (ja) 裏面モールド構成（ｂｓｍｃ）の使用によるパッケージの反りおよび接続の信頼性を向上させるためのプロセス
KR101805477B1 (ko) 저가의 패키지 휘어짐 해결 방법
TWI539574B (zh) 具有嵌入式晶粒之半導體封裝體及其製造方法
TWI543281B (zh) 中介件上嵌補塊總成及藉其所形成之結構
TWI778197B (zh) 包括橋接晶粒的堆疊封裝
US20110115083A1 (en) Semiconductor Package Assembly Systems and Methods using DAM and Trench Structures
JP5605958B2 (ja) 薄い半導体のためのパネル化裏面処理を用いた半導体製造方法及び半導体デバイス
TWI732866B (zh) 積體電路封裝堆疊、形成積體電路封裝堆疊的方法及積體電路封裝系統
US8368232B2 (en) Sacrificial material to facilitate thin die attach
JP2011077108A (ja) 半導体装置
KR20120101136A (ko) 반도체 다이 뒤틀림을 제어하기 위한 장치 및 방법
JP2011119731A (ja) パッケージと基板または別のパッケージとの間の領域の一部分にアンダーフィル材料を含むパッケージ
JP2013519238A (ja) 半導体ダイパッケージ構造体
JP2009049218A (ja) 半導体装置及び半導体装置の製造方法
JP2014107554A (ja) 積層型半導体パッケージ
US20190181093A1 (en) Active package substrate having embedded interposer
US8381393B2 (en) Patch on interposer through PGA interconnect structures
US20210375845A1 (en) Package cavity for enhanced device performance with an integrated passive device
TWI237352B (en) Warpage-preventing substrate
KR20120049751A (ko) 적층형 반도체 패키지 및 그의 제조방법

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140715

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140715

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20140715

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20140811

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140818

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141113

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20141222

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150421

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20150608

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150622

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150716

R150 Certificate of patent or registration of utility model

Ref document number: 5782166

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees