JP2013526001A5 - - Google Patents

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図1において、リモートユニット120は、携帯電話として示され、リモートユニット130は、ポータブルコンピュータとして示され、リモートユニット150は、ワイヤレルローカルループシステムにおける固定された位置リモートユニットとして示される。例えば、リモートユニットは移動可能電話、ノート型パーソナルコミュニケーションシステム(PCS)ユニット、携帯情報端末などの携帯型データユニット、GPS可能装置、ナビゲーション装置、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテイメントユニット、メーターリーディング装置などの固定位置データユニット、又は、データ若しくはコンピュータ指示又はそれらの組合せを保存又は読み出す他の装置であり得る。図1は、開示された教示に従うリモートユニットを示すけれども、この開示は、これらの例示的な示されたユニットに限定されない。この開示の実施形態は、集積回路を含むあらゆる装置に適切に採用され得る。

Claims (10)

  1. ダイの4つの角部の各々に複数の貫通基板ビアを備える半導体ダイであって、
    前記ダイの4つの角部の各々が、円弧状に配置された外側の組の貫通基板ビアであって、前記円弧の頂点が、前記円弧が位置する前記角部の一点に位置合わせされ、外側の列の貫通基板ビアが、前記半導体ダイの側端に平行な方向において前記外側の列の貫通基板ビアが延長する方向に沿って前記円弧の端部の各々から外側に延長する、外側の組の貫通基板ビアを備え、
    前記貫通基板ビアが、前記半導体ダイの反りを低減する、半導体ダイ。
  2. 前記貫通基板ビアが、信号を伝達しない貫通基板ビアであり、
    前記ダイの前記4つの角部の各々が、内側の円弧を形成するように配置された内側の組の貫通基板ビアであって、前記内側の円弧の頂点が、前記内側の円弧が位置する前記角部の前記一点に位置合わせされ、内側の列の貫通基板ビアが、前記半導体ダイの前記側端に平行な方向において前記外側の列の貫通基板ビアが延長する方向に沿って前記内側の円弧の端部の各々から外側に延長する、内側の組の貫通基板ビアをさらに含む、請求項1に記載の半導体ダイ。
  3. 前記半導体ダイの機能ブロックに近接した中心領域に位置する、信号を伝達しない少なくとも1つの追加的な貫通基板ビアをさらに備える、請求項2に記載の半導体ダイ。
  4. 前記貫通基板ビアが、応力緩和ビアを含む、請求項2に記載の半導体ダイ
  5. 前記内側及び外側の組の貫通基板ビアの円弧によって形成される領域において除去されるダイの材料が、前記内側及び外側の列の貫通基板ビアが延長する方向に沿った等しい大きさのダイ領域において除去されるダイの材料より多い、請求項2に記載の半導体ダイ。
  6. 前記ダイの角部から延長する前記内側及び外側の列の貫通基板ビアが、前記内側及び外側の列の方向に垂直に延長する前記ダイの側部から同一の距離で終わる、請求項2に記載の半導体ダイ。
  7. 携帯機器、ポータブルコンピュータ、携帯電話、固定位置リモートユニット、移動可能電話、携帯型データユニット、ノート型パーソナルコミュニケーションシステムユニット、携帯情報端末、メーターリーディング装置、固定位置データユニット及び/又はパーソナルコンピュータに組み込まれる、請求項1に記載の半導体ダイ。
  8. 積層集積回路に組み込まれる、請求項1に記載の半導体ダイ。
  9. 半導体ダイの熱膨張係数(CTE)を増加する手段を備える半導体ダイであって、
    前記熱膨張係数(CTE)を増加する手段が、前記半導体ダイの4つの角部の各々に複数の貫通基板ビアを備え、
    前記半導体ダイの前記4つの角部の各々が、
    円弧状に配置された外側の組の貫通基板ビアであって、前記円弧の頂点が、前記円弧が位置する前記角部の一点に位置合わせされ、外側の列の貫通基板ビアが、前記半導体ダイの側端に平行な方向において前記外側の列の貫通基板ビアが延長する方向に沿って前記円弧の端部の各々から外側に延長し、前記熱膨張係数(CTE)を増加する手段が、前記半導体ダイの反りを低減する、外側の組の貫通基板ビアと、
    前記半導体ダイの機能ブロックに近接した中心領域に位置する、信号を伝達しない少なくとも1つの追加的な貫通基板ビアと、
    を含む半導体ダイ。
  10. 携帯機器、ポータブルコンピュータ、携帯電話、固定位置リモートユニット、移動可能電話、携帯型データユニット、ノート型パーソナルコミュニケーションシステムユニット、携帯情報端末、メーターリーディング装置、固定位置データユニット及び/又はパーソナルコンピュータに組み込まれる、請求項9に記載の半導体ダイ。
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8378458B2 (en) * 2010-03-22 2013-02-19 Advanced Micro Devices, Inc. Semiconductor chip with a rounded corner
US8883634B2 (en) * 2011-06-29 2014-11-11 Globalfoundries Singapore Pte. Ltd. Package interconnects
US9184144B2 (en) * 2011-07-21 2015-11-10 Qualcomm Incorporated Interconnect pillars with directed compliance geometry
US9059191B2 (en) * 2011-10-19 2015-06-16 International Business Machines Corporation Chamfered corner crackstop for an integrated circuit chip
US8566773B2 (en) 2012-02-15 2013-10-22 International Business Machines Corporation Thermal relief automation
US8464200B1 (en) 2012-02-15 2013-06-11 International Business Machines Corporation Thermal relief optimization
CN103377990B (zh) * 2012-04-18 2016-08-31 中芯国际集成电路制造(上海)有限公司 硅通孔结构
CN103378030B (zh) * 2012-04-18 2016-04-20 中芯国际集成电路制造(上海)有限公司 硅通孔结构
US9291578B2 (en) * 2012-08-03 2016-03-22 David L. Adler X-ray photoemission microscope for integrated devices
US9245826B2 (en) * 2013-03-11 2016-01-26 Newport Fab, Llc Anchor vias for improved backside metal adhesion to semiconductor substrate
US9247636B2 (en) 2013-03-12 2016-01-26 International Business Machines Corporation Area array device connection structures with complimentary warp characteristics
US9355967B2 (en) * 2013-06-24 2016-05-31 Qualcomm Incorporated Stress compensation patterning
US9236301B2 (en) 2013-07-11 2016-01-12 Globalfoundries Inc. Customized alleviation of stresses generated by through-substrate via(S)
KR102122456B1 (ko) 2013-12-20 2020-06-12 삼성전자주식회사 실리콘 관통 비아 플러그들을 갖는 반도체 소자 및 이를 포함하는 반도체 패키지
US10006899B2 (en) 2014-03-25 2018-06-26 Genia Technologies, Inc. Nanopore-based sequencing chips using stacked wafer technology
US9728518B2 (en) 2014-04-01 2017-08-08 Ati Technologies Ulc Interconnect etch with polymer layer edge protection
US9560745B2 (en) * 2014-09-26 2017-01-31 Qualcomm Incorporated Devices and methods to reduce stress in an electronic device
US9772268B2 (en) * 2015-03-30 2017-09-26 International Business Machines Corporation Predicting semiconductor package warpage
US9721906B2 (en) 2015-08-31 2017-08-01 Intel Corporation Electronic package with corner supports
US20170287873A1 (en) * 2016-03-29 2017-10-05 Santosh Sankarasubramanian Electronic assembly components with corner adhesive for warpage reduction during thermal processing
CN106531714A (zh) * 2017-01-24 2017-03-22 日月光封装测试(上海)有限公司 用于半导体封装的引线框架条及其制造方法
US11171113B2 (en) 2017-03-14 2021-11-09 Mediatek Inc. Semiconductor package structure having an annular frame with truncated corners
US11362044B2 (en) 2017-03-14 2022-06-14 Mediatek Inc. Semiconductor package structure
US11264337B2 (en) 2017-03-14 2022-03-01 Mediatek Inc. Semiconductor package structure
US11387176B2 (en) 2017-03-14 2022-07-12 Mediatek Inc. Semiconductor package structure
US10784211B2 (en) 2017-03-14 2020-09-22 Mediatek Inc. Semiconductor package structure
US10396003B2 (en) * 2017-10-18 2019-08-27 Micron Technology, Inc. Stress tuned stiffeners for micro electronics package warpage control
US10861797B2 (en) * 2018-07-16 2020-12-08 Micron Technology, Inc. Electrically or temperature activated shape-memory materials for warpage control
US11879170B2 (en) 2019-08-14 2024-01-23 Massachusetts Institute Of Technology Stress patterning systems and methods for manufacturing free-form deformations in thin substrates
US11308257B1 (en) 2020-12-15 2022-04-19 International Business Machines Corporation Stacked via rivets in chip hotspots

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2704001B2 (ja) * 1989-07-18 1998-01-26 キヤノン株式会社 位置検出装置
JP3920399B2 (ja) * 1997-04-25 2007-05-30 株式会社東芝 マルチチップ半導体装置用チップの位置合わせ方法、およびマルチチップ半導体装置の製造方法・製造装置
US6011301A (en) * 1998-06-09 2000-01-04 Stmicroelectronics, Inc. Stress reduction for flip chip package
US6372600B1 (en) * 1999-08-30 2002-04-16 Agere Systems Guardian Corp. Etch stops and alignment marks for bonded wafers
JP3895987B2 (ja) 2001-12-27 2007-03-22 株式会社東芝 半導体装置およびその製造方法
US6897125B2 (en) * 2003-09-17 2005-05-24 Intel Corporation Methods of forming backside connections on a wafer stack
JP4467318B2 (ja) * 2004-01-28 2010-05-26 Necエレクトロニクス株式会社 半導体装置、マルチチップ半導体装置用チップのアライメント方法およびマルチチップ半導体装置用チップの製造方法
JP4768994B2 (ja) * 2005-02-07 2011-09-07 ルネサスエレクトロニクス株式会社 配線基板および半導体装置
US7795137B2 (en) * 2005-08-26 2010-09-14 Hitachi, Ltd. Manufacturing method of semiconductor device
TWI407539B (zh) 2005-08-26 2013-09-01 Hitachi Ltd Semiconductor device
JP4735280B2 (ja) * 2006-01-18 2011-07-27 株式会社日立製作所 パターン形成方法
JP4714049B2 (ja) * 2006-03-15 2011-06-29 Okiセミコンダクタ株式会社 半導体装置及び半導体装置の製造方法
JP5361156B2 (ja) * 2007-08-06 2013-12-04 ラピスセミコンダクタ株式会社 半導体装置及びその製造方法

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