CN103579025A - 集成电路倒装芯片组件的制造方法及由该方法制造的组件 - Google Patents

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Abstract

本发明公开了集成电路倒装芯片组件的制造方法及由该方法制造的组件，具体公开了一种在可控塌陷芯片连接(C4)下减少白凸块形成和电介质开裂的方法。该方法包括制造具有多个金属化层的基板，这些层中的一个或多个具有低k电介质材料。基板包括多个用于C4的附着焊垫。所述制造包括在基板的位于至少一些附着焊垫下方的部分中，用金属填充选择性地形成基板的至少一部分，该金属填充的杨氏弹性模量比低k电介质材料的一个或多个层中的任一个都高。

Description

集成电路倒装芯片组件的制造方法及由该方法制造的组件
技术领域
本发明涉及半导体芯片的微电子封装，更具体地，涉及制造IC倒装芯片组件的方法，该IC倒装芯片组件被设计成降低对可控塌陷芯片连接的结构损坏，可控塌陷芯片连接还称为“C4”连接。
背景技术
微电子技术中的进展倾向于开发在执行更多电子功能时占据较小物理空间的芯片。通常，每个芯片被封装用于壳体中，壳体保护芯片免受其环境的影响，并通过至电路板的插座或焊料连接等来提供芯片和外部电路之间的输入/输出连通。小型化导致在较小的物理空间中产生更多的热量，较少的结构用于从封装件传递热量。
所关注的热量来源于配线电阻(wiring resistance)和有源部件开关(activecomponents switching)。每当装置开启时，芯片和基板的温度升高，每当装置关闭时，温度降低。由于芯片和基板通常由具有不同热膨胀系数(CTE)的不同材料形成，所以芯片和基板倾向于膨胀和收缩不同量，即众所周知的CTE不匹配现象。这导致芯片上的电触头随着芯片和基板的温度的改变而相对于基板上的电接触焊垫(electrical contact pad)移动。该相对移动使芯片和印刷线路板(PWB)之间的电互连变形，并使它们受到机械应力。这些应力在装置的重复操作下被重复地施加，并且可导致电互连疲劳(fatigue)。这对于可控塌陷芯片连接(C4)的焊料球尤其是准确的。
保护半导体芯片上的结构的常规技术包括使用用于输入/输出(I/O)的低介电常数(k)层间电介质(ILD)材料(例如旋涂玻璃(SOG)、氢硅倍半环氧乙烷(Hydrogensilsesquioxane)(HSQ)，甲基硅烷(Methylisilane)(MSQ)，苯并环丁烯(Benzocyclobutene)(BCB)等)以及应用于预先制成的半导体芯片的机械支撑结构。在完成了半导体芯片的逻辑功能部分之后，形成这样的I/O和支撑结构。因此，这样的结构/工艺有时指的是“后端工艺”(BEOL)结构/工艺，因为它们在生产线的后端形成。
然而，与二氧化硅相比，许多低k材料是柔软的，当施加结合力时，低k材料容易受到损坏。有两种主要途径来连接芯片：C4焊料球和引线接合。在C4连接中，在焊料球连接形成期间施加的力能够损坏低k电介质材料。在引线接合中，源于超声波能量、毛细管压力和温度的损坏能够使低k绝缘体变弱或塌陷。而且，与焊料球连接之下的结构相关联的机械应力使得应力的显著增大可导致材料破坏、疲劳和最终的装置故障。在将底部填充引入芯片和封装件之间以将应力更均匀地分布在芯片/封装件界面上之前，开裂和其它连接故障通常发生在芯片连接、冷却期间，或者在倒装芯片封装的后续工序期间。在C4下发生开裂以使C4位置在超声检测图像中作为白斑突出的现象有时指的是“白凸块”。
给定材料的应力和应变彼此直接成比例，并且该比例限定出材料的弹性模量。杨氏模量(E)描述了拉伸弹性(tensile elasticity)，或者一物体沿轴线变形的趋势(当沿该轴线施加反作用力时)，其被定义为拉伸应力与拉伸应变的比值，并且通常简单地指代弹性模量。
经验数据和有限元建模显示：当在C4下，电介质层的有效模量较低时，在C4下的电介质更可能在芯片连接期间开裂(白凸块形成)。BEOL叠层的有效模量取决于叠层中的电介质层的模量以及叠层中金属化的量和布置。因为金属特征(metal feature)的模量典型地远高于电介质的模量，所以可以通过增加金属密度来增加叠层的有效模量。先前认为金属的几种构造特别有利于增加叠层的有效模量。这些包括使用堆叠的通路结构作为类似支撑件的柱体(pillar)，以及使用高密度的连接金属线路和焊垫的通路结构。已设计了几种规划，以在芯片设计中填充空白空间，从而改善BEOL叠层的刚度(stiffness)。这些规划的焦点通常在于提供均匀的整体金属密度，以在用于形成大马士革(Damascene)互连结构的CMP处理期间均匀地抛光金属结构。使用的方法包括使用精细的正方形和矩形填充形状，使用多个路径以不同图案填充，以及连接填充形状和通路结构。
本行业长期寻求在半导体芯片或半导体芯片的选定部分上并入保护结构，以使这些力对芯片结构的影响最小。虽然发展出了避免制造期间的填充材料(低k材料)损坏的技术，但是有源芯片装置应当免受机械应力的影响，尤其是在焊料球连接之下时，其中，显著的力被施加，导致这些区域中的机械应力增加。
发明内容
根据本文中的一个实施例，公开了一种在可控塌陷芯片连接(C4)下减少白凸块形成和电介质开裂的方法。该方法包括制造具有多个金属化层的基板，这些层中的一个或多个具有低k电介质材料。该基板包括多个用于C4的附着焊垫(attachment pad)。所述制造包括：在基板的位于至少一些附着焊垫下方的部分中用金属填充选择性地形成基板的至少一部分，该金属填充的杨氏弹性模量比低k电介质材料的一个或多个层中的任一个都高。
根据本文中的另一实施例，公开了一种在可控塌陷芯片连接(C4)下降低白凸块形成和电介质开裂的方法。该方法包括制造具有多个金属化层的基板，这些层中的一个或多个具有低k电介质材料。该基板包括多个用于C4的附着焊垫。所述制造包括：在基板的位于至少一些附着焊垫下方的部分中用金属填充选择性地形成基板的至少一部分，该金属填充的杨氏弹性模量比低k电介质材料的一个或多个层中的任一个都高；以及选择性地形成基板的至少一部分以优化性能。
根据本文中的另一实施例，公开了一种在可控塌陷芯片连接(C4)下降低白凸块形成和电介质开裂的方法。该方法包括制造具有多个金属化层的基板，这些层中的一个或多个具有低k电介质材料。该基板包括外围边缘和中心区。所述制造包括：在基板的位于基板外围边缘处以及至少部分地从边缘朝向基板中心区的部分中，用金属填充选择性地形成基板的至少一部分，该金属填充的杨氏弹性模量比低k电介质材料的一个或多个层中的任一个都高。
根据本文中的另一实施例，公开了一种半导体产品。该半导体产品包括集成电路芯片基板以及形成在集成电路芯片基板和封装件之间的互连层。互连层包括多个可控塌陷芯片连接(C4)和底层填充材料。集成电路芯片基板包括位于其顶面的多个附着焊垫以及多个金属化层。这些层中的一个或多个具有低k电介质材料。基板的位于至少一些附着焊垫下方的部分包括金属填充，该金属填充的杨氏弹性模量比低k电介质材料的一个或多个层中的任一个都高。
附图说明
参考附图，通过下面的详细说明，会更好地理解本文中的实施例，附图未必按照比例绘制，其中：
图1是半导体中的C4的截面图；
图2是基板通路的示意性示例；
图3是示出基板中的金属化层的结构图；
图4是示出本文中的实施例的放大图；
图5是示出本文中的实施例的放大图；
图6是示出本文中的实施例的放大图；以及
图7是示出本文中的实施例的流程图。
具体实施方式
将附加的填充形状添加到设计的难点之一是其增加了信号线路上的电容性负载，从而延迟了信号传播，并且增加了能量消耗。为此，通常避免使有效模量最大的结构。本文中公开的工艺使用使芯片的选择性区域(其对白凸块形成是重要的)中的BEOL叠层的有效模量最大的提高的填充策略，并在对电介质开裂和白凸块形成不重要的区域中，针对性能使用最佳填充策略以填充结构。本文中所述的实施例主要涉及C4连接，然而，类似的方法可通过选择性地加强引线接合焊垫(wire bond pad)下的区域而应用于引线接合。
在第一工艺中，在单独的C4位置之下和周围应用模量提高的填充。在许多情况下，可仅将提高的填充应用在C4的一侧，例如在芯片连接期间经受拉伸载荷(tensile loading)的一侧。在第二工艺中，将模量提高的填充选择性地应用到芯片的经受C4上最大应力的区域，例如与中性点(neutral point)相距较远的区域。通常，这在角落，或者沿矩形芯片的边缘，即使是更复杂的设计中可需要增加额外的位置时。
如上所述，用于保护半导体芯片上的结构的常规技术包括使用用于输入/输出(I/O)的低介电常数(k)层间电介质(ILD)材料和应用于先前制成的半导体芯片的机械支撑结构。在完成半导体芯片的逻辑功能部分之后，形成这样的I/O和支撑结构。本文中的系统和方法通过公开一工艺解决了这些问题，该工艺在位于芯片封装模块的芯片侧上的白凸块敏感位置处明智地使用金属填充形状，以提供局部模量增加。填充形状可主要用在已知对白凸块敏感的C4位置或芯片边缘低模量位置。仅在需要的地方选择性地使用金属填充形状以引入(instill)抗开裂性，而不会伴随有信号线路上的电容性负载的增加(其可延迟信号传播或增加能量消耗)。
图1示出集成芯片基板13和封装件16之间的可控塌陷芯片连接(C4)10。集成芯片基板13包括几个层，例如光敏聚酰亚胺(PSPI)层19和位于低k电介质层25的软的弹性基底上的坚硬的上部氧化层22。每一层具有其自己的弹性模量E。在所示示例中，氧化层22的弹性模量(E氧化物)大于PSPI层19的弹性模量(EPSPI)，PSPI层19的弹性模量大于低k电介质层25的弹性模量(E低K)。为了将芯片安装到外部电路(例如，电路板或另外的芯片或晶片)，将芯片翻转过来，使得芯片的顶侧面朝下，并将芯片对准，使得芯片的焊垫与外部电路上的匹配焊垫对准，然后，焊料流动以完成互连。在倒装芯片组装期间，封装件16对C4 10施加切变力矩(shear moment)，使得基板13的至少一部分因焊料凸块边缘的隆起(uplift)而在拉伸状态下。这样的切变力矩会导致对C4 10的损坏，以及倒装芯片的完整性的损失。更坚硬的结构，即具有更高弹性模量的结构在倒装芯片组装期间不易受到损坏。
参见图2，基板的各构造先前被认为特别有利于增加集成芯片基板13的有效模量。这些构造包括使用堆叠的通路结构28作为类似支撑件的柱体，以及使用高密度的通路结构和金属连接线路31以及焊垫。将额外的填充形状添加到设计的难点之一是其增加信号线路上的电容性负载。因此，通常避免使有效模量最大的结构。
图3示出基板13中的多个金属化层。根据芯片的预期目的，各个层可包括导体及/或绝缘体。所述层可包括用于连接到C4 10的附着焊垫34。根据芯片的预期目的，其它层可包括一个或多个低k电介质层25、一个或多个硅基材料层37和几个其它的电介质层40。根据芯片的预期目的，在所述层内可以有多个金属连接件43、金属通路46和金属填充49。当电介质在芯片中垂直地(与基板正交)布置时，电介质叠层的有效模量取决于每层的模量，每层的模量取决于材料的模量、通路和线路层(line level)中的金属密度，以及所述层的厚度等。
叠层的有效模量可以通过多种技术来提高，例如经由金属填充，或通过填充成形(fill shaping)，比如轮流更替功率分配网络(power distributionnetwork)中的填充形状。其它方法可包括使用密度增加的金属或者增加通路的密度。增加填充或通路的密度是提高模量的一种方式。然而，这些特征如何布置也是有关系的。一种方法可以是将通路堆叠成使得它们垂直地布置在芯片中，从而一个在另一个之上直接对准，这增加了与基板垂直的电介质叠层的模量。还必须考虑的是，提高的填充通常导致芯片的电性能的让步。
根据本文中的实施例，使电介质叠层的有效模量最大的填充策略应用于芯片的对白凸块形成重要的选择性区域。在芯片的对电介质开裂和白凸块形成不重要的区域中，应用针对芯片性能而优化的填充策略。
参见图4，本文中的一个示例实施例示出集成电路芯片52。将模量提高的填充应用于遍布在芯片52上的单独C4位置，例如53之下。芯片的剩余部分54具有针对芯片52的性能而优化的填充。
根据该实施例，一种在C4 10下减少白凸块形成和电介质开裂的方法包括制造基板13(例如图3所示)，其具有多个金属化层，这些层中的一个或多个为具有低k电介质材料的层25。芯片52包括用于C4 10的多个附着焊垫34。在制造芯片52时，在芯片的位于至少一些附着焊垫34下方的部分53中，用金属填充选择性地形成基板13的至少一部分，该金属填充的杨氏弹性模量比低k电介质材料的一个或多个层25中的任一个都高。
参见图5，本文中的另一示例实施例示出集成电路芯片55，其中，将模量提高的填充应用于芯片的具有高应力的区域，其由56表示，在芯片55的外围处。芯片的剩余部分58具有针对芯片55的性能而优化的填充。
根据该实施例，一种在C4 10下减少白凸块形成和电介质开裂的方法包括制造基板13(例如图3所示)，其具有多个金属化层，这些层中的一个或多个为具有低k电介质材料的层25。芯片55具有外围边缘57和中性应力点(point of neutral stress)60。芯片55还可包括用于C4 10的多个附着焊垫34。在制造芯片55时，在芯片的位于芯片55的外围边缘57处，并且至少部分地从边缘57朝向芯片55的中性应力点60的部分56中，用金属填充选择性地形成基板13的至少一部分，该金属填充的杨氏弹性模量比低k电介质材料的一个或多个层25中的任一个都高。
参见图6，本文中的另一示例实施例示出集成电路芯片63，其中，将模量提高的填充应用于诸如芯片63外围处的66的单独C4位置之下。芯片63的剩余部分68具有针对芯片63的性能而优化的填充。
根据该实施例，一种在C4 10下减少白凸块形成和电介质开裂的方法包括制造基板13(例如图3所示)，其具有多个金属化层，这些层中的一个或多个为具有低k电介质材料的层25。芯片63具有外围边缘57和中性应力点60。芯片63还可包括用于C4 10的多个附着焊垫34。在制造芯片63时，在芯片63的部分66(位于芯片63的外围边缘57处、在附着焊垫34下方，并且至少部分地从边缘57朝向芯片63的中性应力点60)中，用金属填充选择性地形成基板13的至少一部分，该金属填充的杨氏弹性模量比低k电介质材料的一个或多个层25中的任一个都高。
参考矩形芯片，描述了图4-6所示的示例。本文中所述的理念还可应用于具有不同形状的芯片。而且，在许多情况下，适当地仅在C4的一侧(例如在芯片连接期间经受拉伸载荷的一侧)应用提高的填充。在一些情况下，将提高的填充选择性地施加到芯片的经受C4上最大应力的区域，例如与中性应力点相距较远的区域。通常，这在角落或沿矩形芯片的边缘，即使是较复杂的设计中可需要增加额外的位置时。
再次参见图1，本文中公开的半导体产品包括集成电路芯片基板13和形成在集成电路芯片基板13和封装件16之间的互连层70。互连层70包括多个可控塌陷芯片连接(C4)10和底部填充材料73。集成电路芯片52、55、63的基板13包括位于其顶面72上的多个附着焊垫34以及多个金属化层19、22、25、37、40、43(见图3)。这些层中的一个或多个具有低k电介质材料。基板的位于至少一些附着焊垫34下方的部分包括金属填充，该金属填充的杨氏弹性模量比低k电介质材料的一个或多个层25、40中的任一个都高。
图7示出在本文所述的在可控塌陷芯片连接下减少白凸块形成和电介质开裂的方法的示例实施例。首先，在100，制造具有多个金属化层的基板。这些层中的一个或多个具有低k电介质材料，并且基板包括用于C4的多个附着焊垫。在103，在基板的位于至少一些附着焊垫下方的部分中，用金属填充选择性地形成基板的至少一部分，该金属填充的杨氏弹性模量比低k电介质材料的一个或多个层中的任一个都高。在106，形成基板的至少一部分以优化性能。
图中的流程图和方块图示出了根据本文的各实施例的方法和半导体产品的可能实施方式的结构、功能和操作。在这方面，流程图或方块图中的每个方框可代表一模块或部分，其包括一个或多个用于实施特定功能的可执行的指令。还应注意，在一些替代实施方式中，方框中所记的功能可脱离图中所记顺序而发生。例如，实际上，根据所涉及的功能，可基本上同时执行两个相继显示的方框，或者有时可反向执行所述方框。还应注意，方块图和/或流程图的每个方框，以及方块图和/或流程图的方框组合可通过特定目的的基于硬件的系统或特定目的的硬件和计算机指令的组合来实施，特定目的的基于硬件的系统执行特定功能或行为。
上述方法用于制造集成电路芯片。得到的集成电路芯片可由制造者以作为裸芯片的未加工的晶片形式(即，作为具有多个未封装芯片的单个晶片)，或以封装的形式分销。在后一种情况下，芯片被安装在单芯片封装件(例如塑料载体，具有固定到母板或其它较高级别载体上的引线)中，或多芯片封装件(比如陶瓷载体，其具有表面互连或埋入互连(buried interconnection)之一或二者)中。在任一情况下，芯片随后与其它芯片、分立电路元件和/或其它信号处理装置集成，作为(a)中间产品(例如母板)或(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品，从玩具和其它低端应用到具有显示器、键盘或其它输入装置和中央处理器的高级计算机产品。
为了本文的目的，“绝缘体”是相对术语，其意指允许明显小于(＜95％)“导体”的电流流动的材料或结构。本文中提及的电介质(绝缘体)可以例如从干燥的氧气环境或水汽中生长(grow)，然后被图案化。或者，本文中的电介质可由许多候选的高介电常数(高k)材料中的任一形成，该高介电常数材料包括但并不限于氮化硅、氮氧化硅、SiO2和Si3N4的栅介质叠层(gate dielectricstack)，以及类似氧化钽的金属氧化物。本文中的电介质的厚度可依所需的装置性能而变化。
本文中提及的导体可由通过含有合适的掺杂物而导致是导电的任一导电材料形成，该导体材料例如为多晶硅(polysilicon)、非晶硅、非晶硅和多晶硅的组合、以及多晶硅锗(polysilicon-germanium)。或者，本文中的导体可以是一种或多种金属，例如钨、铪、钽、钼、钛或镍，或为金属硅化物，这些金属的任何合金，并可使用物理气相沉积、化学气相沉积或本领域中已知的任何其它技术沉积。
此外，本文中使用的术语，例如“右”、“左”、“竖直”“水平”、“顶部”、“底部”“上部”、“下部”、“在……下”、“下方”、“在下面”、“上方”、“在上面”、“平行”、“垂直”等应被理解为在图中定向和示出它们时的相对位置(除非明确说明其它情况)。例如“触摸”、“在…上”、“直接接触”、“邻接”、“直接邻近”等的术语意味着至少一个元件物理接触另一元件(没有其它元件分开所述元件)。
本文中使用的术语仅用于描述特定实施例的目的，并不意在限制本发明。除非文中清楚地指明，如本文中所使用的单数形式“一个”及其变体，以及“所述”意在还包括复数形式。还应理解，当术语“包括”及其变体用于本说明书中时，其明确指出存在所说明的特征、整体、步骤、操作、元件和/或组件，但是并不排除存在额外的一个或多个特征、整体、步骤、操作、元件、部件和/或它们的组。
下面的权利要求中的所有装置或步骤以及功能元件的相应结构、材料、行为和等同物意在包括用于与其它主张的元件结合来执行功能的任何结构、材料或行为。本发明各实施例的描述用于说明的目的，并不意在穷举或限制公开的实施例。在不脱离所述实施例的范围和精神的情况下，许多修改和变型对本领域普通技术人员来说是显而易见的。本文中使用的术语被选择为最好地解释实施例的原理、实际应用或关于在市场中发现的技术的技术改进，或者使本领域普通技术人员理解本文中公开的实施例。

Claims (24)

1.一种方法，包括：
在一工艺中制造多层芯片，该工艺包括：
选择性地形成所述多层芯片的第一部分，以具有第一弹性模量；以及
选择性地形成所述多层芯片的第二部分，以具有与所述第一弹性模量不同的第二弹性模量；
在所述第一部分和所述第二部分上形成电介质层；
在所述电介质层中且在所述第一部分和所述第二部分上方形成附着焊垫；以及
在所述附着焊垫上形成多个可控塌陷芯片连接。
2.如权利要求1所述的方法，所述第一部分位于所述附着焊垫的至少一些的下方，所述第一部分的有效模量大于位于所述芯片的其它地方的所述第二部分的有效模量。
3.如权利要求1所述的方法，通过增加金属填充密度和增加通路密度中的至少一个，所述第一部分具有提高的填充。
4.如权利要求1所述的方法，所述电介质形成在所述第一部分上以及包括低k电介质材料的所述第二部分上，所述方法还包括：
用金属填充选择性地形成所述芯片的至少一些，所述金属填充具有的杨氏弹性模量比包括低k电介质材料的所述多层芯片的至少一个金属化层高。
5.如权利要求1所述的方法，所述第一弹性模量大于所述第二弹性模量。
6.如权利要求2所述的方法，所述附着焊垫的所述至少一些位于所述芯片的外围处。
7.如权利要求1所述的方法，还包括：
在所述芯片的外围边缘处以及至少部分地从所述外围边缘朝向所述芯片的中性应力位置选择性地形成所述多层芯片的所述第一部分。
8.一种方法，包括：
在一工艺中制造具有多个金属化层的多层芯片，该工艺包括：
选择性地形成所述多层芯片的多个第一部分，以具有第一弹性模量；以及
选择性地形成所述多层芯片的多个第二部分，以具有与所述第一弹性模量不同的第二弹性模量；
在所述第一部分和所述第二部分上形成电介质层；
在所述电介质层中且在所述第一部分上方形成附着焊垫；以及
在所述附着焊垫上形成多个可控塌陷芯片连接，
所述多个金属化层包括含有金属图案的至少一层和含有低k电介质材料的至少一层。
9.如权利要求8所述的方法，所述第一部分位于所述附着焊垫的至少一些的下方，所述第一部分的有效模量大于位于所述芯片的其它地方的所述第二部分的有效模量。
10.如权利要求8所述的方法，通过增加金属填充密度和增加通路密度中的至少一个，所述第一部分具有提高的模量。
11.如权利要求8所述的方法，还包括：
用金属填充选择性地形成所述芯片的至少一些，所述金属填充具有比包括低k电介质材料的所述至少一层高的杨氏弹性模量。
12.如权利要求9所述的方法，所述第一部分的所述至少一些位于所述芯片的外围处。
13.如权利要求8所述的方法，还包括：
在所述芯片的外围边缘处以及至少部分地从所述外围边缘朝向所述芯片的中性应力位置选择性地形成所述多层芯片的所述第一部分。
14.如权利要求8所述的方法，所述第一弹性模量大于所述第二弹性模量。
15.一种多层芯片，包括：
具有第一弹性模量的第一部分；
具有与所述第一弹性模量不同的第二弹性模量的第二部分；
位于所述第一部分和所述第二部分上的电介质层；
在所述电介质层中且在所述第一部分和所述第二部分上方的附着焊垫；以及
在所述附着焊垫上的多个可控塌陷芯片连接。
16.如权利要求15所述的多层芯片，所述第一部分位于所述附着焊垫的至少一些的下方，所述第一部分的有效模量大于所述多层芯片的其它地方的所述第二部分的有效模量。
17.如权利要求15所述的多层芯片，通过增加金属填充密度和增加通路密度中的至少一个，所述第一部分具有提高的模量。
18.如权利要求15所述的多层芯片，还包括：
多个金属化层，包括含有金属图案的至少一层和含有低k电介质材料的至少一层。
19.如权利要求18所述的多层芯片，所述多层芯片的至少一些包括填充，所述填充具有比包含低k电介质材料的所述至少一层高的杨氏弹性模量。
20.如权利要求15所述的多层芯片，
所述附着焊垫的所述至少一些位于所述多层芯片的外围处。
21.一种半导体产品，包括：
集成电路芯片基板；以及
形成在所述集成电路芯片基板和封装件之间的互连层，所述互连层包括多个可控塌陷芯片连接和底部填充材料；
所述集成电路芯片基板包括：
多个具有第一弹性模量的第一部分；
多个具有与所述第一弹性模量不同的第二弹性模量的第二部分；
位于所述第一部分和所述第二部分上的电介质层；
在所述电介质中且在所述第一部分上方的多个附着焊垫，以及
在所述附着焊垫上的多个可控塌陷芯片连接。
22.如权利要求21所述的半导体产品，所述集成电路芯片基板的所述第一部分位于所述附着焊垫的至少一些的下方，所述第一部分的有效模量大于所述基板中其它地方的所述基板的所述第二部分的有效模量。
23.如权利要求21所述的半导体产品，通过增加金属填充密度和增加通路密度中的至少一个，所述第一部分具有提高的模量。
24.如权利要求21所述的半导体产品，所述集成电路芯片基板的所述第一部分位于所述集成电路芯片的外围边缘处，并且至少部分地从所述外围边缘朝向所述集成电路芯片的中性应力位置。
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