TWI284959B - Manufacture method for semiconductor device having improved copper diffusion preventive function of plugs and wirings made of copper of copper alloy and semiconductor device of this kind - Google Patents

Manufacture method for semiconductor device having improved copper diffusion preventive function of plugs and wirings made of copper of copper alloy and semiconductor device of this kind Download PDF

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TWI284959B
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Yumiko Koura
Hideki Kitada
Kiyoshi Ozawa
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Fujitsu Ltd
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Description

1284959 九、發明說明：
C 明戶斤属斗标々真J 發明背景 A)發明領域 5 本發明係有關於一種半導體元件製造方法及一半導體 元件，且特別是有關於一種具有以鋼或銅合金製成之插塞 與佈線之半導體元件的製造方法及此種半導體元件。 B)相關技術之說明 10 一半導體積體電路元件之佈線材料係使用銅(Cu)，與 以往使用之鋁（A1)相較，銅比較可能擴散進入一絕緣膜中且 容易發生短路。此外，一銅膜對_絕緣膜之黏著力不足且 可能會在一化學機械拋光(CMP)製程等時剝離。另外，銅比 A1更可能氧化。又，由於銅氧化物膜不會抑止氧化分子之 15擴散，因此氧化會輕易地擴大。 為了預防銅擴散且改善對一絕緣膜之緊密黏著力，目 則已採用種其中一由Ti、TiN、Ta、TaN、W、WN等製成 之障土金屬層插入_銅佈線與一絕緣膜之間的結構。該障 壁金屬層之材料具有高於銅之電阻，且當一障壁金屬層形 成在通孔，特別是一小徑通孔之内壁上時，該障壁金屬 層在—平面橫截面中所佔之比例會升高且電阻會增加。如 2將障壁金屬層之厚度減少以防止電阻增加，則難以保持 充分之障壁性能。 可解決前述問題之彡 哎之形成一銅佈線之方法係揭露在曰本 1284959 專利公報HEI-7-60852與日本專利公開公報HEI-ll-54458 中。依據揭露在公報HEI-7-60852中之方法，先將銅合金埋 設在一形成在一層間絕緣膜中之佈線溝中，然後進行熱處 理’使在該銅合金中之合金元素與在該絕緣膜中之氧反應 5 形成一金屬氧化膜。這金屬氧化膜具有預防銅擴散且改善 黏著力之功能，且該合金元素係使用A1*Cr。 依據揭露在公開公報HEI-11-54458中之方法，先在一 佈線溝中形成一薄銅合金層且接著將純銅埋入該佈線溝 中。然後進行熱處理，使在該銅合金中之合金元素與在該 10絕緣膜中之氧反應形成一金屬氧化膜。這金屬氧化膜具有 銅擴散預防且改善黏著力之功能，且該合金元素係使用
Mg、Al、B、Ta、Te、Ti 等。 【明内-j 發明概要 15 由形成一具有充足擴散預防功能且具有良好重製性之 膜的觀點來看，前述習知方法仍有某些需要改善的地方。 本發明之目的是提供一種可以改善擴I預防功能之半導體 元件的製造方法及此種半導體元件。 本發明之第一特徵係提供一種半導體元件的製造方 20法’該方法包含以下㈣：⑷在—含氧且形成在—半導體 基板上的絕緣體上，形成一種含有至少兩種除銅以外之金 屬元素之銅合金膜；及⑻在該銅合金膜上，形成_以純銅 或銅合金製成之金屬膜；並且更包含一步驟：⑷在該步驟 ⑻或(b)之後金屬氧化膜經由在該絕緣體令之氧與在 1284959 該銅合金膜中之金屬元素之間的反應形成在該絕緣體之表 面上的條件下，進行熱處理。 本發明之第二特徵係提供一種半導體元件的製造方 法，該方法包含以下步驟：⑻在一含氧且形成在一半導體 5 基板上的絕緣體上，形成一障壁金屬層，且該障壁金屬層 係由财火金屬、含有一耐火金屬元素之合金、或一财火金 屬元素之氮化物製成；（b)在該障壁金屬層上，形成一銅合 金膜；及(c)於一金屬氧化膜經由在該絕緣體中之氧與在該 銅合金膜中之金屬元素之間的反應並在該絕緣體接觸該銅 10 合金膜之狀態下形成的條件下，進行熱處理。 本發明之第三特徵係提供一種半導體元件，該半導體 元件包含：一絕緣膜，係形成在一半導體基板上且由一含 氧絕緣體製成；一凹部，係形成在該絕緣膜中；一導電構 件，係埋設在該凹部中且由銅或銅合金製成；及一金屬氧 15 化膜，係設置在該絕緣膜與該導電構件之間的界面處，且 該金屬氧化膜含有銅及至少兩種除了銅以外的金屬元素， 其中接觸該金屬氧化膜之導電構件的一部份區域係由銅與 該金屬氧化膜之至少兩金屬元素的合金製成。 本發明之第四特徵係提供一種半導體元件，該半導體 20 元件包含：一絕緣膜，係形成在一半導體基板上且由一含 氧絕緣體製成；一凹部，係形成在該絕緣膜中；一障壁金 屬層，係覆蓋該凹部之内表面，且該障壁金屬層係由耐火 金属、含有一对火金屬元素之合金或一耐火金屬元素之氮 化物製成；及一銅合金膜，係形成在該障壁金屬層上，其 1284959 中金屬氧化物透過在該銅合金膜中之一金屬元素與在該絕 緣膜中之氧之間的相互擴散與反應而形成在該絕緣體之一 部份表面區域中。 本發明之第五特徵係提供一種半導體元件的製造方 5法，該半導體元件的製造方法包含以下步驟：⑻在一通孔 層絕緣膜中形成一通孔，且該通孔層絕緣膜係形成在一半 導體基板上且由一含氧絕緣體製成；（b)在該通孔層絕緣膜 上形成一第一銅合金膜，且該第一銅合金膜填充該通孔； (c)去除該第一銅合金膜之不必要部份且在該通孔中留下由 1〇銅合金製成之導電插塞；（d)在該通孔層絕緣膜上形成一由 含氧絕緣體製成之佈線層絕緣膜；（e)在該佈線層絕緣膜中 形成一佈線溝；⑴在該佈線層絕緣膜中形成一填充該佈線 溝之第二銅合金膜；及(g)去除該第二銅合金膜之不必要部 份且在該佈線溝中留下一由銅合金製成之佈線，並且該方 15法更包含以下步驟··（h)在該步驟(b)之後，進行一第一熱處 理，以在該通孔層絕緣膜與該導電插塞之間的界面處透過 該導電插塞之構成元素及該通孔層絕緣膜中之氧之間的反 應形成一通孔金屬氧化膜；及⑴在該步驟(f)之後，進行一 第二熱處理，以在該佈線層絕緣膜與該佈線之間的界面處 20 透過該佈線之構成元素及該佈線層絕緣膜中之氧之間的反 應形成一佈線金屬氧化膜。 在第一與第三特徵之方法與裝置中，一含鋼與兩種金 屬元素之金屬氧化膜具有一擴散預防功能。在第二與第四 特徵之方法與裝置中，由於金屬氧化物係形成在具有一不 1284959 充份障壁性能之障壁金屬層的區域中，所以可以保持一充 份之障壁性能。在第五特徵中，由於該導電插塞與佈線係 分別由濺鍍、CVD、電鍍等形成，所以可擴大材料組合之 選擇範圍。 5 圖式簡單說明 第1A至1F圖係一在中間製程時之半導體元件的橫截 面圖，顯示第一實施例之半導體元件的製造方法，且第1G 圖是該第一實施例之半導體元件之橫截面圖。 第2A至2C圖係一在中間製程時之半導體元件的橫截 10 面圖，顯示第二實施例之半導體元件的製造方法。 第3A至3C圖係一在中間製程時之半導體元件的橫截 面圖，顯示第三實施例之半導體元件的製造方法，且第3D 圖是該第三實施例之半導體元件之橫截面圖。 第4A至4C圖係一在中間製程時之半導體元件的橫截 15 面圖，顯示第四實施例之半導體元件的製造方法，且第4D 圖是該第四實施例之半導體元件之橫截面圖。 第5 A圖顯示一利用佈線電鍍溶液形成之C u膜之SIM S 分析結果，且第5Β圖顯示一利用通孔電鑛溶液形成之Cii膜 之SIMS分析結果。 20 第6圖顯示在一利用佈線電鍍溶液與通孔電鍍溶液形 成之Cu膜中之雜質濃度。 第7圖顯示評估樣本之電流路徑之可靠性評估結果。 第8 A至8 F圖係一在中間製程時之半導體元件的橫截 面圖，顯示第五實施例之半導體元件的製造方法。 1284959 C 方包】 較佳實施例之說明 在說明本發明之警义 貫轭例之别，先說明對於當各種銅合 金之導電膜形成在一含氧絕緣膜上時發生之互相擴散現象 5的研究。本發明人已研究出一當一銅合金之導電膜形成在 由氧化成之含氧絕緣模上時，形成在該等膜之界 面處的金屬氧化膜特性。吾人發現銅合金之合金元素分成 以下三組。 第-組包括A卜Mg、Mr^Cr。由於一含有這些作為一 口金元素之孟屬的銅合金形成在—氧化梦膜上且經過熱處 理，所以膜厚度之變化小且形成一薄金屬氧化膜。該金屬 氧化膜之厚度可以藉由控熱處理溫度來控制並得到良好之 重製性，且這金屬氧化膜具有一氧擴散預防功能，且該氧 擴散預防功能高於一由含有在其他組中作為一合金元素之 15金屬之銅合金製成的金屬氧化膜之氧擴散預防功能。因 此第組可有效地預防鋼之氧化。但是，第一組所提供 ^ 之銅擴散預防功能相較於含有在其他組中作為一合金元素 之金屬之鋼合金是不足的。 第一組包括Ti、Ta與Zr。利用含有這些作為合金元素 20之金屬的銅合金，可以形成一金屬氧化膜，而該金屬氧化 膜具有南於利用含有這些作為合金元素之金屬之銅合金的 銅擴散預防功能。但是，氧擴散預防功能則優於使用含有 第一組中之金屬之銅合金者。在使用耐火金屬作為一合金 元素時，這些特性可以被視為共同的特性。如果使用^與 1284959
Ta作為一合金元素，則難以藉熱處理降低銅合金之電阻。 第三組包括Sn、In、Zn、Ni與Co。如果使用含有這些 金屬之銅合金，則無法形成一具有足夠高之銅擴散預防功 能的金屬氧化膜。但是，可形成一金屬氧化膜，且該金屬 5氧化膜具有一低於一使用含有在其他組中之金屬之銅合金 之金屬氧化膜的電阻（大約1χ1(Γ4Ω · cm)。cuSn、CuZn、 CuNi與CuCo具有它們可由一電鍍法形成之特性。當採用電 鍍法時，一具有均勻厚度之膜可輕易地形成在一溝之内表 面與一具有大長寬比之通孔上。 10 含有前述第一至第三組金屬之銅合金在抗電移性與抗 應力遷移性上甚優於純銅。在抗應力遷移性方面，含有在 前述第二組中之金屬的銅合金最佳，且含有在前述第一組 中之金屬的銅合金則甚優於含有在前述第三組中之金屬的 銅合金。 15 請參閱第1A至1G圖，以下將說明一半導體製造方法的 第一實施例。 如第1A圖所示，一淺溝隔離(sn)結構形成在由矽構成 之半導體基板1的表面層中，以形成作用區域。一M0S電晶 體3則形成在一作用區域中，且該M0S電晶體3係由一源極 20 區3S、一汲極區3D、一閘極絕緣膜31及一閘極電極3G。 一由厚度300nm之氧化矽構成之層間絕緣膜1〇及一由 厚度50nm之SiOC構成之保護膜11形成在該半導體基板i 上，並且覆蓋該M0S電晶體3。一通孔穿過該保護膜11與層 間絕緣膜10而形成，而該汲極區3D之一部份表面係暴露在 1284959 該通孔底部上。一鎢(W)構成之導電插塞13埋設在該通孔 中，且一由厚度25nm之TiN構成之障壁金屬層12形成在該 導電插塞13與該通孔内表面之間。 這結構可藉由習知微影成像法、蝕刻、化學蒸鍍 5 (CVD)、化學機械拋光(CMP)等方法形成。 一多孔質矽石之層間絕緣膜15形成在該保護膜11上， 例如，該層間絕緣膜15可以藉由一塗布法形成，且該塗布 法係使用由Catalysts & Chemicals Industries Co. Ltd.購得 之低介電常數材料的奈米聚類矽石（NCS)。除了多孔質矽石 10 以外，亦可使用如由Dow Chemical Company製造之SiLK的 有機聚合物絕緣材料，且這些材料含有作為構成元素之 氧。一佈線溝15a形成在該層間絕緣膜15中，且該佈線溝15a 延伸到該層間絕緣膜15之底面。該導電插塞13之上表面暴 露於該佈線溝15a之底部。 15 一銅合金之第一膜16係形成為可覆蓋該佈線溝15a之 内表面與該層間絕緣膜15之上表面，且在該第一膜16上， 形成有一由與該第一膜16不同之銅合金製成之第二膜π， 而該等第一膜16與第二膜17之特定材料與膜形成方法將在 以下說明。該等第一膜16與第二膜17之各膜厚度是，例如， 20 5nm。純銅(Cu)或銅合金利用一電解電鍍法成在該第二膜17 上，且有機磺酸加入電鍍液中作為其中一種添加物。該金 屬膜18之厚度係設定為一足以讓金屬膜18完全填滿該佈線 溝15a内部之厚度，且該金屬膜18之銅合金可為ah、 CuSn、CuNi、CuCo、CiiMn或QiSnZn。當該金屬膜 18係由 12 1284959 銅合金製成時，相較於該金屬膜由純銅製成之情形，該金 屬膜18之耐應力遷移性可以得到改善。 在該金屬膜18形成後，以氫與氮之體積比為5 : 95之比 例，在一低壓下以300°C進行大約30分鐘之熱處理。 5 第1B圖是在該熱處理後之橫截面圖，且在第1B圖與其 後之圖式中，該半導體基板1與MOS電晶體3並未顯示。在 該第一膜16與該第二膜17中之合金元素互相擴散並形成一 膜21，且該膜21係由含有兩種除了銅以外之合金元素的三 元素銅合金形成。在該等銅合金中之金屬元素與在該層間 ίο 絕緣膜15與保護膜11中之氧元素反應，並在該銅合金膜21 與層間絕緣膜15之間的界面處及在該銅合金膜21與保護膜 11之間的界面處形成一金屬氧化膜20。又，一金屬氧化膜 未形成在該銅合金膜21與導電插塞13之間的界面處。 如第1C圖所示，以一高於該層間絕緣膜15上表面之高 15度沈積的金屬氧化膜2〇、銅合金膜21及金屬膜18係利用 CMP去除。在這CMP程序中，可使用一氮化矽或碳化矽膜 作為拋光阻擋膜。因此，可在該佈線溝15a中留下一導電構 件（佈線)25，且該導電構件係由銅合金膜21與金屬膜以構 成，而該金屬氧化膜20則被留在該佈線25與層間絕緣膜15 2〇之間的界面處且在該佈線25與保護膜11之間的界面處。 如第1D圖所示，一Si〇c之蓋膜3〇係由CVD形成，且一 通孔層絕緣顧形成在該蓋膜3〇上，而且該通孔層絕緣膜 31係由與該下方層間絕緣膜15相同之材料與方法形成。 如第1E圖所示，一通孔32穿過該通孔層絕緣膜^與該 13 1284959 蓋膜30而形成。一導電插塞33埋設在該通孔32中，且該導 電插塞33可以由與形成第1A與1C圖所示之佈線25之方法 相同的方法形成。因此，在該導電插塞33與通孔層絕緣膜 31之間的界面處且在該導電插塞33與蓋膜30之間的界面處 5 形成有一通孔金屬氧化膜34。該導電插塞33包含一覆蓋該 通孔32内表面之銅合金膜33b及一填滿該通孔32中之剩餘 空間之插塞本體33a，且該銅合金膜33b接觸該通孔金屬氧 化膜34並係由銅之合金與兩種構成該通孔金屬氧化膜34之 金屬元素製成。 10 該導電插塞33係與該通孔金屬氧化膜34無關地直接連 接於該下方佈線25。 如第1F圖所示，一蓋膜40與一佈線層絕緣膜41形成在 該通孔層絕緣膜31上，且該蓋膜40與佈線層絕緣膜“係分 別由與該下方蓋膜30與通孔層絕緣膜31相同之材料製成。 15 一佈線溝42形成在該佈線層絕緣膜41與蓋膜4〇中，以暴露 出該導電插塞33之上表面。 一佈線43利用一類似於形成第丨八至…圖所示之佈線 25之方法的方法埋設在該佈線溝42中，且—佈線金屬氧化 膜44形成在該佈線43與佈線層絕緣膜41之間的界面處、在 20該佈線43與蓋膜40之間的界面處且在該佈線们與通^絕 緣膜31之間的界面處。該佈線a係由—覆蓋該佈線溝^内 表面之銅合金膜43b及-填滿在該佈線溝42中之剩餘空間 的佈線本购a構成，且關合金祕峨觸料線金屬氧 化旗44並且含有兩種作為銅合金元素且由除了鋼以外之構 14 1284959 成該佈線金屬氧化膜44的金屬元素。 該佈線43係與該佈線金屬氧化膜44無關地直接接觸下 方之導電插塞33。 如第1G圖所示，一蓋膜5〇與一層間絕緣膜51形成在該 5佈線層絕緣膜41上，且該蓋膜50與層間絕緣膜51係分別由 與下方之蓋膜40與佈線層絕緣膜41相同之材料製成。一佈 線54藉由一習知雙鑲嵌法形成在一由該蓋膜5〇與層間絕緣 膜51構成之雙層結構中，且形成該佈線54之方法將在以下 間要地說明。 1〇 首先，將一佈線溝52與一通孔53形成在該蓋膜5〇與層 間絕緣膜51之雙層結構中，且該佈線溝52朝深度方向延伸 到该層間絕緣膜51之中間位置，並且該通孔53暴露出該下 方佈線43之一部份上表面。接著，利用一類似於形成第工八 至1C圖所示之佈線25之方法的方法，將一佈線54埋設在該 15佈線溝52與通孔53中。然後，在該佈線54與層間絕緣膜51 之間的界面處且在該佈線54與蓋膜50之間的界面處形成一 金屬氧化膜55。該佈線54係由一覆蓋該佈線溝52與通孔％ 内表面之銅合金膜54b及一填滿該佈線溝52與通孔53中之 剩餘空間的佈線本體54a，且該銅合金膜54b接觸該金屬氧 20化膜55並且包含兩種作為鋼合金元素且由除了銅以外之構 成該金屬氧化膜55的合金元素。 以下將說明由第1B圖所示之製程所形成之金屬氧化膜 20的效果，且第1G圖所示之通孔金屬氧化膜％、佈線金屬 氧化膜44及金屬氧化膜55提供與以下所述之效果相同之效 15 1284959 果。 5含有-種金屬元素之情形，可改善擴散預防功能。例如， 可使用至少一選自於_、Mg、Mn、a、Ti、m 在第一實施例中，第1A圖所示之第-膜16與第二膜Π 係由互相Μ之銅合金製成。因此，該金屬氧化膜20含有 除了銅以外之至少兩種金屬元素，且相較於―金屬氧化膜
卜办^與⑽構成之群之元素作為該第—韻與第二 膜17之銅合金的合金元素。因此，利用該第一韻與第二 膜17之銅合金之合金元素的較佳組合可得到更好的效 10 果。以下將說明較佳之組合。 百先考慮第1A圖所示之第一膜16與第二膜17之其中一 膜由-含有-選自於由八卜Mg、M_Cr所構成之群之金屬 的銅合金製成，且另-膜係由—含有一選自於由Ti、M Zr所構成之群之金屬的銅合金製成。該第—膜顺該第二 15膜17兩者均可以藉由濺鑛或化學蒸錢形成，此時，該金屬 氧化膜20含有選自於由A卜！y[g、M_Cr所構成之群之元素 _ 及由選自於由Tl、城如斤構成之群之元素兩者。因為金 屬氧化膜20含有八1、厘8、皿!1與(：：1，所以它具有對氧之高障 壁性能，且因為它含有ή、τ_Γ，故具有對銅之高H 20 性能。 如果將含有-選自於由Al、Mg、論與Cr所構成之群之 元素的膜製作得非^厚，則對氧之障壁性能可大幅改盖。 相反地，如果將含有一選自於由Ti、^與^所構成之群之 元素的膜製作得非常厚，則對鋼之障壁性能可大幅改盖。 16 1284959 一習知障壁金屬層未包含在該佈線25與下方導電插塞 13之間的界面處，且該佈線與下方導電插塞互相直接接 觸，因此可抑制接觸電阻之增加。 一使用TiN等習知障壁金屬層需要至少大約1〇nm之厚 5度，以得到足夠之擴散預防效果。在前述第一實施例中， 第1A圖所示之第一膜16與第二膜π之總厚度大約是 lOmn，且該金屬氧化膜20小於這厚度。該銅合金膜21具有 一低於一習知障壁金屬層的電阻，因此可以抑制該佈線與 i 導電插塞之電阻增加。特別地，在該導電插塞33之平面橫 10截中’與該佈線相較，該障壁金屬層所佔據之面積對總面 積之比例較大。利用該通孔金屬氧化膜34取代一習知障壁 金屬層可產生明顯的效果。 其次考慮該第一膜16係由含有一選自於由A1、Mg、 Μη、Cr、Τι、Ta與Zr所構成之群之元素的合金製成，且該 15第二膜17係由一含有一選自於由以如、CuZn、以见、CuC〇 與CuSnZn所構成之群之銅合金製成。此時，該第一 膜16可 φ *藉由賴或化學蒸鍍形成，且該第二膜17可以藉由電鑛 法形成。當私用電錢法時，即使在具有一大長寬比之凹部 内表面上亦可以-良好產率形成一具有均句厚度的膜。因 2〇此，藉由軸該第二膜17，即使該第一膜财厚度不均勻， 亦 <避免。亥擴政預防效果與緊密黏著力因不一致膜厚度而 降低。此時”亥第一膜17最好形成為比該第一膜16更厚， 制如，該第-膜16之厚度設定為4nm且該第 二膜17之厚度設 定為6nm。 17 1284959 如果該銅合金之第一膜16與第二膜17之合金元素濃度 過高，則電阻會變高。為了防止電阻升高，除了銅以外之 合金的濃度最好設定為小於等於5.0原子％。如果一合金元 素之濃度太低，該金屬氧化膜之擴散預防功能會降低。為 5 了得到一充足的擴散預防功能，一除了銅以外之合金元素 的濃度最好設定為等於或大於〇.〇1原子％。 在前述實施例中，由該第1A圖所示之狀態至第1B圖所 示之狀態的熱處理過程係在低壓中於大約300°C進行大約 30分鐘。因為在該熱處理時之該暴露表面會利用CMP在第 10 1C圖所示之隨後製程中去除，所以該低壓不一定是必要 的。例如，該熱處理可以在一惰性氣體環境或在一空氣環 境中進行，且該熱處理係設定為該金屬氧化膜20形成之溫 度。如果該熱處理溫度太低，則會花費很長的時間，而如 果該溫度太高，則已形成之半導體元件會受到不良影響。 15 因此，該熱處理溫度最好設定為大於等於100°C且小於等於 400t。一較佳之熱處理時間係依據該熱處理溫度來決定， 且該熱處理時間係設定為足以形成具有一充份障壁性能之 金屬氧化膜20所需的時間。 形成該金屬氧化膜20之熱處理可以在該第二膜17形成 20 後且在該金屬膜18形成之前進行，此時，該熱處理環境最 好是一真空環境，一低壓環境或一惰性氣體環境，以防止 暴露表面被氧化。 t 接著將參閱第2A至2C圖說明一半導體元件製造方法 之第二實施例。 18 1284959 該保護膜11與第2圖所示之下方層的結構係與第1A圖 所„實施例之結構相同，且在第二實施例中，形成 的是一單一第二勝6〇而不是兩膜，#，由第ια圖所示之製 程所形成之第-實施例之第_膜16與第二膜口。又，該層 5間絕緣膜15與金屬之結構與第一實施例者相同。 該第三膜60係由含有除了鋼以外之兩種合金元素的三 元素銅合金構成，且可以藉由賤錢或化學蒸鍵形成。該等 合金兀素係與第—實施例之第-膜16與第二膜17之銅合金 • 狀金元素相同，且該第三膜60之厚度幾乎等於該第-實 10施例之第一膜16與第二膜17之總厚度。 如第2Β@所示，進行熱處理以在該層間絕緣膜15與第 二膜6〇之間之界面處且在該保護膜丨丨與第三膜6〇之間的界 面處形成一金屬氧化膜2〇。 遠等熱處理條件與形成第1Β圖示之第一實施例之金屬 15 氧化膜20的條件相同。 如第2C圖所示，以一高於該層間絕緣膜15上表面之高
^ 度沈積之金屬膜U、第三膜60與金屬氧化膜20係利用CMP 移除。 較佳地’该第三膜60含有至少兩選自於由Al、Mg、Mn、
Cl*、Τ'*; ry η、ia、Zr、Sn、Ιη、Ζη、犯與〜所構成之群之元素， 作為除了銅以外之合金元素 。在第二實施例中，該第三膜 60含有包含在第1Α圖所示之第一實施例之第一膜16與第二 膜17的合金元素，因此該金屬氧化膜2〇具有與第冗圖所示 之弟一實施例之金屬氧化膜20相同之組成。因此，可得到 19 1284959 與第一實施例相同之效果。 如果該等合金元素含有至少一選自於由A1、Mg、Μη 與Co所構成之群之金屬及至少一選自於由Ti、Ta與Zr所構 成之群之金屬，則可以得到對銅與氧兩者之足夠擴散預防 5 效果。 與第一實施例之第一膜16與第二膜Π相似地’第三膜 60之合金元素濃度最好是0.01至5.0原子％。如果在由A1、 Mg、Μη與Cr所構成之群之金屬濃度相對地增加’則可相對 地加強氧擴散預防功能。相反地，如果在由丁丨、丁&與&所 10 構成之群之金屬所構成之群之金屬濃度相對地增加’則可 相對地加強銅擴散預防功能。 接者將說明苐二貫施例之變化例。在該第·一只施例 中，第2A圖所示之第三膜60係由三元素銅合金構成，而在 該變化例中，它是由兩元素銅合金構成。此外，雖然該第 15二實施例之金屬膜18係由純銅或銅合金製成，且該變化例 之金屬膜係由一種與第三膜60之銅合金不同之銅合金製 成。又，该第二膜60之厚度係設定為大約5nm。 在該金屬膜18沈積後，進行熱處理。利用這熱處理， 構成該第三膜60之金屬元素與構成該金屬膜18之金屬元素 2〇與包含在該層間絕緣膜15與保護膜丨丨中之氧反應，以形成 一金屬氧化膜2〇。然後，進行CMp，以如同該第二實施例 一般地僅在該佈線溝中留下佈線。 利用該變化例之製造方法，第2C圖所示之金屬膜18係 由銅合金製成。雖然該第三膜6〇係由兩元素銅合金製成， 20 1284959 但是緊接在它形成後，它利用隨後之熱處理擴散在該金屬 膜18中之合金元素而由三元素銅合金製成。該金屬氧化膜 20包含鋼與除了構成該金屬膜18之銅以外之合金元素，及 其他金屬元素，即，緊接在它形成後除了構成該第三膜6〇 5之銅以外之合金元素。 除了該第三膜60與金屬膜18之銅以外的合金元素可選 自於由 Al、Mg、Mn、Cr、Ti、Ta、Zr、Sn、In、Zn、Ni 與C〇所構成之群。如果該第三膜60與金屬膜18之其中一膜 含有至夕、選自於由一含有一選自於由Al、Mg、Μη與Cr 1〇所構成之群之金屬的銅合金製成，且另一膜係由一含有一 k自於由Ti、Ta與Zr所構成之群之金屬的銅合金製成，則 可传到對銅與氧兩者之足夠擴散預防效果。 *接著將參照第从至犯圖說明—半導體元件製造方法 之第二實施例。 15 20 3所°亥保與第从圖所示之下方層的結構係與第1A 圖所不之第一實施例之杜播 —層間絕緣卵，並且目同，且在嫌_上形成 中。該層間絕緣膜15係由=溝⑸形成在該層間絕緣膜15 間絕緣膜15之材料相同切41A_示之第—實施例之層 蓋該佈線溝15a之内表面與▲ H成’且—障壁金屬層70覆 該障壁金>1層係由耐大金x相絕緣膜15之上表面，並且 金、或-耐火金屬元素之，屬、含有—耐火金屬元素之合 Ti、W等。該障壁金屬^物製成。耐火金屬可為Ta、 積 可以利用顯或化學蒸鍍來沈 21 1284959 一銅合金之第四膜71係利用，例如，濺鍍或化學蒸鍍 形成在該障壁金屬層70上。該第四膜71最好含有至少一選 自於由 Al、Mg、Mn、Cr、Ti、Ta、Zr、Sn、ln、Zn、祕 與Co所構成之群之元素作為一合金元素。該第四膜可以如 5第2A圖所示之第二實施例之第三膜60—般地，由含有至少 兩種除了銅以外之合金元素三元素銅合金構成。在該第四 臈71上形成有一金屬膜18，且該金屬膜18係可以如同第lA 圖所示之第一實施例之金屬膜18—般地，由可電鍍之銅合 金或純銅製成。在該金屬膜18形成後，進行熱處理。 1〇 第3B圖是在該熱處理後之橫截面圖。具有高於銅合金 之電阻的障壁金屬層7〇最好儘可能地薄以降低電阻，但當 該P早壁金屬層70是薄的時，會因為不規則之膜厚度而形成 一具有不足擴散預防功能之區域。在該具有不足擴散預防 功能之區域中，在該第四膜71中之銅與-合金元素及在該 15層間絕緣膜15中之氧互相擴散並形成一金屬氧化物區 鑲金屬氧化物區72具有一預防銅與氧擴散之功能。 如第3C圖所示，以一高於該層間絕緣膜15上表面之高 度沈積之障壁金屬層70、第四膜71及金屬膜18係利用⑽ 移除。留在佈線溝15a中之障壁金屬層7〇、第四膜71與金屬 20膜18則構成一佈線25。 如第3D圖所示，—導電插塞33、佈線43及-佈線54利 用-雙鑲嵌法依序形成在該層間絕緣膜15與佈線25上。蓋 膜30、通孔層絕緣膜31、蓋膜4〇、佈線層絕緣賴、蓋: 50、層間絕緣膜51、及在這些絕緣膜中之通孔與佈線溝之 22 1284959 結構及製造方法係與第1圖所示之第一實施例者相同。在各 佈線層中，該金屬氧化物區係形成在該障壁金屬層是薄的 且擴散預防功能不足之區域中。 在第三實施例中，即使具有一不足擴散預防功能之區 5域形成在該障壁金屬層7〇中，亦可因為該金屬氧化物區72 以一自行對齊方式形成而得到一充足之擴散預防功能。如 果未沈積該第四膜，該障壁金屬層7〇之厚度必須至少大約 為10nm以得到充足之擴散預防功能。相反地，在第三實施 例中，該障壁金屬層可以做得比較薄。例如，即使該障壁 10金屬層之厚度設定為等於或小於5nm，亦可得到一充足之 擴散預防功能。當該障壁金屬層係薄的時，可以降低該導 電插塞與佈線之電阻。 在該第四膜71中之合金元素的濃度最好如同第ία圖之 第一實施例一般地設定為0 · 〇 1至5原子％。 15 以下將配合第4A至4D圖說明一半導體元件製造方法 的第四實施例，且在該第四實施例中，省略了形成第3A圖 所示之第三實施例之第四膜71的製程。 如第4A圖所示，一金屬膜18直接形成在該障壁金屬層 70上。該金屬膜丨8係由可利用濺鍍或化學蒸鍍形成之銅合 20 金製成，例如 CuZn、CuSn、CuNi、CuCo、CuMn與 CuSnZn。 在該金屬膜18形成後，進行熱處理。該熱處理條件係與第 一實施例之金屬氧化膜20由第1B圖所示之製程形成時的條 件相同。 如弟4B圖所示，一金屬氧化物區72係以一自行對齊之 23 1284959 方式形成在該障壁金屬層70具有一不足擴散預防功能之區 域中。在第三實施例中，在第3B圖所示之第四膜71中的合 金元素與在該層間絕緣膜15中之氧反應且形成該金屬氧化 物區72。在第四實施例中，在該金屬膜18中之合金元素與 5 在該層間絕緣膜15中之氧反應。因此，在第四實施例中， 該金屬膜18係由純銅而不是銅合金製成。 如第4C圖所示，以一高於該層間絕緣膜15上表面之高 度沈積的障壁金屬層70與金屬膜18係利用CMP去除。因 此’在該佈線溝15a中形成一由該金屬膜18與障壁金屬層7〇 10 製成之佈線25。 如第4D圖所示，一導電插塞33、佈線43及一佈線54利 用一雙鑲嵌法依序形成在該層間絕緣膜15與佈線25上。蓋 膜30、通孔層絕緣膜31、蓋膜4〇、佈線層絕緣膜41、蓋膜 50、層間絕緣膜51、及在這些絕緣膜中之通孔與佈線溝與 15第1圖所示之第-實施例者相同。該導電插塞幻及佈線倾 54之製造方法係與該下方佈線25之製造方法相同，且在各 佈線層中，5亥金屬乳化物區係形成在該障壁金屬層是薄的 且擴散預防功能不足之區域中。 20 在第四實施例中，由於該障壁金屬層可以製成是薄 的，故可降低該導電插塞與佈線之電阻。 在第四實施例中，由於不必形成第3A圖所示之第三實 施例之第四膜7卜所以卿成製程之數目可以減少-個^ 但是，在第四實施财，有-個限制是該金屬㈣無法由 純銅形成。如果降低其纽是重要的，财剌該第三實 24 1284959 施例之結構作為該佈線層，以形成由純銅製成之佈線層。 如果佈線電a是不重要的，例如，如果該佈線製成為厚者， 則由減少製程數目之觀點來看，採用第四實施例之結構是 較佳的。 5以下將配合第5至7圖朗_魏形成-導電插塞盘 佈線之較佳條件。 〃 用以形成埋設在第1E圖所示之第一實施例之通孔η中 之導電插塞的電舰係制，_，由錢之 C—(之前_pley CQmpany L l c)製造之電鍛液。這 Π)電銀液含有5至10ml/1之用以增加膜形成速度的加速劑、i 至5ml/l之用以減少膜形成速度的抑制劑、及⑴視之用 以使膜表面平滑的整平劑。用以形成埋設在第卿所示之 佈線溝42巾之佈_電鍍㈣❹，·，郎她咖⑽. 製造之電鍍液。這電鑛液含有5至1〇蝴之加速劑、⑴禮 15 之抑制劑、及1至3ml/l之整平劑。 加速劑主要是硫化合物且有助於在一成長表面上形成 晶核’且整平劑是胺化合物且含有氮、碳、氣等。由於整 平劑具有雙極’它移動至電場集中之區域，且使在這區域 中之電場減弱。 20 第$A與5B圖係顯示利用次級離子質譜法（幻Mg)測得 之一導電插基之Cu膜之雜質;辰度與一由前述電鍍液形成之 佈線的測量結果。橫座標代表由該分析開始之單位為“分 鐘”之經過時間，並且左方縱座標代表單位為“atm/cm3，， 之雜質濃度。右方縱座標代表單位為“離子/s”之所伯測到 25 1284959 、’ Λ/離子，且4頁座標對應於該Cu膜在深度方向之位置。 ^寸说Cu、n、C、S與C1表示之折線分別代表銅、氮、碳、 氧、硫與氣之雜質濃度。 5
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第6圖顯示在該Cu膜之深度方向中之平均雜質濃度。五 左方條狀圖代表該佈線tCu膜雜質濃度，且五個右方條 狀圖代表該導電插塞之Cu膜雜質濃度。在此可看出該佈線 之Cu膜雜質濃度高於該導電插塞之a膜雜質濃度，且該佈 線Cu膜之碳、氧、氮、硫與氣的總雜質濃度大約是ΐχ1〇2〇 原子/Cm3，而該導電插塞Cu膜之總雜質濃度大約是lxlO18 原子1^ 在4負》農度之間有大約兩位數之差，這可以被 視為在用以形成該導電插塞之電鍍液中之總雜質原子濃度 低於在用以形成該佈線之電鍍液中之總雜質原子濃度。 第7圖顯示各具有多數串聯導電插塞與佈線之評價樣 品的可靠性評價測試。該橫座標代表由一預定電流流經各 評價樣品開始之單位為“小時，，之經過時間，且縱座標代 表失敗發生之累積可能性。在此準備兩組樣品··一組評價 樣品W ’其導電插塞與佈線係利用佈線電鍍液形成；且另 一組評價樣品V，其導電插塞係利用通孔電鍍液形成且其佈 線係利用佈線電鍍液形成。即，該組評價樣品V之導電插塞 20之雜質濃度低於該佈線之雜質濃度。各組評價樣品W與V進 行二十個樣品之評價，而在第7圖中，直線W與V表示各組 評價樣品W與V之測量結果。 在電力供應3〇〇小時後，在該組評價樣品W之十四個樣 品中，且在該組評價樣品V之三個樣品中發生斷電情形。這 26 1284959 些斷電情形係由電移造成，且在時該組評價樣品w之 最大可容許電流密度大約是1 ·6χ A/cm且該組評價樣品 V之最大可容許電流密度大約是1.5xl〇6A/cm2。 由評價結果可知’該财電移性與最大可容許電流遂、度 5 可以藉由將該導電插塞之Cu雜質濃度設定為低於該佈線之 Cu雜質濃度而得到改善。對該耐電移性之改善可能是因為 該導電插塞之雜質濃度低，故在該導電插塞中難以形成孔 洞的緣故。 • 可以考慮的是如果使該佈線之Cu的純度儘可能與該導 10 電插塞一樣高，則可得到與該組評價樣品V之耐電移性相同 程度之耐電移性。但是，吾人發現如果該佈線具有高純度， 該佈線之耐應力遷移性會降低，這可能是因為在該佈線中 之孔洞可能會因高純度而在受熱一段時間後擴散的緣故。 在前述實施例中，該導電插塞之Cu雜質濃度係設定為 15相當較低，而該佈線之Cu雜質濃度則設定為相對較高。由 於該導電插塞之體積小於該佈線之體積，所以該導電插夷 W 受到該耐應力遷移性降低之影響較少。因此，如第7圖所 示，可得到一足夠耐應力遷移性且可得到高耐電移性。 一佈線具有一大於該導電插塞之體積且具有一比該導 20電插塞更大之與該層間絕緣膜接觸面積，因此，該耐應力 遷移性比較可能發生在該佈線中。為了改善該佈線之耐應 力遷移性’最好使該佈線之雜質濃度增加得比該導電插塞 更多。該耐應力遷移性與耐電移性可以利用CuSn合金或 CuSnZn合金而不是利用純銅來改善。 27 1284959 為了得到充分降低該導電插塞雜質濃度的效果，最好 忒導電插塞之石反、乳、氮、硫與氣之總雜質原子濃度小於 等於該佈線之總雜質原子濃度的十分之一。較佳地，該導 電插塞之總雜質原子濃度小於_19咖.3且該佈線總雜質 5 原子濃度大於lxl019cm_3。 該等評價係對該純鋼之佈線與導電插塞進行，且在該 佈線與導電插塞係由含有鋼作為主減分袖合金製成的 情形中，亦應可得到相同之效果。 在前述實施例中，用以形成該導電插塞之電鑛液的雜 10質原子濃度係設定為小於用以形成該佈線之電錢液的雜質 原子濃度。這是由於電鑛銅之雜質濃度可以利用改變在相 同電鍍液中流動之電流的值來調整的緣故。 以下將配合第8A至8F圖說明一半導體元件製造方法 的第五實施例。 15 具有一層間絕緣膜15與一佈線25之層及多數第8A圖所 示之下方層的結構係與第1C圖示之第一實施例之半導體元 件在一中間製程時相同，且一蓋膜3〇與一通孔層絕緣膜31 係利用與第1D圖所示之第一實施例者相同之方法沈積在該 層間絕緣膜15上。一通孔32穿過該蓋膜與通孔層絕緣膜， 2〇 且該佈線25之一部份上表面暴露於該通孔32之底部。 一銅合金膜80沈積在該通孔層絕緣膜31上，且該81沈 積至足以完全填滿該通孔32之厚度。該銅合金膜8〇係由一 選自於由 CuAl、CuMg、CuMn、CuCr、CuTi、CuTa、CuZr、 CuSn、Culn、CuZn、CuNi與CuCo所構成之群之銅合金製成， 28 1284959 且係由一使用一銅合金目標之濺鍍法形成。 如第8B圖所示，以高於該通孔層絕緣膜31上表面之高 度沈積之銅合金膜80係利用CMP移除，且一銅合金之導電 插塞80a留在該通孔32中。 5 如第8C圖所示，熱處理係在400。於低壓下進行，以在 该導電插塞80a與該通孔層絕緣膜31之間的界面處且在該 V電插塞80a與邊蓋膜30之間的界面處形成一通孔金屬氧 化膜80b。該通孔金屬氧化膜8〇b係在該導電插塞8〇a中之合 金元素與在該通孔層絕緣膜31與蓋膜30中之氧反應時形成 10 者。 如第8D圖所示，一蓋膜4〇與一佈線層絕緣膜41係沈積 在δ亥通孔層絕緣膜31上，且這兩層係利用與形成第1 ρ圖所 示之第一實施例之蓋膜40與佈線層絕緣膜41相同之方法形 成。一佈線溝42延伸至該通孔層絕緣膜31之上表面，且該 15 導電插塞8〇a之上表面暴露於該佈線溝42之底部。一銅合金 膜83係沈積在該佈線層絕緣膜41上，且該銅合金膜83係沈 積至一足以完全填滿該佈線溝42之厚度。該銅合金膜83係 由一選自於由 CuAl、CuMg、CuMn、CuCr、CuTi、CuTa、 CuZr、CuSn、Culn、CuZn、CuNi與CuCo所構成之群之銅 20 合金製成，且包含至少一選自於由C、S、N、〇與Cl所構成 之群之雜質元素。這合金膜可以藉由使用一含雜質之銅合 金目標之濺鍍法形成。 如第8E圖所示，以高於該佈線層絕緣膜41上表面之高 度沈積之銅合金膜83係利用CMP移除，且一銅合金之佈線 29 1284959 83a留在該佈線溝42中。 士第8F圖所* ’熱處理係在4GG°於低壓下進行，以在 —線83a與該佈線層絕緣膜狀_界面處且在該佈線 咖與該蓋_之間的界面處形成一佈線金屬氧化膜·。 "在β亥第五實施例中，該通孔金屬氧化膜8〇b與佈線金屬 氧化膜83b具有铺散預防功能。由於該佈線咖含有雜 質，故可增加該耐應力遷移性。因為該導電插細a不含雜 質，以可防止電阻增加。 在第五實^例中’由於該導電插塞⑽與佈線伽係利 10用賤娜成’相較於由電錢形成之情形，雜質之種類與濃 度可以1¾精度來控制。 在第五實施例中，雖然雜質未摻入該導電插塞術中， 但是如有必要的話亦可摻入雜質。此時，基本上，導電插 土而要的疋低电阻，且該佈線83a需要的是一高耐應 15力遷移性。因此，最好將該導電插細a之雜質濃度設定成 低於該佈線83a之雜質濃度。 以上是本發明之數個較佳實施例的說明，但是本發明 非僅限於前述實施例。發明所屬技術領域中具有通常知識 者應可了解的是可進行其他各種修改、改良、組合等。 20 【圖式簡單説明】 第1A至1F圖係一在中間製程時之半導體元件的橫截 面圖，頒示弟一實施例之半導體元件的製造方法，且第1 〇 圖是該第一實施例之半導體元件之橫截面圖。 第2A至2C圖係一在中間製程時之半導體元件的橫截 30 1284959 面圖，顯示第二實施例之半導體元件的製造方法。 第3A至3C圖係一在中間製程時之半導體元件的橫截 面圖，顯示第三實施例之半導體元件的製造方法，且第3D 圖是該第三實施例之半導體元件之橫截面圖。 5 第4A至4C圖係一在中間製程時之半導體元件的橫截 面圖，顯示第四實施例之半導體元件的製造方法，且第4D 圖是該第四實施例之半導體元件之橫截面圖。 第5A圖顯示一利用佈線電鍍溶液形成之Cu膜之SIMS 分析結果，且第5B圖顯示一利用通孔電鍍溶液形成之Cu膜 10 之SIMS分析結果。 第6圖顯示在一利用佈線電鍍溶液與通孔電鍍溶液形 成之Cu膜中之雜質濃度。 第7圖顯示評估樣本之電流路徑之可靠性評估結果。 第8A至8F圖係一在中間製程時之半導體元件的橫截 15 面圖，顯示第五實施例之半導體元件的製造方法。 【主要元件符號說明】 1...半導體基板 12…障壁金屬層 3...MOS電晶體 13. ··導電插基 3S...源極區 15...層間絕緣膜 3D... >及極區 15a...佈線溝 31...閘極絕緣膜 16…第一膜 3G...閘極電極 17...第二膜 10...層間絕緣膜 18...金屬膜 Π...保護膜 20·.·金屬氧化膜 31 1284959 21...銅合金膜 51...層間絕緣膜 25···導電構件(佈線） 52...佈線溝 30…蓋膜 53...通孔 31...通孔層絕緣膜 54...佈線 32...通孔 54a...佈線本體 33...導電插塞 54b...銅合金膜 33a...插塞本體 55…金屬氧化膜 33b...銅合金膜 60···第三膜 34...通孔金屬氧化膜 70...障壁金屬層 40…蓋膜 71···第四膜 41...佈線層絕緣膜 72...金屬氧化物區 42...佈線溝 80...銅合金膜 43...佈線 80a...導電插塞 43a...佈線本體 80b…通孔金屬氧化膜 43b...銅合金膜 83...銅合金膜 44...佈線金屬氧化膜 83a...佈線 50…蓋膜 83b...佈線金屬氧化膜 32

Claims (1)

1284959 十、申請專利範圍： 1· 一種半導體元件的製造方法，包含以下步驟： (a) 在一含氧且形成在一半導體基板上的絕緣體 上，形成一種含有至少兩種除銅以外之金屬元素之銅合 5 金膜；及 (b) 在該銅合金膜上，形成一以純鋼或銅合金製成之 金屬膜；並且更包含一步驟： (c) 在該步驟⑻或(b)之後，於一金屬氧化膜經由在 該絕緣體中之氧與在該銅合金膜中之金屬元素之間的 10 反應形成在該絕緣體之表面上的條件下，進行熱處理。 2·如申請專利範圍第1項之半導體元件的製造方法，其中 該銅合金膜包含至少兩選自於由八:^^^^&^卜 Ta、Zr、Sn、In、Zn、Ni與Co所構成之群之元素。 3·如申請專利範圍第1項之半導體元件的製造方法，其中 15 該銅合金膜包含至少一選自於由A1、Mg、Mn與Cr所構 • 成之群之金屬元素及至少一選自於由Ti、i^Zr所構成 之群之金屬元素。 4·如申請專利範圍第1項之半導體元件的製造方法，其中 η亥步驟(a)包括一在該絕緣體之表面上形成一銅合金之 〇 第一膜之步驟及一在該第一膜上形成一與該第一膜之 鋼合金不同之銅合金的第二膜之步驟。 5·如申請專利範圍第4項之半導體元件的製造方法，其中 -亥第—膜係由一含有一選自於由CuSll、cuZn、CuNi、 CuCo與CuSnZn所構成之群之銅合金製成且係由一電鍍 33 1284959 法沈積而成。 6.如申請專利範圍第1項之半導體元件的製造方法，其中 該步驟⑻形成由含有至少三個元素且包括兩種除了銅 以外之金屬元素之銅合金製成的銅合金膜。 5 7.如申請專利範圍第1項之半導體元件的製造方法，其中 在該步驟(b)中，該金屬膜係由一電鍍法沈積而成，且在 該步驟(b)中使用之電鍍液含有至少兩種選自於由碳、 氧、氮、硫與氣所構成之群之原子，且在該電鍍液中至 少兩種選自於由碳、氧、氮、硫與氯所構成之群之原子 10 係包含在該金屬膜中作為雜質。 8. 如申請專利範圍第7項之半導體元件的製造方法，其中 在該步驟(a)之前有一在一該絕緣體中形成一佈線 溝之步驟； 在該步驟(a)中，該銅合金膜覆蓋該佈線溝之内表面 15 及該絕緣體之上表面，且在該步驟(b)中，在該金屬膜中 之碳原子、氧原子、氮原子、硫原子及氯原子之總原子 濃度等於或大於lxl〇19cm_3之條件下進行一電鍍程序； 且該製造方法更包含： 一移除步驟，係將以高於該絕緣體上表面之高度沈 20 積之銅合金膜與金屬膜移除且在該佈線溝中留下該銅 合金膜與該金屬膜。 9. 一種半導體元件的製造方法，包含以下步驟： (a)在一含氧且形成在一半導體基板上的絕緣體 上，形成一障壁金屬層，且該障壁金屬層係由财火金 34 1284959 屬、含有一耐火金屬元素之合金、或一财火金屬元素之 氮化物製成； (b) 在該障壁金屬層上，形成一銅合金膜；及 (c) 於一金屬氧化膜經由在該絕緣體中之氧與在該 5 銅合金膜中之金屬元素之間的反應並在該絕緣體接觸 該銅合金膜之狀態下形成的條件下，進行熱處理。 10.如申請專利範圍第9項之半導體元件的製造方法，其中 該銅合金膜包含至少一選自於由Al、Mg、Mn、Cr、Ti、 Ta、Zr、Sn、In、Zn、Ni與Co所構成之群之元素。 10 11.如申請專利範圍第9項之半導體元件的製造方法，其中 一凹部形成在該絕緣體中，且在步驟(a)與(b)中，該障 壁金屬層與該銅合金膜係配合該凹部之内表面形成，且 在該步驟(b)之後有一形成一填充該凹部中之空間之金 屬膜的步驟，且該金屬膜係由與該銅合金膜之銅合金不 15 同之銅合金製成。 12. 如申請專利範圍第11項之半導體元件的製造方法，其中 該金屬膜係由一電鍍法形成，且用以形成該金屬膜之電 鍍液包含至少一選自於由碳、氧、氮、硫與氯所構成之 群之原子，且在該電鍵液中至少一種選自於由碳、氧、 20 氮、硫與氯所構成之群之原子係包含在該金屬膜中作為 雜質。 13. 如申請專利範圍第12項之半導體元件的製造方法，其中 該凹部是一佈線溝且該電鍍法係在該金屬膜中之碳原 子、氧原子、氮原子、硫原子及氣原子之總原子濃度尊 35 1284959 於或大於lxl019cnT3之條件下進行。 14. 如申請專利範圍第11項之半導體元件的製造方法，其中 在該絕緣體中形成有一凹部，且在該步驟(b)中，該銅合 金膜利用一電鍍法填充在該凹部中之空間，並且且用以 5 形成該金屬膜之電鍍液包含至少一選自於由碳、氧、 氮、硫與氣所構成之群之原子，而在該電鍍液中至少一 種選自於由碳、氧、氮、硫與氣所構成之群之原子係包 含在該金屬膜中作為雜質。 15. 如申請專利範圍第14項之半導體元件的製造方法，其中 10 該凹部是一佈線溝且該電鍍法係在該金屬膜中之碳原 子、氧原子、氮原子、硫原子及氯原子之總原子濃度等 於或大於lxl019cnf3之條件下進行。 16. —種半導體元件，包含有： 一絕緣膜，係形成在一半導體基板上且由一含氧絕 15 緣體製成； 一凹部，係形成在該絕緣膜中； I 一導電構件，係埋設在該凹部中且由銅或銅合金製 成；及 一金屬氧化膜，係設置在該絕緣膜與該導電構件之 20 間的界面處，且該金屬氧化膜含有銅及至少兩種除了銅 以外的金屬元素， 其中接觸該金屬氧化膜之導電構件的一部份區域 係由銅與該金屬氧化膜之至少兩金屬元素的合金製成。 17. 如申請專利範圍第16項之半導體元件，其中該金屬氧化 36 1284959 膜包含一選自於由A1、Mg、Μη與Cr所構成之群之金屬 元素及一選自於由Ti、Ta與Zr所構成之群之金屬元素。 18· —種半導體元件，包含有： 一絕緣膜，係形成在一半導體基板上且由一含氧絕 5 緣體製成； 一凹部，係形成在該絕緣膜中； 一障壁金屬層，係覆蓋該凹部之内表面，且該障壁 金屬層係由耐火金屬、含有一财火金屬元素之合金或一 耐火金屬元素之氮化物製成；及 —銅合金膜，係形成在該障壁金屬層上， 其中金屬氧化物透過在該銅合金膜中之一金屬元 素與在該絕緣膜中之氧之間的相互擴散與反應而形成 在該絕緣體之一部份表面區域中。 19. 一種半導體元件的製造方法，包含有： 15 (a)在一通孔層絕緣膜中形成一通孔，且該通孔層絕 I 緣膜係形成在一半導體基板上且由一含氧絕緣體製成； (b) 在該通孔層絕緣膜上形成一第一銅合金膜，且該 第一銅合金膜填充該通孔； (c) 去除該第一銅合金膜之不必要部份且在該通孔 20 中留下由銅合金製成之導電插塞； (d) 在該通孔層絕緣膜上形成一由含氧絕緣體製成 之佈線層絕緣膜； (e) 在該佈線層絕緣膜中形成一佈線溝； (f) 在該佈線層絕緣膜中形成一填充該佈線溝之第 37 1284959 二銅合金膜，及 (g)去除該第二銅合金膜之不必要部份且在該佈線 溝中留下一由銅合金製成之佈線，並且該方法更包含以 下步驟： 5 (h)在该步驟(t〇之後，進行一第一熱處理，以在該 通孔層絕緣膜與該導電插塞之間的界面處透過該導電 插塞之構成元素及該通孔層絕緣膜中之氧之間的反應 形成一通孔金屬氧化膜；及 ⑴在該步驟(f)之後’進行一第二熱處理，以在該佈 線層絕緣膜與该佈線之間的界面處透過該佈線之構成 元素及該佈線層絕緣膜中之氧之間的反應形成一佈線 金屬氧化膜。 20·如申請專利範圍第19項之半導體元件的製造方法，其中 前述第一與第二銅合金膜各由一選自於由一選自於由 15 CuA卜 CuMg、CuMn、CuCr、CuTi、CuTa、CuZr、CuSn、 Culn、CuZn、CuNi與CuCo所構成之群之銅合金製成。 21· —種半導體元件，包含有： 一第一絕緣膜，係形成在一半導體基板上且由一含 氧絕緣材料製成； 20 一通孔，係穿過該第一絕緣膜； 一導電插塞，係埋設在該通孔中且由銅或銅合金製 成； 一第二絕緣膜，係形成在該第一絕緣膜上； 一佈線溝，係穿過該第二絕緣膜且暴露該導電插塞 38 1284959 之上表面； 一佈線，係埋設在該佈線溝中且由銅或銅合金製 成，且該銅或銅合金具有高於該導電插塞之總原子濃度 之碳原子、氧原子、氮原子、硫原子與氯原子之總原子 5 濃度；及 一金屬氧化膜，係形成在該第一絕緣膜與該導電插 塞之間之界面處，且由該導電插塞之任一構成元素製 成。 22. —種半導體元件的製造方法，包含以下步驟： 10 (a)在一含氧且形成在一半導體表面上的絕緣體表 面上，形成一含銅及至少一種金屬元素之銅合金； (b) 在該銅合金膜上形成一金屬膜，且該金屬膜係由 一種與該銅合金膜不同之銅合金製成；及 (c) 於一金屬氧化膜經由在該絕緣體中之氧與該銅 15 合金膜之金屬元素及該金屬膜之金屬元素的反應而形 成在該絕緣體之表面上的條件下，進行熱處理。 ) 23. —種半導體元件，包含有： 一絕緣膜，係形成在一基板上且由一含氧絕緣體製 成， 20 一凹部，係形成在該絕緣膜中； 一導電構件，係埋設在該凹部中且由銅合金製成； 及 一金屬氧化膜，係設置在該絕緣膜與該導電構件之 間的界面處，且包含銅、一在該導電構件中除了銅以外 39 1284959 之合金元素、及另一金屬元素。
Ο 40
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Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8314024B2 (en) 2008-12-19 2012-11-20 Unity Semiconductor Corporation Device fabrication
US7867906B2 (en) * 2005-06-22 2011-01-11 Nec Corporation Semiconductor device and method for manufacturing same
JP4946008B2 (ja) * 2005-11-15 2012-06-06 ソニー株式会社 半導体装置および半導体装置の製造方法
KR100729126B1 (ko) * 2005-11-15 2007-06-14 동부일렉트로닉스 주식회사 반도체 소자의 금속 배선 및 그 형성 방법
JP5014632B2 (ja) * 2006-01-13 2012-08-29 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
CN100576578C (zh) * 2006-04-20 2009-12-30 无锡尚德太阳能电力有限公司 制备太阳电池电极的方法及其电化学沉积装置
JP4740083B2 (ja) * 2006-10-05 2011-08-03 株式会社東芝 半導体装置、およびその製造方法
JP5103914B2 (ja) * 2007-01-31 2012-12-19 富士通セミコンダクター株式会社 半導体装置の製造方法及び半導体装置
JP5141683B2 (ja) * 2007-03-27 2013-02-13 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5196467B2 (ja) * 2007-05-30 2013-05-15 東京エレクトロン株式会社 半導体装置の製造方法、半導体製造装置及び記憶媒体
KR20090038624A (ko) * 2007-10-16 2009-04-21 주식회사 동부하이텍 배리어 금속막 형성 방법
US8168532B2 (en) 2007-11-14 2012-05-01 Fujitsu Limited Method of manufacturing a multilayer interconnection structure in a semiconductor device
US7843063B2 (en) 2008-02-14 2010-11-30 International Business Machines Corporation Microstructure modification in copper interconnect structure
JP5141761B2 (ja) 2008-02-27 2013-02-13 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP5343417B2 (ja) * 2008-06-25 2013-11-13 富士通セミコンダクター株式会社 半導体装置およびその製造方法
JP5420328B2 (ja) * 2008-08-01 2014-02-19 三菱マテリアル株式会社 フラットパネルディスプレイ用配線膜形成用スパッタリングターゲット
JP5501586B2 (ja) * 2008-08-22 2014-05-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5339830B2 (ja) * 2008-09-22 2013-11-13 三菱マテリアル株式会社 密着性に優れた薄膜トランジスター用配線膜およびこの配線膜を形成するためのスパッタリングターゲット
JP2010098195A (ja) * 2008-10-17 2010-04-30 Hitachi Cable Ltd 配線構造及び配線構造の製造方法
US8124513B2 (en) 2009-03-18 2012-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Germanium field effect transistors and fabrication thereof
JP2010245235A (ja) * 2009-04-03 2010-10-28 Panasonic Corp 半導体装置及びその製造方法
JP5548396B2 (ja) * 2009-06-12 2014-07-16 三菱マテリアル株式会社 薄膜トランジスタ用配線層構造及びその製造方法
KR101214413B1 (ko) * 2009-10-27 2012-12-21 가부시키가이샤 알박 배선층, 반도체 장치, 반도체 장치를 갖는 액정 표시 장치
JP5560696B2 (ja) * 2009-12-21 2014-07-30 富士通セミコンダクター株式会社 半導体装置の製造方法
CN102543734B (zh) * 2010-12-08 2015-06-24 中国科学院微电子研究所 带有存储功能的mos器件及其形成方法
CN102097367B (zh) * 2010-12-21 2013-07-17 河北大学 一种Cu与铁性氧化物功能薄膜集成的方法
US8461683B2 (en) * 2011-04-01 2013-06-11 Intel Corporation Self-forming, self-aligned barriers for back-end interconnects and methods of making same
CN102760832B (zh) * 2011-04-29 2015-06-03 中芯国际集成电路制造(上海)有限公司 相变半导体器件的制造方法以及相变半导体器件
US8896125B2 (en) 2011-07-05 2014-11-25 Sony Corporation Semiconductor device, fabrication method for a semiconductor device and electronic apparatus
CN102956546A (zh) * 2011-08-30 2013-03-06 中芯国际集成电路制造(上海)有限公司 铜互连结构及其形成方法
US8492897B2 (en) 2011-09-14 2013-07-23 International Business Machines Corporation Microstructure modification in copper interconnect structures
CN103000570B (zh) * 2011-09-16 2016-01-06 中芯国际集成电路制造(上海)有限公司 铜互连线的形成方法
US20140061918A1 (en) * 2011-12-27 2014-03-06 Christopher Jezewski METHOD OF FORMING LOW RESISTIVITY TaNx/Ta DIFFUSION BARRIERS FOR BACKEND INTERCONNECTS
US8772934B2 (en) * 2012-08-28 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Aluminum interconnection apparatus
JP2014062312A (ja) * 2012-09-24 2014-04-10 Tokyo Electron Ltd マンガンシリケート膜の形成方法、処理システム、半導体デバイスの製造方法および半導体デバイス
CN102832199A (zh) * 2012-09-25 2012-12-19 复旦大学 一种用于铜互连的混合介质抗铜扩散阻挡层及其制造方法
US9659869B2 (en) * 2012-09-28 2017-05-23 Intel Corporation Forming barrier walls, capping, or alloys /compounds within metal lines
US9136166B2 (en) * 2013-03-08 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and methods of making same
US9455184B2 (en) 2014-06-17 2016-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. Aluminum interconnection apparatus
US9659856B2 (en) * 2014-10-24 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Two step metallization formation
JP2017208533A (ja) * 2016-05-13 2017-11-24 株式会社神戸製鋼所 積層配線膜および薄膜トランジスタ素子
CN106449425A (zh) * 2016-11-15 2017-02-22 华南理工大学 一种显示用电子器件高导互连电极及其制备方法
CN106992120A (zh) * 2017-04-10 2017-07-28 华南理工大学 一种显示用电子器件高导电联耦合电极及其制备方法
CN107464776B (zh) * 2017-08-30 2020-05-26 京东方科技集团股份有限公司 一种显示面板、其制作方法及显示装置
US10760156B2 (en) 2017-10-13 2020-09-01 Honeywell International Inc. Copper manganese sputtering target
US11035036B2 (en) 2018-02-01 2021-06-15 Honeywell International Inc. Method of forming copper alloy sputtering targets with refined shape and microstructure
JP6903612B2 (ja) * 2018-09-06 2021-07-14 株式会社東芝 半導体装置
JP7279496B2 (ja) 2019-04-26 2023-05-23 富士通株式会社 配線基板及びその製造方法
US20230069567A1 (en) * 2021-09-01 2023-03-02 Intel Corporation Interconnect structures with different metal materials

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5130274A (en) 1991-04-05 1992-07-14 International Business Machines Corporation Copper alloy metallurgies for VLSI interconnection structures
JP2004207251A (ja) 1993-02-01 2004-07-22 Sumitomo Electric Ind Ltd 金属被覆超電導線の断面積比の調整方法および製造方法
JPH0760852A (ja) 1993-08-30 1995-03-07 Sekisui Chem Co Ltd 繊維強化樹脂製管継手及びその製造方法
US6268291B1 (en) * 1995-12-29 2001-07-31 International Business Machines Corporation Method for forming electromigration-resistant structures by doping
CN1155057A (zh) 1996-09-23 1997-07-23 王习之 一种快速产生蒸汽装置
US6037257A (en) * 1997-05-08 2000-03-14 Applied Materials, Inc. Sputter deposition and annealing of copper alloy metallization
US6387805B2 (en) * 1997-05-08 2002-05-14 Applied Materials, Inc. Copper alloy seed layer for copper metallization
US5969422A (en) * 1997-05-15 1999-10-19 Advanced Micro Devices, Inc. Plated copper interconnect structure
KR100253358B1 (ko) 1997-11-26 2000-04-15 김영환 반도체 소자의 금속배선 형성방법
US6249055B1 (en) * 1998-02-03 2001-06-19 Advanced Micro Devices, Inc. Self-encapsulated copper metallization
US5948467A (en) * 1998-07-24 1999-09-07 Sharp Laboratories Of America, Inc. Enhanced CVD copper adhesion by two-step deposition process
KR100385042B1 (ko) * 1998-12-03 2003-06-18 인터내셔널 비지네스 머신즈 코포레이션 내 일렉트로 마이그레이션의 구조물을 도핑으로 형성하는 방법
CN1155057C (zh) 1999-12-02 2004-06-23 国际商业机器公司 形成电子结构中铜导体的方法
US6350688B1 (en) * 2000-08-01 2002-02-26 Taiwan Semiconductor Manufacturing Company Via RC improvement for copper damascene and beyond technology
EP1338031A2 (en) * 2000-11-15 2003-08-27 Intel Corporation Copper alloy interconnections for integrated circuits and methods of making same
US6740221B2 (en) * 2001-03-15 2004-05-25 Applied Materials Inc. Method of forming copper interconnects
US6727177B1 (en) * 2001-10-18 2004-04-27 Lsi Logic Corporation Multi-step process for forming a barrier film for use in copper layer formation
US6911394B2 (en) * 2002-02-25 2005-06-28 Texas Instruments Incorporated Semiconductor devices and methods of manufacturing such semiconductor devices
US6664185B1 (en) * 2002-04-25 2003-12-16 Advanced Micro Devices, Inc. Self-aligned barrier formed with an alloy having at least two dopant elements for minimized resistance of interconnect
US6943111B2 (en) * 2003-02-10 2005-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier free copper interconnect by multi-layer copper seed
US6967155B2 (en) * 2003-07-11 2005-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Adhesion of copper and etch stop layer for copper alloy
JP4178295B2 (ja) * 2004-07-14 2008-11-12 富士通マイクロエレクトロニクス株式会社 銅からなる配線を有する半導体装置及びその製造方法
US20060113675A1 (en) * 2004-12-01 2006-06-01 Chung-Liang Chang Barrier material and process for Cu interconnect
JP5089244B2 (ja) * 2007-05-22 2012-12-05 ローム株式会社 半導体装置

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