KR101379564B1 - 리세스된 전극을 갖는 커패시터를 갖는 메모리 디바이스를 형성하는 방법 - Google Patents

리세스된 전극을 갖는 커패시터를 갖는 메모리 디바이스를 형성하는 방법 Download PDF

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Abstract

리세스된 전극을 갖는 MIM 커패시터를 갖는 메모리 디바이스들을 형성하는 방법들이 설명된다. 일 실시예에서, 리세스된 전극을 갖는 MIM 커패시터를 형성하는 방법은, 개착된 피처의 하부를 형성하는 하부 부분, 및 측벽들을 형성하는 상부 부분에 의해 정의되는 개착된 피처를 형성하는 단계를 포함한다. 그 방법은, MIM 커패시터를 형성하기 위해 피처 내에 하부 전극층을 퇴적하는 단계, 하부 전극층 위에 전기 절연층을 퇴적하는 단계, 및 그 전기 절연층 위에 상부 전극층을 퇴적하는 단계를 포함한다. 그 방법은 전극층들의 상부 표면을 노출시키기 위해 MIM 커패시터의 상부 부분을 제거하고, 그 후 전극층들 중 하나를 리세스하기 위해 전극층들 중 하나를 선택적으로 에칭하는 단계를 포함한다. 이러한 리세스는 전극들을 서로 격리시키며, 전극들 사이의 전류 누설의 가능성을 감소시킨다.

Description

리세스된 전극을 갖는 커패시터를 갖는 메모리 디바이스를 형성하는 방법{METHODS TO FORM MEMORY DEVICES HAVING A CAPACITOR WITH A RECESSED ELECTRODE}
본 명세서의 개시된 실시예들은 일반적으로 금속-절연체-금속(MIM) 커패시터들에 관한 것이며, 더 상세하게는 임베디드 기술들(embedded technologies) 내에서 그러한 커패시터들을 제조하기 위해 적합한 기법들에 관한 것이다.
메모리 액세스 시간은 컴퓨터 시스템들의 성능에 영향을 끼치는 중요한 요소이다. 시스템 성능은 전형적으로 메모리를 프로세서와 동일한 다이 또는 동일한 패키지 상에 배치함으로써 향상될 수 있으며, 임베디드 동적 랜덤 액세스 메모리(임베디드 DRAM, 또는 eDRAM)는 그러한 온-다이 또는 온-패키지 메모리 기술의 한 예이다. 커패시터들이 eDRAM의 데이터 저장 요소이므로, eDRAM의 제조는 임베디드 커패시터들의 제조 - 서브트랙티브 금속 패터닝(subtractive metal patterning)을 포함하는 프로세스 - 를 수반한다. 관습적으로, 서브트랙티브 금속 패터닝은 플라즈마 에칭을 포함하는 다양한 프로세싱 동작들을 사용하여 수행되어 왔다. 플라즈마 에칭은 고비등방성(highly anisotropic)이며, 이는 웨이퍼 표면 및 플라즈마 장(field)에 수직으로 배향된 표면으로부터 금속을 깨끗하게 제거하는 것을 매우 어렵게 한다.
본 발명의 실시예들은 수반하는 도면들에서 제한적이지 않은 예로서 예시된다.
도 1은 본 명세서의 실시예에 따른, 리세스된 전극을 갖는 임베디드 MIM 커패시터를 형성하는 방법(100)을 예시하는 흐름도이다.
도 2는 본 명세서의 실시예에 따른, eDRAM 등과 같은 임베디드 메모리 디바이스(200)의 개착된 피처(excavated feature)(230)의 단면도이다.
도 3의 (a)는 본 명세서의 실시예에 따른, 임베디드 메모리 디바이스(200)의 개착된 피처(230) 내에 형성된 MIM 커패시터(272)의 단면도이다.
도 3의 (b)는 본 명세서의 실시예에 따른, 임베디드 메모리 디바이스(200)의 제조 프로세스의 상이한 특정 시점에서의 단면도이다.
도 3의 (c)는 본 명세서의 실시예에 따른, 선택적인 에치가 MIM 커패시터의 도전성 전극층을 리세스한 후의 임베디드 메모리 디바이스(200)의 단면도이다.
도 3의 (d)는 본 명세서의 실시예에 따른, MIM 커패시터로의 비아(via)의 형성 후의 임베디드 메모리 디바이스(200)의 단면도이다.
도 4는 본 명세서의 다른 실시예에 따른, 리세스된 전극을 갖는 MIM 커패시터를 형성하는 방법(400)을 예시하는 흐름도이다.
도 5a는 본 명세서의 실시예에 따른, eDRAM 등과 같은 임베디드 메모리 디바이스(500)의 개착된 피처(530)의 단면도이다.
도 5b는 본 명세서의 실시예에 따른, 임베디드 메모리 디바이스(500)의 개착된 피처(530) 내의 MIM 커패시터의 형성의 단면도이다.
도 5c는 본 명세서의 실시예에 따른, 상이한 제조 시점에서의 임베디드 메모리 디바이스(500)의 개착된 피처(530) 내의 MIM 커패시터 형성의 단면도이다.
도 5d는 본 명세서의 실시예에 따른, 상이한 제조 시점에서의 임베디드 메모리 디바이스(500)의 개착된 피처(530) 내의 MIM 커패시터 형성의 단면도이다.
도 6a는 본 명세서의 실시예에 따른, 피처 상의 하부 전극층의 퇴적 후의 개착된 피처(630)의 일부의 단면도이다.
도 6b는 본 명세서의 실시예에 따른, 경사진 영역(beveled region)(642)의 확대도이다.
본 명세서의 일 실시예에서, 리세스된 전극을 갖는 MIM 커패시터를 형성하는 방법은 개착된 피처의 하부를 형성하는 하부 부분 및 개착된 피처의 측벽들을 형성하는 상부 부분에 의해 정의되는 개착된 피처를 형성하는 단계를 포함한다. 그 방법은, MIM 커패시터를 형성하기 위해 피처 내에 하부 전극층을 퇴적하고, 하부 전극층 위에 전기 절연층을 퇴적하고, 전기 절연층 위에 상부 전극층을 퇴적하는 단계를 포함한다. 그 방법은, 전극층들의 상부 표면을 노출시키기 위해 MIM 커패시터의 상부 부분을 제거하고, 그 후 전극층들 중 하나를 리세스시키기 위해 전극층들 중 하나를 선택적으로 에칭하는 단계를 포함한다. 이러한 리세스는 전극들을 서로 격리시키며, 전극들 사이의 전류 누설 경로의 가능성을 감소시킨다. 설명된 방법은 eDRAM 디바이스에 대해 적합한 MIM 커패시터를 생성하기 위해 사용될 수 있다.
특정 실시예들에서, MIM 커패시터를 제조하는 방법은 개착된 피처의 하부를 형성하는 하부 부분 및 측벽들을 형성하는 상부 부분에 의해 정의되는 개착된 피처를 형성하는 단계를 포함한다. 그 후, 개착된 피처 내에 리세스된 하부 전극층을 형성하기 위해, 개착된 피처의 상부 모서리의 경사짐(beveling)을 야기하는 리스퍼터 비율(resputter ratio)을 사용하여 개착된 피처 위에 제1 전기 도전층이 퇴적된다. 다음, 그 방법은 제1 전기 도전층 위에 전기 절연층을 퇴적하고, 그 제1 전기 절연층 위에 제2 전기 도전층(예컨대, 상부 전극)을 퇴적하는 단계를 포함한다. 개착된 피처의 경사진 상부 모서리들 중 적어도 일부는 제1 전기 도전층을 포함하지 않는다. 이 기법은 커패시터 전극들 사이의 격리를 제공하기 위해 고에너지 금속 또는 아르곤 이온들을 스퍼터링함으로써 선택적인 퇴적을 수행한다.
eDRAM 커패시터들이 서브트랙티브 금속 패터닝 프로세스를 사용하여 제조된다는 것이 위에서 언급되었다. 관습적으로, 서브트랙티브 금속 패터닝은 플라즈마 에칭에 의해 행해져 왔다. 플라즈마 에치는 고비등방성이며, 이는 웨이퍼 표면 및 플라즈마 장(field)에 수직으로 배향된 표면으로부터 금속을 깨끗하게 제거하는 것을 매우 어렵게 한다. 추가적으로, 서브트랙티브 금속 패터닝은 많은 수의 프로세싱 동작들을 요구한다. 한 접근법은, 유전체 피처 내에 하부 전극층을 퇴적하고, 피처를 스핀-온 필름으로 매립하고, 필름의 상부를 플라즈마 에치하고, 하부 전극층의 노출된 부분을 습식 에치하고, 필름을 제거하고, 유전체층을 퇴적하고, 상부 전극을 퇴적하고, 그 후 MIM 커패시터를 평탄화한다. 이러한 접근법은, MIM 커패시터에 대한 현저한 커패시턴스 편차를 야기하는, 패턴에 의존하는 하부 전극 높이 편차를 겪는다.
본 명세서의 실시예들은 MIM 커패시터의 평탄화 후에 전극들 중 하나를 리세스하기 위해 선택적 에치 기법들 및 화학 물질들을 사용함으로써 이러한 문제점들을 극복하므로, eDRAM 커패시터들의 효과적인 제조를 가능케 한다. 본 명세서의 다른 실시예들은 리세스된 하부 전극을 형성하기 위해 하부 전극의 선택적인 퇴적을 사용함으로써 이러한 문제점들을 극복한다. 본 명세서의 리세스된 전극 기법들은 더 적은 수의 프로세스 동작들을 요구하고, 패턴에 의존하는 전극 높이를 겪지 않으며, 전극들 중 하나를 어떻게 리세스할지 결정할 때 연마 편차를 고려할 필요가 없다. 감소된 전극 높이 편차는 더 높은 리세스된 전극 높이를 제공하며, 이는 더 높은 커패시턴스를 제공한다.
본 명세서의 리세스된 전극 기법들은 습식 프로세싱 동작들을 방해하지 않으면서 하부 전극층, 하이-k 유전체층, 및 상부 전극층의 순차적인 퇴적을 제공한다. 본원에서 사용된 어구 "하이-k"는, 실리콘 이산화물의 유전 상수, k보다 큰, 즉, 약 4보다 큰 유전 상수를 갖는 재료들을 참조한다. 실시예에서, MIM 커패시터의 평탄화 후 선택적 에치가 전극들 중 하나를 리세스한다. CVD 유전체를 사용한 전극 리세스의 후속의 매립(filling)은 상부 및 하부 전극들 사이의 강건한 격리를 제공한다. 결과로서의 커패시터는 더 적은 결함들 및 더 큰 표면적을 가지며, 이는 각각 더 나은 수율(yield) 및 성능을 야기한다.
도 1은 본 명세서의 실시예에 따른, 임베디드 MIM 커패시터를 형성하는 방법(100)을 예시하는 흐름도이다. 예로서, 방법(100)은 임베디드 메모리 디바이스가 그 내부에 구축될 수 있는 구조를 형성할 수 있다. 방법(100)은, 블록(102)에서 개착된 피처의 하부를 형성하는 하부 부분 및 측벽들을 형성하는 상부 부분에 의해 정의되는 개착된 피처를 형성하는 단계를 포함한다. 일 실시예에서, 블록(102)에서 상부 부분은 유전체 재료(예컨대, 피처의 측벽들)를 포함하고, 하부 부분은 피처의 하부를 적어도 부분적으로 정의하는 전기 도전층을 포함한다. 다음, 방법(100)은 블록(104)에서 피처 내에 제1 전기 도전층을 퇴적하는 단계를 포함한다. 그 후, 방법(100)은 블록(106)에서 제1 전기 도전층 위에 전기 절연층을 퇴적하는 단계를 포함한다. 방법(100)은 블록(108)에서 전기 절연층 위에 제2 전기 도전층을 퇴적하는 단계를 더 포함한다. 그 후, 블록(110)에서 제2 전기 도전층 위에 도전성 재료가 퇴적된다. 그 도전성 재료는 피처를 매립한다.
일 실시예에서, 제1 전기 도전층은 커패시터의 하부 전극을 형성한다. 제2 전기 도전층 및 도전성 재료는 함께 커패시터의 상부 전극을 형성한다. 그 후, 블록(112)에서, 제1 및 제2 전기 도전층들의 상부 표면을 노출시키기 위해 MIM 커패시터의 상부 부분이 제거된다. 일 실시예에서, 커패시터의 상부 부분은 에칭과 같은 표준 반도체 프로세싱 동작들을 사용하여 제거된다. 예컨대, 화학적 기계적 평탄화(CMP) 프로세스 또는 플라즈마 에치 프로세스가 에치를 수행할 수 있다. 에치는 유전체 재료의 상부 부분에 도달함과 동시에 중단될 수 있다. 방법(100)은 블록(114)에서 제1 또는 제2 전기 도전층을 각각 리세스하기 위해 제1 또는 제2 전기 도전층을 선택적으로 에칭하는 단계를 더 포함한다.
실시예에서, 선택적 에치는 전기 절연층 또는 제2 전기 도전층(예컨대, 상부 전극)의 노출된 부분들을 실질적으로 에치하지 않으면서 제1 전기 도전층(예컨대, 하부 전극)을 리세스하는 선택적 습식 에치를 포함한다. 다른 실시예에서, 선택적 습식 에치는 전기 절연층 또는 제1 전기 도전층의 노출된 부분들을 실질적으로 에치하지 않으면서 제2 전기 도전층을 리세스한다.
도 2는 본 명세서의 실시예에 따른, eDRAM 등과 같은 임베디드 메모리 디바이스(200)의 개착된 피처(230)의 단면도이다. 도 2a에 예시된 것과 같이, 임베디드 메모리 디바이스(200)는 전기 도전층(210), 전기 절연층(212), 전기 절연층(214), 및 에치 스탑 층들(216 및 218)을 포함한다. 개착된 피처(230)는 하부 부분(예컨대, 210, 212) 및 상부 부분(예컨대, 214, 216, 218)에 의해 정의되는 개구부(opening) 또는 리세스이다.
도 3의 (a)는 본 명세서의 실시예에 따른, 임베디드 메모리 디바이스(200)의 개착된 피처(230) 내에 형성된 MIM 커패시터(272)의 단면도이다. MIM 커패시터(272)는, 개착된 피처(230) 내에 위치하는, 전기 도전층(210)에 인접하고 전기적으로 연결되는 전기 도전층(240), 개착된 피처(230) 내에 위치하는, 전기 도전층(240) 위에 퇴적된 전기 절연층(250), 및 개착된 피처(230) 내에 위치하고 전기 절연층(250) 위에 퇴적된 전기 도전층(260)을 포함한다. MIM 커패시터(272)는 또한 층(260) 위에 퇴적된 도전성 재료(270)를 포함할 수 있다. 재료(270)는 MIM 커패시터(272)의 리세스를 매립한다. 일 실시예에서, 층들(240 및 260)은 스퍼터, 물리 기상 증착(PVD), 또는 원자 층 퇴적(ALD) 프로세싱을 사용하여 탄탈(Ta), 탄탈 질화물(TaN), 또는 티타늄 질화물(TiN)로 형성될 수 있다.
예로서, 전기 도전층(210)은 구리 등으로 만들어진 금속 라인일 수 있다. 다른 예로서, 전기 도전층(270)은 구리 또는 다른 금속으로 만들어진 플러그일 수 있다. 일 실시예에서, 전기 도전층(210)의 금속 및 전기 도전층(270)의 금속은 동일하다(예컨대, 구리). 다른 예로서, 에치 스탑 층들은 CVD 유전체(예컨대, 실리콘 카바이드(SiC))일 수 있다. 다른 예로서, 전기 절연층(250)은 등각(conformal) 유전체 필름일 수 있으며, 이는 일 실시예에서 하이-k 금속 산화물 또는 다른 하이-k 재료를 포함한다. 층(250)은 ALD 또는 다른 반도체 프로세싱 기술을 사용하여 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 탄탈 산화물(Ta2O5), 바륨 스트론튬 티타네이트(예컨대, BaSrTiO3), 알루미늄 산화물(Al2O3), 또는 이러한 재료들의 조합들(예컨대, ZrO2/Al2O3/ZrO2)로 형성될 수 있다.
도 3의 (b)는 본 명세서의 실시예에 따른, 임베디드 메모리 디바이스(200)의 제조 프로세스의 상이한 특정 시점에서의 단면도이다. 도 3의 (b)에 예시된 것과 같이, 남아 있는 디바이스가 평탄화되도록, 커패시터(272)의 상부 부분이 제거되었다. 일 실시예에서, 커패시터(272)의 제거된 부분은 플라즈마 에치 또는 CMP 동작 또는 이들 동작들의 조합을 사용하여 에치된다. 에치는 유전체층(214)의 상부에 도달함과 동시에 중단될 수 있다. 프로세스의 이 시점에서, 전극층들(240 및 260)은 단지 유전체층(250)의 두께에 의해 분리된다. 유전체층(250)의 상부에 걸쳐 전류 누설 경로가 생성되지 않는 것을 보증하기 위해, 임베디드 메모리 디바이스의 현재 설계는 전극층들(240 및 260) 중 하나를 리세스함으로써 전극층들(240 및 260) 사이의 거리를 증가시킨다.
도 3의 (c)는 본 명세서의 실시예에 따른, 선택적 에치가 MIM 커패시터의 도전성 전극층(240)을 리세스한 후의 임베디드 메모리 디바이스(200)의 단면도이다. 선택적 에치는 전기 도전층(240) 또는 층(260) 중 하나를 리세스하기 위해 이 층들 중 하나를 선택적으로 에치할 수 있다. 실시예에서, 선택적 에치는 전기 절연층(250) 또는 전기 도전층(260)(예컨대, 상부 전극)의 노출된 부분들을 실질적으로 에치하지 않으면서 전기 도전층(240)(예컨대, 하부 전극)을 리세스하는 선택적 습식 에치를 포함한다. 이 실시예에 대해, 층(240)은 TiN을 포함할 수 있으며 층(260)은 Ta 또는 TaN을 포함할 수 있다.
다른 실시예에서, 선택적 습식 에치는 전기 절연층(250) 또는 층(240)의 노출된 부분들을 실질적으로 에치하지 않으면서 층(260)을 리세스한다. 이 실시예에 대해, 층(260)은 TiN을 포함할 수 있으며 층(240)은 Ta 또는 TaN을 포함할 수 있다.
일부 실시예들에서, 선택적 습식 에치는 하이-k 유전체들 및 구리의 에칭에 대해 고선택비로 티타늄 합금들 및 세라믹들을 에치하기 위해 과산화수소 화학물질들(산성 또는 알칼리)을 포함한다. 일 실시예에서, 선택적 습식 에치는 대략 50도의 온도에서 pH가 대략 8로 조정된, 대략 15% 질량 과산화수소를 포함한다. 이러한 에치 화학물질은 HfO2, Ta, TaN, Cu, 및 층간 유전체층(예컨대, 214)에 대해 40:1보다 큰 선택비로 TiN을 에치한다. 제거된 전극의 양은 주어진 커패시터 응용에 따라 변한다. 이러한 제거된 전극의 양은 10 내지 20 Å에서 최대 500 내지 600Å, 또는 더 큰 양까지 변할 수 있다.
도 3의 (d)는 본 명세서의 실시예에 따른, MIM 커패시터로의 비아(via)의 형성 후의 임베디드 메모리 디바이스(200)의 단면도이다. 에치 스탑층(219) 및 층간 유전체층(280)이 디바이스 위에 퇴적되었다. 상부 전극(예컨대, 재료(270) 및 층(260))으로의 비아 연결(290)이 패터닝되고, 에치되고, 그리고 매립된다. 이러한 동작들은 종래의 비아 패터닝 기법들을 사용하여 달성될 수 있다.
특정 실시예들에서, 리세스된 전극을 갖는 MIM 커패시터는 리세스된 전극의 선택적 퇴적을 사용하여 형성될 수 있다. 도 4는 본 명세서의 실시예에 따른, 리세스된 전극을 갖는 MIM 커패시터를 형성하는 방법(400)을 예시하는 흐름도이다. 예로서, 방법(400)은 임베디드 메모리 디바이스가 그 내부에 구축될 수 있는 구조를 형성할 수 있다. 방법(400)은, 블록(402)에서 개착된 피처의 하부를 형성하는 하부 부분 및 개착된 피처의 측벽들을 형성하는 상부 부분에 의해 정의되는 개착된 피처를 형성하는 단계를 포함한다. 방법은 블록(404)에서, 개착된 피처의 상부 모서리들의 경사진 영역을 제조하는 스퍼터링 동작을 옵션으로서 포함한다. 이러한 스퍼터링 동작은, 블록(406)에서 일어나는 제1 전기 도전층의 퇴적 전에 옵션으로서 수행된다. 블록(406)에서 개착된 피처 내에 리세스된 하부 전극층을 형성하기 위해, 제1 전기 도전층은 개착된 피처의 상부 코너들의 경사짐을 야기하는 리스퍼터 비율로 퇴적된다. 아래에 더 상세히 설명되고 도 5a 내지 5d에 예시되는 것과 같이, 개착된 피처의 경사진 상부 모서리들 중 적어도 일부는 제1 전기 도전층을 포함하지 않는다. 동작(404)이 수행된다면, 동작(406)은 제1 도전층이 전혀 없거나 또는 적어도 부분적으로 없는 경사진 영역 아래에 있는 개착된 피처의 하부 부분(예컨대, 바닥) 및 상부 부분(예컨대, 측벽들) 위에 제1 전기 도전층을 선택적으로 퇴적하는 데 있어서 더 효율적일 수 있다.
방법(400)은 블록(408)에서 제1 전기 도전층 위에 전기 절연층을 퇴적하는 단계를 포함한다. 방법(400)은 블록(410)에서 제1 전기 절연층 위에 제2 전기 도전층을 퇴적하는 단계를 포함한다. 방법(400)은 블록(412)에서 MIM 커패시터를 매립하기 위해 제2 전기 도전층 위에 도전성 재료를 퇴적하는 단계를 포함한다. 방법(400)은 블록(414)에서 평탄화된 MIM 커패시터를 형성하기 위해 MIM 커패시터의 상부 부분을 제거하는 단계를 포함한다. 평탄화된 MIM 커패시터는 남아있는 제2 전기 도전층 및 도전성 재료로 형성된 상부 전극층에 대해 리세스된 하부 전극층을 갖는다.
도 5a는 본 명세서의 실시예에 따른, eDRAM 등과 같은 임베디드 메모리 디바이스(500)의 개착된 피처(530)의 단면도이다. 도 5a에 도시된 것과 같이, 임베디드 메모리 디바이스(500)는 전기 도전층(510), 전기 절연층(512), 전기 절연층(514), 및 에치 스탑층들(516 및 518)을 포함한다. 개착된 피처(530)는 하부 부분(예컨대, 510, 512) 및 상부 부분(예컨대, 514, 516, 518)에 의해 정의된 개구부 또는 리세스이다. 도 5a 내지 5d에 예시된 것과 같이, 금속-절연체-금속(MIM) 커패시터가 개착된 피처(530) 위에 퇴적된다. 도 5a는 개착된 피처(530)의 상부 모서리들(예컨대, 경사진 영역들(542))의 경사짐을 야기하는 리스퍼터 비율로 퇴적된 제1 전기 도전층(예컨대, 540, 541)을 예시한다. 제1 전기 도전층은 개착된 피처 위에 퇴적된 MIM 커패시터의 리세스된 하부 전극층인 하부 부분(540) 및 상부 부분(541)을 포함한다. 개착된 피처의 경사진 영역들(542)의 적어도 일부는 제1 전기 도전층을 포함하지 않는다. 상부 부분(541) 및 하부 부분(540)은 서로 분리되고 전기적으로 절연된다. 실시예에서, 리스퍼터 비율은 1보다 크다. 다른 실시예에서, 리스퍼터 비율은 대략 1.4 내지 1.6이다.
도 5b는 본 명세서의 실시예에 따른, 상이한 제조 시점에서의 임베디드 메모리 디바이스(500)의 개착된 피처(530) 내의 MIM 커패시터의 형성의 단면도이다. 전기 절연층(550)이 전기 도전층(예컨대, 540, 541) 위에 퇴적된다.
도 5c는 본 명세서의 실시예에 따른, 상이한 제조 시점에서의 임베디드 메모리 디바이스(500)의 개착된 피처(530) 내의 MIM 커패시터(572)의 형성의 단면도이다. 전기 도전층(560)이 전기 절연층(550) 위에 퇴적된다. 도전성 재료(570)가 MIM 커패시터(572)를 매립한다. MIM 커패시터(572)는 하부 전극(540), 절연층(550), 도전층(560)(예컨대, 상부 전극), 및 재료(570)를 포함한다.
실시예에서, 개착된 피처(530)의 상부 모서리들은 스퍼터링 동작(예컨대, 금속 이온들, 아르곤)에 의해 야기된 경사진 영역(542)을 포함한다. 이러한 스퍼터 동작은 전기 도전층(예컨대, 540, 541)의 퇴적 전에 수행될 수 있다.
도 5d는 본 명세서의 실시예에 따른, 상이한 제조 시점에서의 임베디드 메모리 디바이스(500)의 개착된 피처(530) 내의 MIM 커패시터(572)의 형성의 단면도이다. 도 5d는 남아있는 제2 전기 도전층으로 형성된 상부 전극층(560)에 대해 리세스된 하부 전극층(540)을 갖는 평탄화된 MIM 커패시터를 형성하기 위한, MIM 커패시터(572)의 상부 부분의 제거를 예시한다. 일 실시예에서, 도전층(예컨대, 540, 541)은 스퍼터 프로세싱을 사용하여 Ta, TaN, Ti, 또는 TiN으로 형성될 수 있다. 층(560)은 스퍼터, 물리 기상 증착(PVD), 또는 원자층 증착(ALD) 프로세싱을 사용하여 Ta, TaN, Ti, 또는 TiN으로 형성될 수 있다.
일부 실시예들에서, 하부 전극(540)은 퇴적 프로세스 동안 아래의 프로세스들 단독 또는 조합에 의해 리세스될 수 있다.
1. 하부 전극 금속 퇴적 전에 및/또는 퇴적 동안 개착된 피처(530)의 상부 모서리들을 경사지게 하기 위해 스퍼터링을 사용하여 Ti, Ta, TiN, 또는 TaN을 퇴적한다. 퇴적은 상부 모서리들에 "넷 에치(net etch)"가 존재하는 상황에 수행된다. "넷 에치" 조건은 하부 플레이트가 리세스되는 것을 야기한다.
2. 상부 모서리들은 금속이 없는 상태로 두면서 하부 및 측벽들에 전극 금속을 퇴적하는데 있어서 스퍼터링이 더 효과적이도록, 커패시터 패터닝 동안 에치를 플레어 아웃(flaring out)한다.
하나의 특정 실시예에서, 그러한 적층 및 에치 조합은 다음과 같다. 하부 전극 플레이트(540)가 높은 리스퍼터 비율로 Ta를 사용하여 형성된다. PVD 하이-k 유전체는 ALD 프로세싱을 사용하여 HfO2를 포함한다. 상부 전극은 스퍼터, PVD, 또는 ALD 퇴적을 사용하여 Ta(또는 TaN)를 포함한다. 도전성 재료(570)는 구리로 형성된다.
예로서, 전기 도전층(510)은 구리 등으로 만들어진 금속 라인일 수 있다. 다른 예로서, 전기 도전층(570)은 구리 또는 다른 금속으로 만들어진 플러그일 수 있다. 일 실시예에서, 전기 도전층(510)의 금속 및 전기 도전층(570)의 금속은 동일하다(양쪽 모두가 구리인 경우와 같이). 다른 예로서, 에치 스탑층들은 CVD 유전체(예컨대, SiC)일 수 있다. 다른 예로서, 전기 절연층(550)은 등각 유전체 필름일 수 있으며, 이는 일 실시예에서 하이-k 금속 산화물 또는 다른 하이-k 재료를 포함한다. 층(550)은 ALD 또는 다른 반도체 프로세싱 기술을 사용하여 HfO2, ZrO2, Ta2O5, BaSrTiO3, Al2O3, 또는 이러한 재료들의 조합들(예컨대, ZrO2/Al2O3/ZrO2)로 형성될 수 있다.
도 5d에 예시된 것과 같이, 남아 있는 디바이스가 평탄화되도록 커패시터(572)의 상부 부분이 제거되었다. 일 실시예에서, 커패시터(572)의 제거된 부분은 플라즈마 에치 또는 CMP 동작, 또는 이러한 동작들의 조합을 사용하여 에치된다. 에치는 유전체층(541)의 상부 부분에 도달함과 동시에 중지될 수 있다. 다음, 에치 스탑층(519) 및 층간 유전체층(580)이 디바이스에 퇴적되었다. 상부 전극(예컨대, 재료(570) 및 층(560))으로의 비아 연결(590)이 패터닝되고, 에치되고, 그리고 매립된다. 이러한 동작들은 종래의 비아 패터닝 기법들을 사용하여 달성될 수 있다.
도 6a는 본 명세서의 실시예에 따른, 피처 위의 하부 전극층의 퇴적 후의 개착된 피처(630)의 일부의 단면도이다. 유전체 영역(610)이 개착된 피처(630)의 측벽을 형성하고, 높은 리스퍼터 비율을 갖는 스퍼터링 동작 동안 하부 전극층(640) 및 상부 도전성 부분(641)이 개착된 피처에 퇴적된다. 층(640) 및 부분(641)을 퇴적하는 스퍼터링 동작 후에 구리층(620)이 형성된다. 개착된 피처(630)는 경사진 영역(642)을 갖는다.
도 6b는 본 명세서의 실시예에 따른, 경사진 영역(642)의 확대도이다. 경사진 영역(642)은 물리 기상 증착(PVD)을 사용하여 유전체 영역(610) 위에 선택적으로 퇴적되는 하부 전극층(640) 또는 상부 도전성 부분(641)을 포함하지 않는다.
상세한 설명 및 청구항에서의 용어들 "제1," "제2," "제3," "제4" 등은, 만약 존재한다면, 유사한 요소들 사이를 구별하기 위해 사용되며, 반드시 특정한 순차적 또는 연대적(chronological) 순서를 설명하기 위한 것은 아니다. 그렇게 사용된 용어들은, 예컨대 본원에 설명된 본 명세서의 실시예들이 본원에 예시된 또는 다른 방법으로 설명된 시퀀스들과는 다른 시퀀스들로 동작할 수 있도록, 적합한 상황 하에서 상호 교환 가능하다는 것이 이해될 것이다. 유사하게, 방법이 일련의 동작들을 포함하는 것으로 본원에서 설명되지만, 본원에 제시된 그러한 동작들의 순서는 반드시 그러한 동작들이 수행될 수 있는 유일한 순서는 아니며, 주장된 동작들 중 특정 동작들이 생략될 수 있고 그리고/또는 본원에 설명되지 않은 특정한 다른 동작들이 방법에 추가될 수 있다. 더욱이, 요소들의 목록을 포함하는 프로세스, 방법, 물품, 또는 장치가 그러한 요소들에 반드시 제한되지 않고, 명백히 기재되지 않은, 또는 그러한 프로세스, 방법, 물품, 또는 장치에 내재하는 다른 요소들을 포함할 수 있도록, 용어들 "포함하다(comprise)", "포함한다(include)", "갖다(have)", 및 이들의 임의의 변형들은 배타적이지 않은 포괄을 포함하도록 의도된다.
본 명세서는 특정 실시예들을 참조하여 설명하였으나, 본 기술분야의 당업자들은 본 명세서의 진의 또는 범위로부터 벗어나지 않으면서 다양한 변경들이 행해질 수 있다는 것을 이해할 것이다. 따라서, 본 명세서의 실시예들의 개시는 본 명세서의 범위를 예시하는 것으로 의도되며 제한하는 것으로 의도되지 않는다. 본 명세서의 범위는 첨부된 청구항들에 의해 요구되는 정도까지만 제한되는 것으로 의도된다. 예컨대, 본원에 논의된 임베디드 메모리 디바이스 및 관련된 구조물들 및 방법들은 다양한 실시예들로 구현될 수 있으며, 이러한 실시예들 중 특정한 실시예에 대한 앞선 논의는 반드시 모든 가능한 실시예들의 완전한 설명을 나타내지 않는다는 것이 본 기술분야의 통상적인 기술자에게 용이하게 명백해질 것이다.

Claims (23)

  1. 개착된 피처(excavated feature)의 하부를 형성하는 하부 부분, 및 측벽들을 형성하는 상부 부분에 의해 정의되는 개착된 피처; 및
    상기 개착된 피처 위에 퇴적되는 금속-절연체-금속(MIM) 커패시터를 포함하며, 상기 MIM 커패시터는,
    상기 개착된 피처 내에 퇴적된 제1 전기 도전층;
    상기 제1 전기 도전층 위에 퇴적된 전기 절연층; 및
    상기 전기 절연층 위에 퇴적된 제2 전기 도전층 - 상기 제1 전기 도전층의 상면은 상기 제2 전기 도전층의 상면과 상이한 높이에 있도록 리세스(recess)되고, 상기 제1 전기 도전층의 상면은 상기 제2 전기 도전층의 상면 위 또는 바로 아래에 배치되지 않고 상기 제2 전기 도전층의 상면에 횡방향으로 배치됨 -
    을 포함하는 임베디드 메모리 디바이스.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 전기 도전층은 티타늄 질화물(TiN)을 포함하며, 상기 제2 전기 도전층은 탄탈(Ta) 또는 탄탈 질화물(TaN)을 포함하는 임베디드 메모리 디바이스.
  4. 제1항에 있어서,
    상기 제2 전기 도전층은 TiN을 포함하며, 상기 제1 전기 도전층은 Ta 또는 TaN을 포함하는 임베디드 메모리 디바이스.
  5. 제1항에 있어서,
    상기 제1 전기 도전층과 상기 제2 전기 도전층을 서로 격리시키고 상기 제1 전기 도전층과 상기 제2 전기 도전층 사이의 전류 누설 경로의 가능성을 감소시키기 위해, 상기 제1 전기 도전층의 상면은 상기 제2 전기 도전층의 상면과 상이한 높이에 있는 임베디드 메모리 디바이스.
  6. 제1항에 있어서,
    상기 MIM 커패시터의 상기 상부 부분의 제거 전에 상기 제2 전기 도전층 위에 퇴적된 도전성 재료를 더 포함하는 임베디드 메모리 디바이스.
  7. 임베디드 MIM 커패시터를 형성하는 방법으로서,
    개착된 피처의 하부를 형성하는 하부 부분, 및 측벽들을 형성하는 상부 부분에 의해 정의되는 개착된 피처를 형성하는 단계;
    상기 피처 내에 제1 전기 도전층을 퇴적하는 단계;
    상기 제1 전기 도전층 위에 전기 절연층을 퇴적하는 단계;
    상기 전기 절연층 위에 제2 전기 도전층을 퇴적하는 단계;
    상기 제1 및 제2 전기 도전층들의 상부 표면을 노출시키기 위해 상기 MIM 커패시터의 상부 부분을 제거하는 단계; 및
    상기 제1 전기 도전층을 리세스하기 위해 상기 제2 전기 도전층의 상면에 대해서 상기 제1 전기 도전층의 상면을 선택적으로 에치하는 단계 - 상기 선택적 에치는 상기 제2 전기 도전층의 노출된 부분들을 실질적으로 에치하지 않으면서 상기 제1 전기 도전층을 리세스하는 선택적 습식 에치를 포함함 -
    를 포함하는 임베디드 MIM 커패시터 형성 방법.
  8. 제7항에 있어서,
    상기 제1 전기 도전층의 상면은 상기 제2 전기 도전층의 상면과 상이한 높이로 리세스되는, 임베디드 MIM 커패시터 형성 방법.
  9. 제7항에 있어서,
    상기 제1 전기 도전층은 티타늄 질화물(TiN)을 포함하며, 상기 제2 전기 도전층은 탄탈(Ta) 또는 탄탈 질화물(TaN)을 포함하는 임베디드 MIM 커패시터 형성 방법.
  10. 제7항에 있어서,
    상기 제2 전기 도전층은 TiN을 포함하며, 상기 제1 전기 도전층은 Ta 또는 TaN을 포함하는 임베디드 MIM 커패시터 형성 방법.
  11. 제7항에 있어서,
    상기 MIM 커패시터의 상기 상부 부분의 제거 전에 상기 제2 전기 도전층 위에 도전성 재료를 퇴적하는 단계를 더 포함하는 임베디드 MIM 커패시터 형성 방법.
  12. 개착된 피처의 하부를 형성하는 하부 부분, 및 개착된 피처의 측벽들을 형성하고 경사진 영역(beveled region)들을 포함하는 상부 부분에 의해 정의되는 개착된 피처; 및
    상기 개착된 피처 위에 퇴적되는 금속-절연체-금속(MIM) 커패시터를 포함하며, 상기 MIM 커패시터는,
    경사진 상부 모서리들을 갖는 제1 전기 도전층 - 상기 제1 전기 도전층의 경사진 상부 모서리들의 상면은 상기 개착된 피처의 경사진 영역들과 평탄하고, 상기 개착된 피처의 경사진 영역들의 상면 중 적어도 일부는 제1 전기 도전층을 포함하지 않고, 상기 개착된 피처의 경사진 영역들은 상기 제1 전기 도전층의 경사진 상부 모서리들의 상면과 동일한 면에 있음 -
    을 포함하는 임베디드 메모리 디바이스.
  13. 제12항에 있어서,
    상기 MIM 커패시터는,
    상기 제1 전기 도전층 위에 퇴적된 전기 절연층; 및
    상기 전기 절연층 위에 퇴적된 제2 전기 도전층을 더 포함하는 임베디드 메모리 디바이스.
  14. 제12항에 있어서,
    상기 제1 전기 도전층은, 상기 개착된 피처 내에 리세스된 하부 전극층을 형성하기 위해 상기 개착된 피처의 경사진 영역들의 경사짐(beveling)을 야기하는 리스퍼터 비율로 퇴적되고, 상기 리스퍼터 비율은 1.4 내지 1.6인 임베디드 메모리 디바이스.
  15. 삭제
  16. 삭제
  17. 제13항에 있어서,
    남아 있는 상기 제2 전기 도전층으로 형성된 상부 전극층에 대해 리세스된 상기 하부 전극층을 갖는 평탄화된 MIM 커패시터를 형성하기 위한 상기 MIM 커패시터의 상부 부분의 제거 전에, 상기 제2 전기 도전층 위에 퇴적된 도전성 재료를 더 포함하는 임베디드 메모리 디바이스.
  18. 금속-절연체-금속(MIM) 커패시터를 제조하는 방법으로서,
    개착된 피처의 하부를 형성하는 하부 부분, 및 상기 개착된 피처의 측벽들을 형성하는 상부 부분에 의해 정의되는 개착된 피처를 형성하는 단계; 및
    상기 개착된 피처 내에 리세스된 하부 전극층을 형성하기 위해, 제1 전기 도전층 및 상기 개착된 피처의 상부 모서리들의 경사짐을 야기하는 리스퍼터 비율로 제1 전기 도전층을 퇴적하는 단계 - 상기 제1 전기 도전층의 경사진 상부 모서리들의 상면은 상기 개착된 피처의 경사진 상부 모서리들의 표면과 평탄하고, 상기 개착된 피처의 경사진 상부 모서리들의 상면 중 적어도 일부는 제1 전기 도전층을 포함하지 않고, 상기 제1 전기 도전층의 경사진 상부 모서리들의 상면에 접속되고 상기 제1 전기 도전층의 경사진 상부 모서리들의 상면과 동일한 면에 있음 -
    를 포함하는 MIM 커패시터 제조 방법.
  19. 제18항에 있어서,
    상기 제1 전기 도전층 위에 전기 절연층을 퇴적하는 단계; 및
    상기 전기 절연층 위에 제2 전기 도전층을 퇴적하는 단계
    를 더 포함하는 MIM 커패시터 제조 방법.
  20. 제18항에 있어서,
    상기 리스퍼터 비율은 1.4 내지 1.6인 MIM 커패시터 제조 방법.
  21. 삭제
  22. 제18항에 있어서,
    상기 개착된 피처의 상기 상부 모서리들의 경사진 영역을 제조하기 위해 상기 제1 전기 도전층의 퇴적 전에 수행되는 스퍼터링을 더 포함하는 MIM 커패시터 제조 방법.
  23. 제19항에 있어서,
    상기 제2 전기 도전층 위에 도전성 재료를 퇴적하는 단계; 및
    남아 있는 상기 제2 전기 도전층으로 형성된 상부 전극층에 대해 리세스된 상기 하부 전극층을 갖는 평탄화된 MIM 커패시터를 형성하기 위해, 상기 MIM 커패시터의 상부 부분을 제거하는 단계
    를 더 포함하는 MIM 커패시터 제조 방법.
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