JP2003069039A - 炭化珪素半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】新規な構成にて高耐圧化を図ることができる炭
化珪素半導体装置およびその製造方法を提供する。 【解決手段】ｎ⁺型ＳｉＣ基板１の主表面上にｎ^-型エピ
タキシャル層２が形成され、エピタキシャル層２にはト
レンチ３が並設されている。トレンチ３はトレンチ開口
部より底部が広がっている。トレンチ３の内壁部にｐ⁺
ゲート領域４が形成されている。エピタキシャル層２に
おける隣り合うトレンチ３の間の部位での表層部にｎ⁺
ソース領域６が形成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、炭化珪素半導体装
置およびその製造方法に関するものである。

【０００２】

【従来の技術】炭化珪素を用いたＳＩＴ（静電誘導型ト
ランジスタ）が特開２００１−９４１２０号公報におい
て開示されている。これは、図１０に示すように、ｎ⁺
型ＳｉＣ基板１００の上にｎ^-エピタキシャル層１０１
が形成され、ｎ^-エピタキシャル層１０１の表層部にｐ⁺
ゲート領域１０２ａとｐ^-ゲート領域１０２ｂが形成さ
れ、さらに、ｎ⁺ソース領域１０３が形成されている。
ｐ⁺ゲート領域１０２ａはＣ ⁺イオンを注入することによ
り形成し、ｐ^-ゲート領域１０２ｂはＢ⁺（ボロン）イオ
ンを注入することにより形成したものである。このよう
にして、ＳＩＴを高耐圧化を図るべくｐ型のゲート領域
１０２ａ，１０２ｂを表面から深くするとともにｐ^-ゲ
ート領域１０２ｂとｎ^-エピ層１０１の間のｐｎ接合の
耐圧を大きくしている。

【０００３】しかし、次のような改良の余地があること
が分かった。つまり、深いｐ型ゲート層１０２ａ，１０
２ｂをイオン注入で形成する場合、高エネルギーのイオ
ン注入が必要で、ＳｉＣ中に高密度の注入欠陥が生じや
すい。特に、拡散を防止するためにＢ（ボロン）／Ｃ
（カーボン）の組み合わせでイオン注入を行うと、高密
度の注入欠陥が生じやすい。詳しくは、ＳｉＣでは、注
入欠陥の回復は難しく残留欠陥密度が高くなるためｐｎ
接合の耐圧が損なわれやすく、また接合リークも生じや
すくなる。

【０００４】

【発明が解決しようとする課題】本発明はこのような背
景の下になされたものであり、その目的は、新規な構成
にて高耐圧化を図ることができる炭化珪素半導体装置お
よびその製造方法を提供することにある。

【０００５】

【課題を解決するための手段】炭化珪素半導体装置の構
造として、請求項１に記載の発明によれば、半導体基板
上に形成された第１導電型の炭化珪素エピタキシャル層
においてトレンチが並設されるとともに、このトレンチ
の内壁部に第２導電型のゲート領域が形成されている。
そして、炭化珪素エピタキシャル層における隣り合うト
レンチの間の部位がチャネルとなってソース・ドレイン
間に電流が流れる。

【０００６】本発明ではトレンチにより、第１導電型の
炭化珪素エピタキシャル層と第２導電型のゲート領域と
の間のｐｎ接合界面までの深さを大きくすることがで
き、高耐圧化を図ることができる。

【０００７】請求項２に記載にように、トレンチはトレ
ンチ開口部より底部が広がっていると、チャネル幅を狭
くすることができる。請求項３に記載のように、トレン
チの底部の幅Ａと、隣り合うトレンチの間におけるトレ
ンチの開口部での幅Ｂと、隣り合うトレンチの中心間の
距離（トランジスタセルの間隔）Ｃとの関係として、Ａ
＋Ｂ＞Ｃを満たしていると、チャネル幅を狭くすること
ができる。

【０００８】炭化珪素半導体装置の製造方法として、請
求項４に記載の発明よれば、主表面および主表面の反対
面である裏面を有し、単結晶炭化珪素よりなる第１導電
型の半導体基板における主表面上に、該半導体基板より
も低いドーパント濃度を有する第１導電型の炭化珪素エ
ピタキシャル層が形成される。そして、炭化珪素エピタ
キシャル層においてトレンチが並設され、トレンチの内
壁部に第２導電型のゲート領域が形成される。さらに、
隣り合うトレンチの間の部位における炭化珪素エピタキ
シャル層の表層部または上面に配した第１導電型のソー
ス領域の上にソース電極が、また、ゲート領域の上にゲ
ート電極が、また、半導体基板の裏面にドレイン電極
が、それぞれ形成される。その結果、請求項１に記載の
高耐圧の炭化珪素半導体装置が得られる。

【０００９】ここで、ゲート領域は請求項５に記載のよ
うに熱拡散により形成したり、請求項６に記載のように
エピタキシャル成長により形成すると、ｐｎ接合は、高
エネルギーイオン注入によって形成される場合と異なり
注入ダメージが存在しない。

【００１０】あるいは、請求項７に記載のように、ゲー
ト領域は不純物を斜めイオン注入することにより形成し
てもよい。請求項８に記載のように、トレンチの形成工
程において、トレンチの底部を広げるようにし、特に、
請求項９に記載のように、トレンチの底部を広げる工程
は、斜めイオン注入を行った後に犠牲酸化をし、その酸
化膜を除去するようにするとよい。

【００１１】請求項１０に記載のように、マスク材を用
いてトレンチを形成し、そのマスク材を用いて選択的に
不純物を熱拡散させて第２導電型のゲート領域を形成す
ると、工程の簡略化を図ることができる。

【００１２】請求項１１に記載のように、不純物の熱拡
散は１６００℃以上、２３００℃以下の温度で不純物を
含む化合物と共に加熱することで行うとよい。より好ま
しくは、請求項１２に記載のように、不純物の熱拡散は
２０００℃以上、２３００℃以下の温度で不純物を含む
化合物と共に加熱することで行うとよい。

【００１３】請求項１３に記載のように、マスク材を用
いてトレンチを形成し、そのマスク材を用いて選択的に
エピタキシャル成長させて第２導電型のゲート領域を形
成すると、工程の簡略化を図ることができる。

【００１４】

【発明の実施の形態】（第１の実施の形態）以下、この
発明を具体化した第１の実施の形態を図面に従って説明
する。

【００１５】図１には本実施の形態における半導体装置
の縦断面模式図を示す。図１において、単結晶炭化珪素
よりなるｎ⁺型（第１導電型）の半導体基板１は、主表
面および主表面の反対面である裏面を有している。半導
体基板１の主表面上にはｎ^-型（第１導電型）の炭化珪
素エピタキシャル層２が形成され、半導体基板１よりも
低いドーパント濃度を有する。炭化珪素エピタキシャル
層２の所定領域には複数のトレンチ３が並設されてい
る。トレンチ３の内壁部にはｐ⁺型（第２導電型）のゲ
ート領域４が形成されている。

【００１６】ここで、隣り合うトレンチ３の間の部位に
おいてゲート領域４によって挟まれた炭化珪素エピタキ
シャル層（図中、符号５で示す部位）がチャネル層とな
る。炭化珪素エピタキシャル層２における隣り合うトレ
ンチ３の間の部位における炭化珪素エピタキシャル２
（チャネル層５）の表層部にはｎ⁺型（第１導電型）の
ソース領域６が形成されている。

【００１７】また、ゲート領域４上に接するようにゲー
ト電極７が形成されている。また、ソース領域６上に接
するようにソース電極８が形成されている。さらに、半
導体基板１の裏面にはドレイン電極９が形成されてい
る。

【００１８】トランジスタの動作としては、ゲート電極
７への電圧によって隣り合うトレンチ３内のゲート領域
４間の空乏層の幅を調整することによってチャネル幅を
変えドレイン電流を調整する。

【００１９】一方、トレンチ３はトレンチ開口部より底
部が広がっている。つまり、トレンチ３の底部の幅Ａ
と、隣り合うトレンチ３の間におけるトレンチ３の開口
部での幅Ｂと、隣り合うトレンチ３の中心間の距離Ｃと
の関係として、Ａ＋Ｂ＞Ｃを満たしている。このような
構成とすることにより、チャネル幅を狭くすることがで
きる。

【００２０】次に、製造方法を説明する。まず、図２
（ａ）に示すように、ｎ⁺ドレイン層となるｎ⁺型ＳｉＣ
基板１を用意する。不純物濃度は１０¹⁸ｃｍ^-3であり、
厚さは３５０μｍである。この基板１における主表面上
に、ｎ^-ドレインおよびチャネル領域となるｎ^-エピタキ
シャル層２を不純物濃度が１０¹⁶ｃｍ^-3、厚さが７μｍ
で形成する。その後、ｎ^-エピタキシャル層２の上にＬ
ＴＯ膜（Low Temperature Oxide）１０を蒸着し、さ
らに、不要領域をエッチングしてＬＴＯ膜１０をパター
ニングする。

【００２１】そして、図２（ｂ）に示すように、ＬＴＯ
膜１０をマスクとしてｎ^-エピタキシャル層（ＳｉＣ）
２のエッチングを行ってトレンチ３を形成する。これに
よりｎ^-エピタキシャル層２においてトレンチ３が並設
される。

【００２２】さらに、図２（ｃ）に示すように、トレン
チ３の内壁に対しＡｒイオンを斜め方向から注入してト
レンチ３の内壁をアモルファス化する。引き続き、図２
（ｄ）に示すように、犠牲酸化を行って前記アモルファ
ス化したトレンチ内壁に犠牲酸化膜１３を形成する。そ
して、この犠牲酸化膜１３を除去する。その結果犠牲酸
化時の増速酸化を利用してトレンチ３の底部が広げられ
る。このようにして、斜めイオン注入を行った後に犠牲
酸化をし、その酸化膜１３を除去することにより、トレ
ンチ３の底部を広げる。

【００２３】その後、基板（ウエハ）を、ｐ型ドーパン
ト（例えば炭化アルミ）の粉末を入れたルツボ容器に入
れて密閉し、５００ＴｏｒｒのＡｒ雰囲気下で２０００
〜２３００℃にする。その結果、図３（ａ）に示すよう
に、トレンチ３の内面を含めたｎ^-エピタキシャル層２
の表層部にｐ型ドーパントが熱拡散してｐ⁺ゲート領域
４が形成される。このようにして、トレンチ３の内壁部
に熱拡散によりｐ⁺ゲート領域４を形成する。

【００２４】なお、不純物の熱拡散は１６００℃以上、
２３００℃以下の温度で不純物を含む化合物と共に加熱
することで行う。特に、２０００℃以上、２３００℃以
下の温度で行うとよい。また、ｐ⁺ゲート領域４は、後
記する第４実施形態のようにエピタキシャル成長で形成
してもよい。

【００２５】その後、図３（ｂ）に示すように、ｐ⁺ゲ
ート領域４の上にＬＴＯ膜１４を蒸着し、所定の位置を
エッチングして窓を開ける。そして、ＬＴＯ膜１４をマ
スクにしてｎ型ドーパント（例えば、窒素、リン）をイ
オン注入する。このイオン注入の条件は、温度が７００
℃、ドーズ量が１×１０¹⁶ｃｍ^-2としている。ＬＴＯ膜
１４を除去した後、活性化アニールを１５００℃、Ａｒ
雰囲気ですることでｎ ⁺型ソース領域６を形成する。

【００２６】引き続き、図３（ｃ）に示すように、隣り
合うトレンチ３の間の部位における炭化珪素エピタキシ
ャル層２の表層部に配したソース領域６の上にソース電
極８を、また、ゲート領域４の上にゲート電極７を、ま
た、半導体基板１の裏面にドレイン電極９を、それぞれ
形成する。各電極７，８，９は電極金属としてｐ型領域
にはアルミ（Ａｌ）を、ｎ型領域にはニッケル（Ｎｉ）
やＷＳｉ₂などを用いる。

【００２７】このようにして図１に示した炭化珪素半導
体装置が得られる。図１１は従来構造を示し、図１と図
１１を比較すると次のようになる。図１１の従来構造に
比べ図１の構造では、熱拡散によってｐ型ドーパントを
拡散してｐ⁺ゲート領域４を形成しており、これによ
り、熱拡散によって形成されるｐｎ接合は、高エネルギ
ーイオン注入によって形成される従来構造と異なり注入
ダメージが存在しない。また、従来と同じデバイス耐圧
を維持するためには、従来型と同様のｐゲート領域の深
さが必要となるが、その深さは、エッチングでトレンチ
３を形成してからｐ型ドーパントを熱拡散させることで
形成することができる。 （第２の実施の形態）次に、第２の実施の形態を説明す
る。

【００２８】図４（ａ）〜（ｄ）には、第２の実施の形
態における製造工程を示す。第１の実施の形態ではソー
ス領域６をイオン注入にて形成したが、本実施形態にお
いてはエピタキシャル成長によりソース領域２０を形成
している。

【００２９】まず、図４（ａ）に示すように、ｎ⁺ドレ
イン層となるｎ⁺型ＳｉＣ基板１（不純物濃度：１０¹⁸
ｃｍ^-3、厚さ：３５０μｍ）の上にｎ^-ドレインおよび
チャネル領域となるｎ^-エピタキシャル層２を不純物濃
度が１０¹⁶ｃｍ^-3、厚さが７μｍで形成する。さらに、
その上にｎ⁺ソース領域となるエピタキシャル層２０を
不純物濃度が１０¹⁸ｃｍ^-3、厚さが０．５μｍで形成す
る。なお、ｎ⁺ソース領域はエピ層ではなく、窒素やリ
ンのイオン注入で形成してもよい。その後、ＳｉＣをエ
ッチングするためのマスクとして、所定の位置にレジス
ト２１を形成し、真空中、１０００℃で焼結炭化する。

【００３０】そして、図４（ｂ）に示すように、炭化し
たレジスト２１をマスクとしてｎ^-エピタキシャル層２
をエッチングしてトレンチ２２を形成する。トレンチ２
２の幅は２〜５μｍ、トレンチ残し部分の幅は狙う特性
によっても異なるが０．５〜２μｍである。

【００３１】さらに、基板（ウエハ）を、ｐ型ドーパン
ト（例えば炭化アルミ）の粉末を入れたルツボ容器に入
れて密閉し、５００ＴｏｒｒのＡｒ雰囲気下で２０００
〜２３００℃にすることで図４（ｃ）に示すように、ｐ
型ドーパントを熱拡散させてｐ⁺ゲート領域２３を形成
する。この際、炭化したレジスト２１はドーピングされ
ないので選択的にトレンチ２２の内面にドーピングでき
る。つまり、マスク材２１を用いてトレンチ２２を形成
し、そのマスク材２１を用いて選択的に不純物を熱拡散
させてゲート領域２３を形成する。その後、炭化したレ
ジスト２１をＯ ₂アッシングにより除去する。

【００３２】引き続き、図４（ｄ）に示すように、ｎ⁺
型ソース領域２０上にソース電極８を、ｎ⁺ドレイン領
域１に対しドレイン電極９を、ｐ⁺型ゲート領域２３の
上にゲート電極７を形成する。各電極は電極金属として
ｐ型領域にはアルミ（Ａｌ）を、ｎ型領域にはニッケル
（Ｎｉ）やＷＳｉ₂などを用いる。

【００３３】本実施形態においては、図４（ａ）でｎ⁺
層２０をエピタキシャル成長により形成すると、図４
（ｄ）においてソース領域２０はｎ^-層２の上面に形成
されることになる。 （第３の実施の形態）次に、第３の実施の形態を説明す
る。

【００３４】図５（ａ）〜（ｅ）には、第３の実施の形
態における製造工程を示す。本実施形態においては第１
の実施の形態と同様にイオン注入にてソース領域６を形
成している。

【００３５】まず、図５（ａ）に示すように、ｎ⁺ドレ
イン層となるｎ⁺型ＳｉＣ基板１（不純物濃度：１０¹⁸
ｃｍ^-3、厚さ：３５０μｍ）の上にｎ^-ドレインおよび
チャネル領域となるエピタキシャル層２を不純物濃度が
１０¹⁶ｃｍ^-3、厚さが７μｍで形成する。その後、Ｓｉ
Ｃをエッチングするためのマスクとして、エピタキシャ
ル層２の上面での所定の位置にレジスト３０を形成し、
真空中、１０００℃で焼結炭化する。

【００３６】そして、図５（ｂ）に示すように、炭化し
たレジスト３０をマスクとしてｎ^-エピタキシャル層２
をエッチングしてトレンチ３１を形成する。トレンチ３
１の幅は２〜５μｍ、トレンチ残し部分の幅は狙う特性
によっても異なるが０．５〜２μｍである。

【００３７】さらに、図５（ｃ）に示すように、基板
（ウエハ）を、ｐ型ドーパント（例えば炭化アルミ）の
粉末を入れたルツボ容器に入れて密閉し、５００Ｔｏｒ
ｒのＡｒ雰囲気下で２０００〜２３００℃にすることで
ｐ型ドーパントを熱拡散させてｐ⁺ゲート領域３２を形
成する。この際、炭化したレジスト３０はドーピングさ
れないので選択的にトレンチ内にドーピングできる。そ
の後、炭化したレジスト３０をＯ₂アッシングにより除
去する。

【００３８】その後、図５（ｄ）に示すように、表面に
ＬＴＯ膜３３を蒸着する。そして、ＬＴＯ膜３３の所定
の位置をエッチングして窓を開ける。この窓からｎ型ド
ーパント（例えば、窒素、リン）をイオン注入する。こ
の時のイオン注入の条件は、温度が７００℃、ドーズ量
が１×１０¹⁶ｃｍ^-2としている。そして、ＬＴＯ膜３３
を除去した後、活性化アニールを１５００℃、Ａｒ雰囲
気ですることでｎ型ソース領域６を形成する。

【００３９】引き続き、図５（ｅ）に示すように、ｎ⁺
型ソース領域６上にソース電極８を、ドレイン領域１に
対しドレイン電極９を、ｐ⁺型ゲート領域３２の上にゲ
ート電極７を形成する。各電極は電極金属としてｐ型領
域にはアルミ（Ａｌ）を、ｎ型領域にはニッケル（Ｎ
ｉ）やＷＳｉ₂などを用いる。 （第４の実施の形態）次に、第４の実施の形態を説明す
る。

【００４０】図６（ａ）〜（ｄ）には、第４の実施の形
態における製造工程を示す。本実施形態においてはｐ⁺
ゲート領域４３を熱拡散でなくエピタキシャル成長によ
り形成している。また、ソース領域４０もエピタキシャ
ル成長により形成している。

【００４１】まず、図６（ａ）に示すように、ｎ⁺ドレ
イン層となるｎ⁺型ＳｉＣ基板１（不純物濃度：１０¹⁸
ｃｍ^-3、厚さ：３５０μｍ）の上にｎ^-ドレインおよび
チャネル領域となるｎ^-エピタキシャル層２を、不純物
濃度が１０¹⁶ｃｍ^-3、厚さが７μｍで形成する。引き続
き、その上にｎ⁺ソース領域となるｎ⁺エピタキシャル層
４０を、不純物濃度が１０¹⁸ｃｍ^-3、厚さが０．５μｍ
で形成する。なお、ｎ⁺ソース領域はエピ層ではなく窒
素やリンのイオン注入で形成してもよい。その後、Ｓｉ
Ｃをエッチングするためのマスクとして、所定の位置に
レジスト４１を形成し、真空中、１０００℃で焼結炭化
する。

【００４２】そして、図６（ｂ）に示すように、炭化し
たレジスト４１をマスクとしてエピタキシャル層２，４
０をエッチングしてトレンチ４２を形成する。トレンチ
４２の幅は２〜５μｍ、トレンチ残し部分の幅は狙う特
性によっても異なるが０．５〜２μｍである。

【００４３】さらに、図６（ｃ）に示すように、エピタ
キシャル成長によりｐ⁺ゲート領域４３を形成する。詳
しくは、成長温度が１６００℃、圧力が５００Ｔｏｒ
ｒ、ＳｉＨ₄の流量が５ｓｃｃｍ、Ｃ₃Ｈ₈の流量が２ｓ
ｃｃｍ、ＴＭＡ（トリメチルアルミ）は狙う濃度により
適量導入する。このエピ成長の際、炭化したレジスト４
１はエピ成長されず、選択的にトレンチ４２の内部にお
いてエピタキシャル成長が行われる。このようにして、
マスク材４１を用いてトレンチ４２を形成し、そのマス
ク材４１を用いて選択的にエピタキシャル成長させてゲ
ート領域４３を形成する。その後、炭化したレジスト４
１をＯ₂アッシングにより除去する。

【００４４】引き続き、図６（ｄ）に示すように、ｎ型
ソース領域４０上にソース電極８を、ドレイン領域１に
対しドレイン電極９を、ｐ型ゲート領域４３の上にゲー
ト電極７を形成する。各電極は電極金属としてｐ型領域
にはアルミ（Ａｌ）を、ｎ型領域にはニッケル（Ｎｉ）
やＷＳｉ₂などを用いる。 （第５の実施の形態）次に、第５の実施の形態を説明す
る。

【００４５】図７（ａ）〜（ｅ）には、第５の実施の形
態における製造工程を示す。本実施形態ではゲート領域
５２をエピタキシャル成長で形成するとともにソース領
域６をイオン注入にて形成している。

【００４６】まず、図７（ａ）に示すように、ｎ⁺ドレ
イン層となるｎ⁺型ＳｉＣ基板１（不純物濃度：１０¹⁸
ｃｍ^-3、厚さ：３５０μｍ）の上に、ｎ^-ドレインおよ
びチャネル領域となるｎ^-エピタキシャル層２を不純物
濃度が１０¹⁶ｃｍ^-3、厚さが７μｍで形成する。その
後、ＳｉＣをエッチングするためのマスクとして、所定
の位置にレジスト５０を形成し、真空中、１０００℃で
焼結炭化する。

【００４７】そして、図７（ｂ）に示すように、炭化し
たレジスト５０をマスクとしてエッチングをし、トレン
チ５１を形成する。トレンチ５１の幅は２〜５μｍ、ト
レンチ残し部分の幅は狙う特性によっても異なるが０．
５〜２μｍである。

【００４８】さらに、図７（ｃ）に示すように、エピタ
キシャル成長によりｐ⁺ゲート領域５２を形成する。成
長温度が１６００℃、圧力が５００Ｔｏｒｒ、ＳｉＨ₄
の流量が５ｓｃｃｍ、Ｃ₃Ｈ₈の流量が２ｓｃｃｍ、ＴＭ
Ａ（トリメチルアルミ）は狙う濃度により適量導入す
る。このエピ成長の際、炭化したレジスト５０はエピ成
長されず、選択的にトレンチ５１内のみにエピタキシャ
ル成長が行われる。その後、炭化したレジスト５０をＯ
₂アッシングにより除去する。

【００４９】そして、図７（ｄ）に示すように、表面に
ＬＴＯ膜５３を蒸着する。ＬＴＯ膜５３の所定の位置を
エッチングして窓を開けてｎ型ドーパント（例えば、窒
素、リン）をイオン注入する。この時のイオン注入の条
件は、温度が７００℃、ドーズ量が１×１０¹⁶ｃｍ^-2と
している。ＬＴＯ膜５３を除去した後、活性化アニール
を１５００℃、Ａｒ雰囲気ですることでｎ型ソース領域
６を形成する。

【００５０】引き続き、図７（ｅ）に示すように、ｎ型
ソース領域６上にソース電極８を、ドレイン領域１に対
しドレイン電極９を、ｐ型ゲート領域５２の上にゲート
電極７を形成する。各電極は電極金属としてｐ型領域に
はアルミ（Ａｌ）を、ｎ型領域にはニッケル（Ｎｉ）や
ＷＳｉ₂などを用いる。 （第６の実施の形態）次に、第６の実施の形態を説明す
る。

【００５１】図８（ａ）〜（ｅ）には、第６の実施の形
態における製造工程を示す。本実施形態においてもゲー
ト領域６２をエピタキシャル成長で形成するとともにソ
ース領域６をイオン注入で形成している。

【００５２】まず、図８（ａ）に示すように、ｎ⁺型Ｓ
ｉＣ基板１（不純物濃度：１０¹⁸ｃｍ^-3、厚さ：３５０
μｍ）の上に、ｎ^-ドレインおよびチャネル領域となる
ｎ^-エピタキシャル層２を不純物濃度が１０¹⁶ｃｍ^-3、
厚さが７μｍで形成する。その後、表面にＬＴＯ膜６０
を蒸着し、所定の位置のＬＴＯ膜６０をエッチングす
る。

【００５３】そして、図８（ｂ）に示すように、ＬＴＯ
膜６０をマスクとし、所定の位置のｎ^-エピタキシャル
層（ＳｉＣ）２をエッチングしてトレンチ６１を形成す
る。その後、ＬＴＯ膜６０を除去する。

【００５４】さらに、図８（ｃ）に示すように、ｎ^-エ
ピタキシャル層２の上にｐ型エピタキシャル層６２を成
長する。成長温度が１６００℃、圧力が５００Ｔｏｒ
ｒ、ＳｉＨ₄の流量が５ｓｃｃｍ、Ｃ₃Ｈ₈の流量が２ｓ
ｃｃｍ、ＴＭＡ（トリメチルアルミ）は狙う濃度により
適量導入する。これにより、ｐ⁺ゲート領域が形成され
る。

【００５５】その後、図８（ｄ）に示すように、ＬＴＯ
膜６３を蒸着し、所定の位置をエッチングして窓を開け
てｎ型ドーパント（例えば、窒素、リン）をイオン注入
する。この時のイオン注入の条件は、温度が７００℃、
ドーズ量が１×１０¹⁶ｃｍ^-2としている。ＬＴＯ膜６３
を除去した後、活性化アニールを１５００℃、Ａｒ雰囲
気ですることでｎ型ソース領域６を形成する。

【００５６】引き続き、図８（ｅ）に示すように、ｎ型
ソース領域６上にソース電極８を、ドレイン領域１に対
しドレイン電極９を、ｐ型ゲート領域６２の上にゲート
電極７を形成する。各電極は電極金属としてｐ型領域に
はアルミ（Ａｌ）を、ｎ型領域にはニッケル（Ｎｉ）や
ＷＳｉ₂などを用いる。 （第７の実施の形態）次に、第７の実施の形態を説明す
る。

【００５７】図９（ａ）〜（ｅ）には、第７の実施の形
態における製造工程を示す。本実施の形態においては、
ゲート領域７２を熱拡散（第１，２，３の実施形態）や
エピタキシャル成長（第４，５の実施形態）によらず
に、低いエネルギーでのイオン注入にて形成している。

【００５８】まず、図９（ａ）に示すように、ｎ⁺ドレ
イン層となるｎ⁺型ＳｉＣ基板１（不純物濃度：１０¹⁸
ｃｍ^-3、厚さ：３５０μｍ）の上に、ｎードレインおよ
びチャネル領域となるｎ^-エピタキシャル層２を不純物
濃度が１０¹⁶ｃｍ^-3、厚さが７μｍで形成する。その
後、表面にＬＴＯ膜７０を蒸着し、所定の位置のＬＴＯ
膜７０をエッチングする。

【００５９】次に、図９（ｂ）に示すように、このＬＴ
Ｏ膜７０をマスクとし、所定の位置のエピタキシャル層
２をエッチングしてトレンチ７１を形成する。そして、
図９（ｃ）に示すように、トレンチ７１の内面に対しｐ
型ドーパント（例えばアルミ、ボロン）を斜めイオン注
入する。この時、注入ダメージを抑えるため加速電圧は
最大でも１５０ＫｅＶが望ましい。これによりｐ⁺ゲー
ト領域７２が形成される。

【００６０】その後、図９（ｄ）に示すように、ＬＴＯ
膜７３を蒸着し、所定の位置をエッチングして窓を開け
てｎ型ドーパント（例えば、窒素、リン）をイオン注入
する。この時のイオン注入の条件は、温度が７００℃、
ドーズ量が１×１０¹⁶ｃｍ^-2としている。これによって
ｎ型ソース領域６が形成される。ＬＴＯ膜７３を除去し
た後、活性化アニールを１６００℃、Ａｒ雰囲気で行
う。

【００６１】引き続き、図９（ｅ）に示すように、ｎ型
ソース領域６上にソース電極８を、ドレイン領域１に対
しドレイン電極９を、ｐ型ゲート領域７２の上にゲート
電極７を形成する。各電極は電極金属としてｐ型領域に
はアルミ（Ａｌ）を、ｎ型領域にはニッケル（Ｎｉ）や
ＷＳｉ₂などを用いる。

【図面の簡単な説明】

【図１】第１の実施の形態における半導体装置の縦断面
模式図。

【図２】半導体装置の製造方法を説明するための縦断面
図。

【図３】半導体装置の製造方法を説明するための縦断面
図。

【図４】第２の実施の形態における半導体装置の製造方
法を説明するための縦断面図。

【図５】第３の実施の形態における半導体装置の製造方
法を説明するための縦断面図。

【図６】第４の実施の形態における半導体装置の製造方
法を説明するための縦断面図。

【図７】第５の実施の形態における半導体装置の製造方
法を説明するための縦断面図。

【図８】第６の実施の形態における半導体装置の製造方
法を説明するための縦断面図。

【図９】第７の実施の形態における半導体装置の製造方
法を説明するための縦断面図。

【図１０】従来技術を説明するための半導体装置の縦断
面図。

【図１１】従来技術を説明するための半導体装置の縦断
面図。

【符号の説明】

１…ｎ⁺型ＳｉＣ基板、２…ｎ^-エピタキシャル層、３…
トレンチ、４…ｐ⁺ゲート領域、６…ｎ⁺ソース領域、７
…ゲート電極、８…ソース電極、９…ドレイン電極、１
３…犠牲酸化膜、２０…ソース領域、２２…トレンチ、
２３…ゲート領域、３１…トレンチ、３２…ゲート領
域、４０…ソース領域、４２…トレンチ、４３…ゲート
領域、５１…トレンチ、５２…ゲート領域、６１…トレ
ンチ、６２…ゲート領域、７１…トレンチ、７２…ゲー
ト領域。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ラジェシュ クマール 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 (72)発明者 森下 敏之 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 Ｆターム(参考） 5F102 FA01 FB01 GB04 GC08 GD04 GJ02 HC02 HC05 HC07 HC08 HC15 HC17 HC21 HC27

Claims (13)

【特許請求の範囲】
1. 【請求項１】 主表面および主表面の反対面である裏面
   を有し、単結晶炭化珪素よりなる第１導電型の半導体基
   板（１）と、 前記半導体基板（１）の主表面上に形成され、前記半導
   体基板（１）よりも低いドーパント濃度を有する第１導
   電型の炭化珪素エピタキシャル層（２）と、 前記炭化珪素エピタキシャル層（２）において、並設さ
   れたトレンチ（３，２２，３１，４２，５１，６１，７
   １）と、 前記トレンチ（３，２２，３１，４２，５１，６１，７
   １）の内壁部に形成された第２導電型のゲート領域
   （４，２３，３２，４３，５２，６２，７２）と、 前記炭化珪素エピタキシャル層（２）における隣り合う
   前記トレンチ（３，２２，３１，４２，５１，６１，７
   １）の間の部位での表層部または上面に形成された第１
   導電型のソース領域（６，２０，４０）と、 前記ゲート領域（４，２３，３２，４３，５２，６２，
   ７２）上に接するように形成されたゲート電極（７）
   と、 前記ソース領域（６，２０，４０）上に接するように形
   成されたソース電極（８）と、 前記半導体基板（１）の裏面に形成されたドレイン電極
   （９）と、を備えたことを特徴とする炭化珪素半導体装
   置。
2. 【請求項２】 前記トレンチ（３）はトレンチ開口部よ
   り底部が広がっていることを特徴とする請求項１に記載
   の炭化珪素半導体装置。
3. 【請求項３】 前記トレンチ（３）の底部の幅Ａと、隣
   り合うトレンチ（３）の間におけるトレンチ（３）の開
   口部での幅Ｂと、隣り合うトレンチ（３）の中心間の距
   離Ｃとの関係として、 Ａ＋Ｂ＞Ｃ を満たしていることを特徴とする請求項１に記載の炭化
   珪素半導体装置。
4. 【請求項４】 主表面および主表面の反対面である裏面
   を有し、単結晶炭化珪素よりなる第１導電型の半導体基
   板（１）における主表面上に、該半導体基板（１）より
   も低いドーパント濃度を有する第１導電型の炭化珪素エ
   ピタキシャル層（２）を形成する工程と、 前記炭化珪素エピタキシャル層（２）においてトレンチ
   （３，２２，３１，４２，５１，６１，７１）を並設す
   る工程と、 トレンチ（３，２２，３１，４２，５１，６１，７１）
   の内壁部に第２導電型のゲート領域（４，２３，３２，
   ４３，５２，６２，７２）を形成する工程と、 隣り合うトレンチ（３，２２，３１，４２，５１，６
   １，７１）の間の部位における前記炭化珪素エピタキシ
   ャル層（２）の表層部または上面に配した第１導電型の
   ソース領域（６，２０，４０）の上にソース電極（８）
   を、また、前記ゲート領域（４，２３，３２，４３，５
   ２，６２，７２）の上にゲート電極（７）を、また、前
   記半導体基板（１）の裏面にドレイン電極（９）を、そ
   れぞれ形成する工程と、を備えたことを特徴とする炭化
   珪素半導体装置の製造方法。
5. 【請求項５】 前記ゲート領域（４，２３，３２）は熱
   拡散により形成するものであることを特徴とする請求項
   ４に記載の炭化珪素半導体装置の製造方法。
6. 【請求項６】 前記ゲート領域（４３，５２，６２）は
   エピタキシャル成長により形成するものであることを特
   徴とする請求項４に記載の炭化珪素半導体装置の製造方
   法。
7. 【請求項７】 前記ゲート領域（７２）は不純物を斜め
   イオン注入することにより形成するものであることを特
   徴とする請求項４に記載の炭化珪素半導体装置の製造方
   法。
8. 【請求項８】 前記トレンチ（３）の形成工程におい
   て、トレンチ（３）の底部を広げるようにしたことを特
   徴とする請求項４〜７のいずれか１項に記載の炭化珪素
   半導体装置の製造方法。
9. 【請求項９】 トレンチ（３）の底部を広げる工程は、
   斜めイオン注入を行った後に犠牲酸化をし、その酸化膜
   （１３）を除去するものであることを特徴とする請求項
   ８に記載の炭化珪素半導体装置の製造方法。
10. 【請求項１０】 マスク材（２１）を用いてトレンチ
    （２２）を形成し、そのマスク材（２１）を用いて選択
    的に不純物を熱拡散させて第２導電型のゲート領域（２
    ３）を形成するようにしたことを特徴とする請求項５に
    記載の炭化珪素半導体装置の製造方法。
11. 【請求項１１】 不純物の熱拡散は１６００℃以上、２
    ３００℃以下の温度で不純物を含む化合物と共に加熱す
    ることで行うことを特徴とする請求項５に記載の炭化珪
    素半導体装置の製造方法。
12. 【請求項１２】 不純物の熱拡散は２０００℃以上、２
    ３００℃以下の温度で不純物を含む化合物と共に加熱す
    ることで行うことを特徴とする請求項５に記載の炭化珪
    素半導体装置の製造方法。
13. 【請求項１３】 マスク材（４１）を用いてトレンチ
    （４２）を形成し、そのマスク材（４１）を用いて選択
    的にエピタキシャル成長させて第２導電型のゲート領域
    （４３）を形成するようにしたことを特徴とする請求項
    ６に記載の炭化珪素半導体装置の製造方法。